JP2570704B2 - Flexible disk drive device - Google Patents
Flexible disk drive deviceInfo
- Publication number
- JP2570704B2 JP2570704B2 JP61239605A JP23960586A JP2570704B2 JP 2570704 B2 JP2570704 B2 JP 2570704B2 JP 61239605 A JP61239605 A JP 61239605A JP 23960586 A JP23960586 A JP 23960586A JP 2570704 B2 JP2570704 B2 JP 2570704B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- pulse
- internal
- circuit
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Moving Of Head For Track Selection And Changing (AREA)
- Control Of Stepping Motors (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、フレキシブルディスクドライブ装置に関す
る。Description: TECHNICAL FIELD The present invention relates to a flexible disk drive.
従来のフレキシブルディスクドライブ装置は、キャリ
ッジを１トラック当り複数の内部ステップ信号で移動さ
せる場合、外部から加えられるステップ信号の時間間隔
が異なる場合でも、常になめらかな送りを実現し騒音を
低減させるために、ステップレートに応じて内部ステッ
プ信号の間隔を切替えていた。それは、出願番号61−56
136に記載されており、第４図に示すように、スレップ
レートを検知し、ステップモータを複数ステップ送るた
めの内部ステップ間隔を、該ステップレートに応じて切
替えるために、スイッチ群43、抵抗群49及びコンデンサ
により時間設定されるアナログ式の内部ステップパルス
発生回路を用いていた。さらに、ステップ信号41が加え
られると、ステップモータに電力を供給するトランジス
タ48を一定時間オンさせると共に、該ステップレートが
一定時間以内の場合のみ内部ステップ間隔を、該ステッ
プレートに応じて切替えるためのタイマーであるパワー
アップ回路42も抵抗とコンデンサにより時間設定される
アナログ式を用いていた。In the conventional flexible disk drive device, when the carriage is moved by a plurality of internal step signals per track, even if the time interval of the externally applied step signal is different, smooth feed is always realized and noise is reduced. The interval between the internal step signals is switched according to the step rate. It is the application number 61-56
136, as shown in FIG. 4, a switch group 43, a resistor group, and the like for switching the internal step interval for detecting a thread plate and sending a plurality of steps of a step motor in accordance with the step rate. The internal step pulse generation circuit of the analog type which is time-set by 49 and a capacitor was used. Further, when the step signal 41 is applied, the transistor 48 for supplying power to the step motor is turned on for a predetermined time, and the internal step interval is switched according to the step rate only when the step rate is within the predetermined time. The power-up circuit 42, which is a timer, also uses an analog type in which time is set by a resistor and a capacitor.
しかし、従来のフレキシブルディスクドライブ装置に
おいては、内部ステップパルス発生回路44及びパワーア
ップ回路42の時間設定に高精度の抵抗及びコンデンサを
用いており、１チップのIC化ができず、部品数も多いた
め高価であるという問題点があった。However, in the conventional flexible disk drive device, high-precision resistors and capacitors are used for time setting of the internal step pulse generation circuit 44 and the power-up circuit 42, so that a one-chip IC cannot be formed and the number of parts is large. Therefore, there was a problem that it was expensive.
そこで本発明はこのような問題点を解決するもので、
その目的とするところはステップモータ駆動回路を全て
ディジタル化し、１チップIC化を可能とすることによ
り、コストダウンを計ることにある。Therefore, the present invention solves such a problem,
The purpose is to reduce the cost by making all the step motor drive circuits digital and enabling one-chip ICs.
本発明は、磁気ヘッドを搭載したキャリッジをディス
クの径方向に駆動するステップモーターを有し、外部ス
テップ信号に基づき生成された内部ステップ信号によっ
てステップモーターを駆動するフレキシブルディスクド
ライブ装置であって、第１のクロック信号により前記外
部ステップ信号のパルス間隔を計測する第１のカウント
手段と、前記外部ステップ信号の入力に伴い第２のクロ
ック信号をカウントする第２のカウント手段と、前記第
２のカウント手段のカウント値が前記第１のカウント手
段のカウント値に達する毎に前記内部ステップ信号を出
力する内部ステップ信号発生手段とを有することを特徴
としている。The present invention is a flexible disk drive device having a step motor for driving a carriage on which a magnetic head is mounted in a radial direction of a disk, and driving the step motor by an internal step signal generated based on an external step signal. First counting means for measuring a pulse interval of the external step signal using one clock signal, second counting means for counting a second clock signal in response to the input of the external step signal, and the second counting means Internal step signal generating means for outputting the internal step signal each time the count value of the means reaches the count value of the first counting means.
本発明は以上の構成を有するもので、ステップモータ
ーを複数ステップ送るための内部ステップ信号を、外部
ステップ信号のパルス間隔に応じて、ほぼ等分して生成
することができる。さらに、本発明においては、抵抗お
よびコンデンサを用いずにディジタル回路だけでも実現
でき、１チップICとして実現することも容易である。The present invention has the above configuration, and can generate an internal step signal for sending a plurality of steps of the stepping motor substantially equally according to the pulse interval of the external step signal. Furthermore, according to the present invention, it is possible to realize only a digital circuit without using a resistor and a capacitor, and it is easy to realize as a one-chip IC.
以下、本発明について実施例に基づき詳細に説明す
る。Hereinafter, the present invention will be described in detail based on examples.
第１図は、本発明のフレキシブルディスクドライブ装
置のブロック図である。第１発目のステップ信号101が
加えられると、ディレー回路102を通して一定時間後に
パワーアップタイマー103がオンし、トランジスタ104を
オンさせるため、ステップモータ105に電力が供給され
る。このパワーアップタイマー103はステップ信号101に
より再スタートされ、ステップ信号101が終了しても、
ステップモータ105の振動がおさまるまで一定時間電力
を供給する働きをする。FIG. 1 is a block diagram of a flexible disk drive device of the present invention. When the first step signal 101 is applied, the power-up timer 103 is turned on after a certain period of time through the delay circuit 102 and the transistor 104 is turned on, so that power is supplied to the step motor 105. This power-up timer 103 is restarted by the step signal 101, and even if the step signal 101 ends,
It functions to supply power for a certain period of time until the vibration of the step motor 105 stops.
また、第１ステップパルス検出回路106にはパワーア
ップタイマー103の出力とステップ信号101が入力され、
第１発目のステップ信号101が入力されるとオンにな
る。ゲート126はパワーアップタイマー103の出力により
第１発目のステップ信号のみを通過させカウンタ107を
リセットする。同時に第１ステップパルス検出回路106
のオンによりゲート108が開き、カウンタ107はカウント
を開始する。The output of the power-up timer 103 and the step signal 101 are input to the first step pulse detection circuit 106,
It turns on when the first step signal 101 is input. The gate 126 resets the counter 107 by passing only the first step signal by the output of the power-up timer 103. At the same time, the first step pulse detection circuit 106
Turns on, the gate 108 opens, and the counter 107 starts counting.
また、ステップ信号101は内部ステップパルス発生回
路109内のカウンタ110を加算ゲート116を通してリセッ
トし、カウントを開始させる。カウンタ110の出力は比
較器111に入力され、もう一方の入力に一致した時点で
比較器111の出力によりゲート112が閉じ、カウントを停
止するが、比較器111の出力は微分回路113にも入力さ
れ、そのパルス出力によりゲート115及び116を通してカ
ウンタ110がリセットされるため、再びカウントを開始
する。この様にして、帰還回路が形成されるため、微分
回路113からパルス出力が連続的に発生されるが、この
パルス出力は内部ステップ数カウンタ114に入力され、
一定数をカウントするとその出力がゲート115を閉じ、
微分回路113からのパルス発生を停める。この複数のパ
ルス出力とステップ信号101が加算ゲート117で加算さ
れ、内部ステップパルス118となり、相発生回路121に入
力される。The step signal 101 resets the counter 110 in the internal step pulse generation circuit 109 through the addition gate 116, and starts counting. The output of the counter 110 is input to the comparator 111, and when the output of the counter 110 matches the other input, the output of the comparator 111 closes the gate 112 and stops counting, but the output of the comparator 111 is also input to the differentiating circuit 113. Then, the counter 110 is reset by the pulse output through the gates 115 and 116, so that the counting is started again. In this way, since a feedback circuit is formed, a pulse output is continuously generated from the differentiating circuit 113, and this pulse output is input to the internal step number counter 114,
When a certain number is counted, the output closes the gate 115,
The pulse generation from the differentiating circuit 113 is stopped. The plurality of pulse outputs and the step signal 101 are added by the addition gate 117 to form an internal step pulse 118, which is input to the phase generation circuit 121.
さらに、相発生回路121の出力は、駆動回路122に入力
され、ステップモータ105を１ラック分回転させる。Further, the output of the phase generation circuit 121 is input to the drive circuit 122, and rotates the step motor 105 by one rack.
ここで、第１発目のステップ信号101が加えられただ
けではステップレートが判定できないため、あらかじめ
設定されたパスル間隔で内部ステップパルス118を発生
させる必要がある。従って、切替スイッチ119は第１ス
テップパルス検出回路106がオン中即ち第２発目のステ
ップ信号101が加えられるまでは、初期値設定回路120を
選択し、その数値を比較器111に入力する。Here, since the step rate cannot be determined only by adding the first step signal 101, it is necessary to generate the internal step pulse 118 at a preset pulse interval. Therefore, the changeover switch 119 selects the initial value setting circuit 120 and inputs the numerical value to the comparator 111 while the first step pulse detection circuit 106 is on, that is, until the second step signal 101 is applied.
次に、第２発目のステップ信号101が加えられると、
第１ステップパルス検出回路106がオフし、切替スチッ
チ119をカウンタ107の出力側へ切替えると共に、ゲート
108を閉じカウンタ107のカウントを停止させる。カウン
タ107の出力はリセット解除からゲート108が閉じるまで
の時間即ち、ステップレートに比例した値となり、内部
ステップパルス発生回路109内の比較器111に入力され
る。従って、内部ステップパルスの時間間隔を決定する
カウンタ110はカウンタ107の出力に一致するまでカウン
トし、微分回路113よりパルスを発生しながら複数回カ
ウントを繰返す。即ち、内部ステップパルス118の時間
間隔は、ステップレートに比例した値となる。Next, when the second step signal 101 is added,
The first step pulse detection circuit 106 is turned off, the switching switch 119 is switched to the output side of the counter 107, and the gate is switched.
108 is closed and the count of the counter 107 is stopped. The output of the counter 107 becomes a value proportional to the time from the reset release to the closing of the gate 108, that is, the step rate, and is input to the comparator 111 in the internal step pulse generating circuit 109. Therefore, the counter 110 that determines the time interval of the internal step pulse counts until it matches the output of the counter 107, and repeats counting a plurality of times while generating a pulse from the differentiating circuit 113. That is, the time interval of the internal step pulse 118 is a value proportional to the step rate.
ここで、クロック発生回路123で発生されるカウンタ1
07用のクロック124の周波数に対し、カウンタ110用のク
ロック125の周波数を２倍に設定すると、ステップレー
トを２等分したタイミングで内部ステップパルスが発生
することになる。また、クロック125の周波数を４倍に
すると、ステップレートを４等分したタイミングで内部
ステップパルスが発生することになる。以上示した様
に、１トラックをＡステップで等間隔に送りたい場合
は、クロック125の周波数をクロック124の周波数のＡ倍
に設定すれば良い。Here, the counter 1 generated by the clock generation circuit 123
If the frequency of the clock 125 for the counter 110 is set to be twice the frequency of the clock 124 for 07, an internal step pulse will be generated at a timing obtained by dividing the step rate into two. When the frequency of the clock 125 is quadrupled, an internal step pulse is generated at a timing obtained by dividing the step rate by four. As described above, when one track is to be transmitted at equal intervals in A steps, the frequency of the clock 125 may be set to A times the frequency of the clock 124.
次に、第２発目以降のステップ信号101が加えられて
も、第１ステップパルス検出回路106はオフの状態を持
続するため、カウンタ107は停止したままとなり、第２
発目のステップ信号101で決定した内部ステップ間隔を
継続する。Next, even if the second and subsequent step signals 101 are added, the first step pulse detection circuit 106 remains off, so that the counter 107 remains stopped,
The internal step interval determined by the starting step signal 101 is continued.
ステップ信号101が停止した場合、一定時間後にパワ
ーアップタイマー103の出力がオフし第１ステップパル
ス検出回路106をリセットするため、切替スイッチ119が
初期値設定回路120側に切替わる。従って、次のステッ
プ信号101が加えられた場合は内部ステップ間隔は一担
初期設定値となる。When the step signal 101 stops, the output of the power-up timer 103 is turned off after a certain time and the first step pulse detection circuit 106 is reset, so that the changeover switch 119 is switched to the initial value setting circuit 120 side. Therefore, when the next step signal 101 is added, the internal step interval becomes the initial setting value.
また、ステップ信号101の間隔がパワーアップタイマ
ー103の設定時間より長い場合は、パワーアップタイマ
ー103の出力オフにより第１ステップパルス検出回路106
のリセットが繰返されるため、第１ステップパルス検出
回路106の出力はオフ状態を持続する。従って、切替ス
イッチ119は初期値設定回路120を常時選択し内部ステッ
プ間隔は初期設定値を続ける。即ち、ステップレートに
応じた内部ステップパルスの発生は行なわれず、固定値
となる。When the interval between the step signals 101 is longer than the set time of the power-up timer 103, the output of the power-up timer 103 is turned off and the first step pulse detection circuit 106 is turned off.
Is repeated, the output of the first step pulse detection circuit 106 remains off. Therefore, the changeover switch 119 always selects the initial value setting circuit 120, and the internal step interval keeps the initial setting value. That is, the generation of the internal step pulse according to the step rate is not performed, and the value becomes a fixed value.
前述のパワーアップタイマー103は、ステップモータ
への電力供給時間設定と、ステップレートに応じた内部
ステップパルスを発生する場合のステップレートの上限
時間設定とを共用していたが、別にしたい場合もある。The above-described power-up timer 103 shares the setting of the power supply time to the step motor and the setting of the upper limit time of the step rate when the internal step pulse is generated according to the step rate. .
例えば、１トラック移動後次の移動を開始するまでの
休止時間の最小値は規格に定められており、この休止時
間内にパワーアップタイマーをオフさせなければならな
い。なぜならば、タイマーがオンの状態では休止時間を
ステップレートと判定して内部ステップ間隔を設定して
しまうため、次の移動用のステップ信号のレートにマッ
チしなくなり、誤動作を起こす可能性がある。For example, the minimum value of the pause time from the movement of one track to the start of the next movement is specified in the standard, and the power-up timer must be turned off within this pause time. Because the pause time is determined as the step rate and the internal step interval is set when the timer is on, the rate does not match the rate of the next movement step signal, and a malfunction may occur.
一方、ステップモータへの電力供給時間は振動がおさ
まるまで長時間必要な場合がある。On the other hand, power supply to the step motor may require a long time until the vibration stops.
この様な場合は、２種類のタイマーを用意すれば良い
が、１種類のタイマーの中間出力で２種類の時間設定を
すれば、回路構成が小規模で済む。In such a case, two types of timers may be prepared. However, if two types of time are set with the intermediate output of one type of timer, the circuit configuration can be reduced in scale.
第２図は本発明のより具体的な実施例を示すフレキシ
ブルディスクドライブ装置の回路図、第３図は第２図の
動作を示すタイミングチャート図である。FIG. 2 is a circuit diagram of a flexible disk drive device showing a more specific embodiment of the present invention, and FIG. 3 is a timing chart showing the operation of FIG.
第１発目のステップ信号201が加えられると、ディレ
ー回路202を通して一定時間後にパワーアップタイマー2
03の出力T1及び出力T2が勿論“O"となりオンする。出力
T2はトランジスタ204をオンさせ、ステップモータ205に
電力を供給する。出力T1はフリップフロップで構成され
た第１ステップパルス検出回路206の入力Ｄに入力さ
れ、出力Ｑは第１発目のステップ信号201によりオンす
る。ゲート219はパワーアップタイマー203の出力により
第１発目のステップ信号201のみを通過させ、カウンタ2
07をリセットする。同時に第１ステップパルス検出回路
206のオンによりゲート208が開き、カウンタ207はカウ
ントを開始する。初期値設定用ゲート220の出力は第１
ステップパルス検出回路206の出力オンにより、カウン
タ207の出力に無関係に一定値となる。即ち、第２図の
構成ではG1＝０、G2＝０、G3＝１、G4＝０となり、これ
らが比較器211に入力される。When the first step signal 201 is applied, the power-up timer 2
Output T 1 and the output T 2 of the 03 is on course "O" next. output
T 2 turns on transistor 204 and supplies power to step motor 205. Output T 1 is input to the input D of the first step pulse detecting circuit 206 composed of a flip-flop, the output Q is turned on by the first shot th step signal 201. The gate 219 allows only the first step signal 201 to pass by the output of the power-up timer 203,
Reset 07. At the same time, the first step pulse detection circuit
When the gate 206 is turned on, the gate 208 opens, and the counter 207 starts counting. The output of the initial value setting gate 220 is the first
When the output of the step pulse detection circuit 206 is turned on, the value becomes a constant value regardless of the output of the counter 207. That is, in the configuration of FIG. 2, G1 = 0, G2 = 0, G3 = 1, and G4 = 0, and these are input to the comparator 211.
また、ステップ信号201は内部ステップパルス発生回
路209内のカウンタ210を加算ゲート216を通してリセッ
トし、カウントを開始させる。カウンタ210の出力は比
較器211に入力され、ゲート220の出力値に一致した時点
即ち、Q1＝０、Q2＝０、Q3＝１、Q4＝０で比較器211の
出力が論理“1"から“0"へ変化する。これにより、微分
回路213からパルスが出力され、ゲート215及び216を通
してカウンタ210がリセットされるため、再びカウント
を開始する。この様にして、帰還回路が形成されるた
め、微分回213から再びパルスが発生するが、第２発目
のパルス発生後内部ステップ数カウンタ214の出力が論
理“1"となり、ゲート215を閉じる。従って、微分回路2
13から第３発目のパルスが発生してもカウンタ210はリ
セットされず、４発目以降のパルス発生が阻止される。
微分回路213から発生された３発のパルスとステップ信
号201が加算ゲート217で加算され、４発の内部ステップ
パルス218となり、相発生回路221に入力される。クロッ
ク発生回路223からカウンタ210に入力されるクロック周
期を0.25msとすると、内部ステップパルスの間隔は1ms
となる。Also, the step signal 201 resets the counter 210 in the internal step pulse generation circuit 209 through the addition gate 216, and starts counting. The output of the counter 210 is input to the comparator 211. When the output value of the counter 210 matches the output value of the gate 220, that is, when Q 1 = 0, Q 2 = 0, Q 3 = 1, and Q 4 = 0, the output of the comparator 211 becomes logical. Changes from “1” to “0”. As a result, a pulse is output from the differentiating circuit 213, and the counter 210 is reset through the gates 215 and 216, so that counting is started again. In this way, since a feedback circuit is formed, a pulse is generated again from the differentiator 213, but after the second pulse is generated, the output of the internal step number counter 214 becomes logic "1" and the gate 215 is closed. . Therefore, the differentiation circuit 2
Even when the third pulse is generated from the counter 13, the counter 210 is not reset, and the generation of the fourth and subsequent pulses is prevented.
The three pulses generated by the differentiating circuit 213 and the step signal 201 are added by the adding gate 217 to form four internal step pulses 218, which are input to the phase generating circuit 221. Assuming that the clock period input from the clock generation circuit 223 to the counter 210 is 0.25 ms, the interval between the internal step pulses is 1 ms.
Becomes
次に、第２発目のステップ信号201が第１発目から10m
s後に加えられた場合、まず第１ステップパルス検出回
路206がオフし、ゲート208を閉じ、ゲート220を開く。
クロック発生回路223からゲート208へ入力されているク
ロック周期を1msとすると、10個のパルスがカウンタ207
に入力される。従って、カウンタ207の出力はQA＝０、Q
B＝１、QC＝０、QD＝１となり、ゲート220を通して比較
器211に入力される。Next, the second step signal 201 is 10 m from the first step signal.
If added after s, first step pulse detection circuit 206 is turned off, gate 208 is closed, and gate 220 is opened.
Assuming that the clock cycle input from the clock generation circuit 223 to the gate 208 is 1 ms, ten pulses are output to the counter 207.
Is input to Therefore, the output of the counter 207 is Q A = 0, Q
B = 1, Q C = 0 , Q D = 1 , and the input to the comparator 211 through the gate 220.
また、カウンタ210が第２発目のステップ信号201によ
りリセットされ、カウントを開始し、Q1＝０、Q2＝１、
Q3＝０、Q4＝１に達する毎に、微分回路213からパルス
を発生する。即ち、パルスの間隔は2.5msとなり、ステ
ップレートを４等分したタイミングで内部ステップパル
スが発生することになる。Also, the counter 210 is reset by the second step signal 201, starts counting, and Q 1 = 0, Q 2 = 1,
Each time Q 3 = 0 and Q 4 = 1, a pulse is generated from the differentiating circuit 213. That is, the pulse interval is 2.5 ms, and an internal step pulse is generated at the timing when the step rate is divided into four equal parts.
このように、最初のステップ信号が加えられた場合の
み、初期設定された内部ステップ間隔でステップモータ
を送り、次のステップ信号以降はステップレートをほぼ
等分割した内部ステップ間隔でステップモータを送るた
め、なめらかな動きとなる。Thus, only when the first step signal is applied, the step motor is sent at the initially set internal step interval, and after the next step signal, the step motor is sent at the internal step interval obtained by dividing the step rate substantially equally. , Smooth movement.
本発明は、磁気ヘッドを搭載したキャリッジをディス
クの径方向に駆動するステップモーターを有し、外部ス
テップ信号に基づき生成された内部ステップ信号により
前記ステップモーターを駆動するフレキシブルディスク
ドライブ装置であって、 第１のクロック信号によって前記外部ステップ信号の
パルス間隔を計測する第１のカウント手段と、 前記外部ステップ信号の入力に伴い第２のクロック信
号をカウントする第２のカウント手段と、 前記第２のカウント手段のカウント値が前記第１のカ
ウント手段のカウント値に達する毎に前記内部ステップ
信号を出力する内部ステップ信号発生手段とを有するこ
とにより、 外部からのステップ信号のパルス間隔に応じてそのス
テップ信号のパルス間隔をほぼ等分したステップパルス
を２つのカウンタを用いた簡易な構成で発生させること
ができる。さらに、本願発明の上記構成はICチップ上の
回路として実現するために好適なものであり、製造コス
トの低減を計ることが可能となる。The present invention is a flexible disk drive device having a step motor for driving a carriage equipped with a magnetic head in a radial direction of a disk, and driving the step motor by an internal step signal generated based on an external step signal, A first counting unit for measuring a pulse interval of the external step signal by a first clock signal; a second counting unit for counting a second clock signal in response to the input of the external step signal; Internal step signal generating means for outputting the internal step signal every time the count value of the count means reaches the count value of the first count means, so that the step value can be adjusted in accordance with the pulse interval of an external step signal. A step pulse with the pulse interval of the signal approximately equal It can be generated with a simple configuration using a printer. Further, the above-described configuration of the present invention is suitable for being realized as a circuit on an IC chip, and can reduce the manufacturing cost.
第１図は、本発明のフレキシブルディスクドライブ装置
のブロック図。 第２図は、本発明のフレキシブルディスクドライブ装置
の回路図。 第３図は、第２図の動作を示すタイミングチャート図。 第４図は、従来のフレキシブルディスクドライブ装置の
ブロック図。 200……ステップレート測定回路 201……ステップ信号 202……ディレー回路 203……パワーアップタイマー 204……トランジスタ 205……ステップモータ 206……第１ステップパルス検出回路 207……カウンタ 208……ゲート 209……内部ステップパルス発生回路 210……カウンタ 211……比較器 212……ゲート 213……微分回路 214……内部ステップ数カウンタ 215……ゲート 216……加算ゲート 217……加算ゲート 218……内部ステップパルス 219……ゲート 220……ゲート 221……相発生回路 222……駆動回路 223……クロック発生回路FIG. 1 is a block diagram of a flexible disk drive device of the present invention. FIG. 2 is a circuit diagram of the flexible disk drive device of the present invention. FIG. 3 is a timing chart showing the operation of FIG. FIG. 4 is a block diagram of a conventional flexible disk drive device. 200 Step rate measuring circuit 201 Step signal 202 Delay circuit 203 Power-up timer 204 Transistor 205 Step motor 206 First step pulse detection circuit 207 Counter 208 Gate 209 …… Internal step pulse generation circuit 210 …… Counter 211 …… Comparator 212 …… Gate 213… Differentiation circuit 214 …… Internal step number counter 215 …… Gate 216 …… Addition gate 217 …… Addition gate 218 …… Internal Step pulse 219… Gate 220… Gate 221… Phase generation circuit 222… Drive circuit 223 …… Clock generation circuit
Claims (2)
ク径方向に駆動するステップモーターを有し、外部ステ
ップ信号に基づき生成された内部ステップ信号により前
記ステップモーターを駆動するフレキシブルディスクド
ライブ装置であって、 第１のクロック信号によって前記外部ステップ信号のパ
ルス間隔を計測する第１のカウント手段と、 前記外部ステップ信号の入力に伴い第２のクロック信号
をカウントする第２のカウント手段と、 前記第２のカウント手段のカウント値が前記第１のカウ
ント手段のカウント値に達する毎に前記内部ステップ信
号を出力する内部ステップ信号発生手段とを有すること
を特徴とするフレキシブルディスクドライブ装置。1. A flexible disk drive device having a step motor for driving a carriage on which a magnetic head is mounted in a disk radial direction, and driving the step motor by an internal step signal generated based on an external step signal, A first counting unit for measuring a pulse interval of the external step signal by a first clock signal; a second counting unit for counting a second clock signal in response to the input of the external step signal; An internal step signal generating means for outputting the internal step signal each time the count value of the counting means reaches the count value of the first counting means.
前記第１のクロック信号の周波数の整数倍であることを
特徴とする特許請求の範囲第１項記載のフレキシブルデ
ィスクドライブ装置。2. The frequency of the internal second clock signal is:
2. The flexible disk drive according to claim 1, wherein the frequency is an integral multiple of the frequency of the first clock signal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61239605A JP2570704B2 (en) | 1986-10-08 | 1986-10-08 | Flexible disk drive device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61239605A JP2570704B2 (en) | 1986-10-08 | 1986-10-08 | Flexible disk drive device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6395894A JPS6395894A (en) | 1988-04-26 |
| JP2570704B2 true JP2570704B2 (en) | 1997-01-16 |
Family
ID=17047236
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61239605A Expired - Lifetime JP2570704B2 (en) | 1986-10-08 | 1986-10-08 | Flexible disk drive device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2570704B2 (en) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6295994A (en) * | 1985-10-21 | 1987-05-02 | Oki Electric Ind Co Ltd | Control method of access of disk drive |
-
1986
- 1986-10-08 JP JP61239605A patent/JP2570704B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6395894A (en) | 1988-04-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4506201A (en) | Microprocessor controlled pulse motor | |
| US3393366A (en) | High precision motor speed control circuit utilizing binary counters and digital logic | |
| JP2570704B2 (en) | Flexible disk drive device | |
| JPS5853762B2 (en) | Delay time control circuit | |
| JP2775822B2 (en) | Inverter on-delay circuit | |
| JP2563777B2 (en) | Flexible disk drive device | |
| US4218642A (en) | Stepper motor rate control | |
| US4164712A (en) | Continuous counting system | |
| JP2959223B2 (en) | Clock oscillator | |
| JPH045102Y2 (en) | ||
| US4517473A (en) | Solid-state automatic injection control device | |
| US4575651A (en) | Electronic repeat cycle delay timer | |
| JP3051937B2 (en) | Variable counting pulse signal generator | |
| SU1599971A1 (en) | Generator of pulse sequences | |
| JPS6311918Y2 (en) | ||
| SU383185A1 (en) | DEVICE FOR STABILIZATION OF SPEED OF DC MOTOR | |
| SU478355A1 (en) | Apparatus for controlling the calibration of a magnetic recorder | |
| SU1737714A1 (en) | Controlled frequency divider | |
| SU1451655A2 (en) | Device for presetting speed ratio | |
| KR930008275B1 (en) | Variable delay time control circuit of vcr | |
| SU1647903A2 (en) | Code-to-pulse repetition period converter | |
| SU1529425A1 (en) | Device for gating delayed sampled signals | |
| SU1628083A1 (en) | Device for magnetic recorder control | |
| SU376758A1 (en) | DEVICE FOR PROGRAM MANAGEMENT OF PHASE AND PHASE-PULSE SYSTEMS | |
| SU954947A1 (en) | Prequency set-point program device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |