JP2561854B2 - Encoder - Google Patents

Description

【発明の詳細な説明】 （発明の技術分野） 本発明は、符号化装置に関するものであり、特に所謂
予測符号化コードを伝送するシステムにおける符号化装
置に関する。TECHNICAL FIELD OF THE INVENTION The present invention relates to a coding device, and more particularly to a coding device in a system for transmitting a so-called predictive coding code.

（従来の技術とその問題点） 画像や音声などの情報をディジタル伝送する際、伝送
するデータ量を軽減するために各種の符号化方式が提案
されている。その一方式として、近接する標本値間の相
関性を利用して情報量の圧縮を図る予測差分符号化（以
下DPCMと記す）がある。DPCMは周知の様に符号化された
標本値を一旦復号し、その復号値を用いて次に符号化す
る標本値に対する予測値を求め、この予測値と実際の標
本値との誤差を量子化して符号化するものである。(Prior art and its problems) When digitally transmitting information such as images and voices, various encoding methods have been proposed in order to reduce the amount of data to be transmitted. As one of the methods, there is predictive differential coding (hereinafter referred to as DPCM) that compresses the amount of information by utilizing the correlation between adjacent sample values. As is well known, DPCM temporarily decodes the encoded sample value, uses the decoded value to obtain the predicted value for the sample value to be encoded next, and quantizes the error between this predicted value and the actual sample value. Is encoded.

第３図は最も簡単な前値予測によるDPCMの符号化装置
の構成例を示す図である。入力端子10に入力された標本
値X_iは、減算器12に印加され、ここで後述する予測値
（本例の場合は前値復号値）を減算する。量子化器14は
減算器12の出力する差分値を量子化し、符号化器26によ
りDPCMコードY_iとして符号化して出力端子16に出力す
る。量子化器14の出力は逆量子化器18にも印加される。
逆量子化器18は量子化器14の出力を差分値に復号し、加
算器20に印加する。加算器20では、減算器12に印加され
る前値予測値と加算され、これにより差分値が標本値に
復元される。リミッタ22は加算器20の出力の振幅を所定
レンジに制限し、Ｄ型フリップフロップ24に供給する。
Ｄ型フリップフロップ24に供給する。Ｄ型フリップフロ
ップ24の出力_ｉが次の標本値に対する予測値となり減
算器12及び加算器20に供給される。FIG. 3 is a diagram showing an example of the configuration of a DPCM coding apparatus based on the simplest previous value prediction. The sampled value X _i input to the input terminal 10 is applied to the subtracter 12 to subtract a prediction value (previous value decoded value in this example) described later. The quantizer 14 quantizes the difference value output from the subtractor 12, encodes it as a DPCM code Y _i by the encoder 26, and outputs it to the output terminal 16. The output of the quantizer 14 is also applied to the inverse quantizer 18.
The inverse quantizer 18 decodes the output of the quantizer 14 into a difference value and applies it to the adder 20. In the adder 20, the previous value predicted value applied to the subtractor 12 is added, whereby the difference value is restored to the sample value. The limiter 22 limits the amplitude of the output of the adder 20 to a predetermined range and supplies it to the D flip-flop 24.
It is supplied to the D-type flip-flop 24. The output _i of the D flip-flop 24 becomes a predicted value for the next sample value and is supplied to the subtracter 12 and the adder 20.

一般に、前値予測値との差分値の分布は小さな値の部
分にかたよっており、差分値を符号化して伝送すること
により、情報の圧縮伝送が可能になる。In general, the distribution of the difference value with respect to the previous predicted value is dependent on the small value part, and by encoding and transmitting the difference value, information can be compressed and transmitted.

第４図は第３図に示す符号化装置に対し、量子化誤差
に係数ｋ（ｋ＜１）を乗じて入力側に帰還させるフィル
タ（以下雑音整形フィルタと称する）を付加した符号化
装置をロジックICを用いて実現する場合の構成を示す図
である。図中、第３図と同様の構成要素については同一
番号を付し、説明は省略する。FIG. 4 shows an encoding device in which a filter (hereinafter referred to as a noise shaping filter) is added to the encoding device shown in FIG. 3 for multiplying the quantization error by a coefficient k (k <1) and feeding back to the input side. It is a figure which shows the structure at the time of implement | achieving using a logic IC. In the figure, the same components as those in FIG. 3 are designated by the same reference numerals and the description thereof will be omitted.

第４図において、入力端子10に入力された標本値X
_iは、減算器50に印加されてＤ型フリップフロップ64の
出力する量子化誤差帰還値との差をとる演算をする。リ
ミッタ52は、減算器50にてデータがオーバーフロー（ま
たはアンダーフロー）した場合に最大値（または最小
値）にデータを制限するもので、リミッタ52を介したデ
ータが補正された標本値X_i′となる。In FIG. 4, the sampled value X input to the input terminal 10
_i is applied to the subtractor 50 to perform a calculation of the difference from the quantization error feedback value output from the D-type flip-flop 64. The limiter 52 limits the data to the maximum value (or the minimum value) when the data overflows (or underflows) in the subtractor 50, and the sampled value X _i ′ in which the data passed through the limiter 52 is corrected. Becomes

この補正された標本値X_i′は減算器12にて予測値_ｉ
との差分がとられ量子化器14、判定回路56及び減算器54
に供給される。減算器54は予測誤差（差分値）e_iと量子
化された予測誤差R_iとの差分がとられ、スイッチ58のａ
端子に入力される。スイッチ58では判定回路56の判定結
果に従い、量子化誤差Ｑ（e_i′）または「０」を選択的
に出力する。判定回路56は予測誤差e_iに基づき、例えば
|e_i|＜Th（Thはしきい値）の場合にはａ端子の入力、即
ち量子化誤差Ｑ（e_i′）が係数回路60に供給される様に
スイッチ58を制御する。スイッチ58の出力は係数回路60
で係数ｋが乗算され、Ｄ型フリップフロップ64に供給さ
れ、次の標本値X_i+1を補正するのに用いられる。The corrected sample values X _i 'is the predicted value _i by the subtractor 12
Quantizer 14, decision circuit 56 and subtractor 54
Is supplied to. The subtracter 54 takes the difference between the prediction error (difference value) e _i and the quantized prediction error R _i, and a
Input to the terminal. The switch 58 selectively outputs the quantization error Q (e _i ′) or “0” according to the determination result of the determination circuit 56. Based on the prediction error e _i , the determination circuit 56
When | e _i | <Th (Th is a threshold value), the switch 58 is controlled so that the input of the terminal a, that is, the quantization error Q (e _i ′) is supplied to the coefficient circuit 60. The output of the switch 58 is the coefficient circuit 60.
Is multiplied by a coefficient k in the following and is supplied to the D-type flip-flop 64, which is used to correct the next sampled value X _{i + 1} .

しかしながら、HDTV（ハイビジョン）信号の様に標本
化周波数が高い信号を取り扱う場合には、高速のロジッ
クICを使用しても、１標本化周期内でDPCMループ（入力
から、Ｄ型フリップフロップ24の入力である局部復号値
を得るまで）の演算を終了することができず、並列処理
に頼らざるを得ない。例えば、標本化周波数を48.0MHz
であるとした場合、標本化周期は20.5nsとなる。一方、
DPCMループの演算に必要な時間は、ロジックICに高速TT
L−ICを用い、量子化器14に高速のPROMを使用した場合
でも、165ns程度必要である。ここで、165/20.5＝8.05
であるので、並列処理数は９になる。即ち、全く同じ回
路が９個必要になる。また、第４図に示す如き量子化誤
差を入力側に復帰して符号化入力値に補正を加えるとい
った複雑な処理を行う場合には並列処理数は更に増大す
る。更には並列処理を採用すると、上記数値例では、信
号を９相に分割する回路及び分割処理された９つの信号
を多重化する回路も必要になり、ハードウエアの構成が
複雑化し、且つ規模が極めて大きなものになってしま
う。However, when handling a signal with a high sampling frequency such as an HDTV (high-definition) signal, even if a high-speed logic IC is used, the DPCM loop (from the input to the D-type flip-flop 24 The calculation (until the local decoded value which is the input is obtained) cannot be completed, and it is unavoidable to rely on parallel processing. For example, the sampling frequency is 48.0MHz
, The sampling period is 20.5ns. on the other hand,
The time required for the DPCM loop calculation is high-speed TT in the logic IC.
Even if a high-speed PROM is used for the quantizer 14 using the L-IC, about 165 ns is required. Where 165 / 20.5 = 8.05
Therefore, the number of parallel processes becomes 9. That is, nine identical circuits are required. Further, in the case of performing complicated processing such as returning the quantization error to the input side and correcting the encoded input value as shown in FIG. 4, the number of parallel processings is further increased. Furthermore, if parallel processing is adopted, in the above numerical example, a circuit for dividing the signal into nine phases and a circuit for multiplexing the nine divided signals are also required, which complicates the hardware configuration and reduces the scale. It will be extremely large.

また、第３図に示した構成では、局部復号値を所定の
レンジ内に抑えたり、入力標本値のダイナミックレンジ
を有効に使うために符号判定型の量子化器（１つのコー
ドに２つの差分値を割り当て、復号値が正規のレンジ内
となるものを真の差分値とする量子化器）に変更したり
するようなアルゴリズムの変更があった場合、ハードウ
エアを根本的に変更しなければならず、このような変更
は非常に困難であった。Further, in the configuration shown in FIG. 3, in order to keep the locally decoded value within a predetermined range and to effectively use the dynamic range of the input sample value, a code decision quantizer (two differences for one code is used). If there is a change in the algorithm, such as assigning a value and changing the decoded value within the normal range to a true difference value quantizer), the hardware must be changed fundamentally. And such a change was very difficult.

（発明の目的） 本発明は、上述の如き背景下において、量子化誤差を
入力側に帰還して符号化入力値に補正を加える処理を含
む符号化を高速で行え、且つ汎用性の高い符号化装置を
提供することを目的とする。(Object of the Invention) Under the background as described above, the present invention is capable of performing high-speed encoding including a process of feeding back a quantization error to an input side to correct the encoded input value and having a high versatility. It is an object of the present invention to provide a chemical conversion device.

（発明の効果） この目的を達成するために、本発明の符号化装置は、 標本値信号（X_i）を各標本タイムスロット毎に受信す
るための入力端子と、 現標本タイムスロットの直前の標本タイムスロットに
おける量子化誤差信号を用いて前記標本値信号を補正し
て補正された標本値信号（X_i′）を作成する補正手段
と、 各標本タイムスロット毎に前記補正された標本値信号
（X_i′）と予測値信号（_ｉ）とを一組のアドレス信号
として受信するアドレス信号入力端子を有し、該各組の
アドレス信号毎に前記標本値信号（X_i）の符号化コード
（Y_i），該符号化コードの局部復号値信号（_ｉ）およ
び該符号化コードの前記量子化誤差信号とを示すデータ
を記憶し、前記各組のアドレス信号に応答して読み出さ
れる前記局部復号値信号と前記量子化誤差信号とを各標
本タイムスロット毎に送出する出力端子を有するメモリ
と、 該メモリの前記出力端子の一つから前記アドレス信号
入力端子へ前記予測値信号（_ｉ）として一つの標本タ
イムスロットの直後の標本タイムスロットにおいて前記
局部復号値信号（_ｉ）を帰還する帰還手段と、 前記現標本タイムスロットの直前の標本タイムスロッ
トに前記メモリの前記出力端子の一つから前記補正手段
に前記量子化誤差信号を供給する供給手段と を備えた構成を有している。(Effects of the Invention) In order to achieve this object, the encoding apparatus of the present invention has an input terminal for receiving a sampled value signal (X _i ) for each sample time slot, and an input terminal immediately before the current sample time slot. Correction means for correcting the sampled value signal using the quantization error signal in the sampled time slot to create a corrected sampled value signal (X _i ′); and the corrected sampled value signal for each sample time slot (X _i ′) and the predicted value signal ( _i ) are received as a set of address signals, and an address signal input terminal is provided, and a coded code of the sampled value signal (X _i ) is provided for each address signal of each set. (Y _i ), local decoded value signal ( _i ) of the encoded code, and data indicating the quantized error signal of the encoded code are stored, and the local portion read in response to the address signal of each set is stored. Decoded value signal and the quantization Immediately after one sample time slot as a prediction value signal ( _i ) from one of the output terminals of the memory to the address signal input terminal, the memory having an output terminal for transmitting an error signal for each sample time slot Feedback means for feeding back the locally decoded value signal ( _i ) in the sample time slot of, and the quantizing error from one of the output terminals of the memory to the correction means in the sample time slot immediately before the current sample time slot. And a supply means for supplying a signal.

（作用） このような構成により、前記量子化誤差の帰還処理を
含む必要な符号化演算の結果をメモリに記憶しておき、
入力されるデータで指定されたアドレスからデータを読
み出すだけで符号化が実現できるので個別の演算回路で
演算を行って符号化，復号化を行う場合に比しはるかに
高速に符号化コードが得られる。(Operation) With such a configuration, the result of the necessary encoding operation including the feedback processing of the quantization error is stored in the memory,
Encoding can be achieved simply by reading the data from the address specified by the input data, so the encoded code can be obtained much faster than the case of performing the encoding and decoding by performing the operation in a separate arithmetic circuit. To be

また、アルゴリズムの変更に際しても、メモリの差し
換え等による極めて簡単な作業によって実現することが
できる。Further, even when the algorithm is changed, it can be realized by an extremely simple work such as replacement of the memory.

（実施例） 以下、図面を参照して本発明の実施例について説明す
る。Embodiments Embodiments of the present invention will be described below with reference to the drawings.

第１図は本発明の一実施例としての符号化装置の要部
構成を示す図である。図中、30はｎ（本例では８）ビッ
トの標本値X_iが入力される端子、31は入力された標本値
X_iを量子化誤差帰還値で補正するための加算器、32は加
算器31による演算のオーバーフロー及びアンダーフロー
を防止するためのリミッタ、33はROM、34はｍ（本例で
は４）ビットの符号化コードY_iの出力端子、35は量子化
誤差帰還値を次の入力標本値に帰還するためのＤ型フリ
ップフロップ、36は局部復号値を次の予測値として帰還
するためのＤ型フリップフロップである。FIG. 1 is a diagram showing a main configuration of an encoding apparatus as an embodiment of the present invention. In the figure, 30 is a terminal to which an n (8 in this example) bit sample value X _i is input, and 31 is an input sample value
An adder for correcting X _i with a quantized error feedback value, 32 is a limiter for preventing overflow and underflow of the operation by the adder 31, 33 is a ROM, and 34 is an m (4 in this example) bit The output terminal of the encoded code Y _i , 35 is a D-type flip-flop for feeding back the quantization error feedback value to the next input sample value, and 36 is a D-type flip-flop for feeding back the locally decoded value as the next predicted value. It is

入力端子30より入力された標本値X_iには、Ｄ型フリッ
プフロップ35より出力された量子化誤差帰還値が加算器
31で加算され、リミッタ32に供給される。リミッタ32で
は加算器31のキャリー及び量子化誤差帰還値の符号によ
り、オーバーフロー及びアンダーフローを判定し、オー
バーフローの場合は所定の最大値（例えば255）、アン
ダーフローの場合には所定の最小値（例えば０）に補正
値をクリップする。補正された入力標本値X_i′と、Ｄ型
フリップフロップ36の出力する８ビットの予測値_ｉは
ROM33のアドレス入力に供給される。即ち、８ビットの
入力標本値X_iと８ビットの予測値X_iとでROM33に対する1
6ビットのアドレス信号となる。The quantization error feedback value output from the D-type flip-flop 35 is added to the sample value X _i input from the input terminal 30.
It is added in 31 and supplied to the limiter 32. The limiter 32 determines overflow and underflow based on the carry of the adder 31 and the sign of the quantization error feedback value. In the case of overflow, a predetermined maximum value (for example, 255) and in the case of underflow, a predetermined minimum value ( For example, the correction value is clipped to 0). The corrected input sample value X _i ′ and the 8-bit predicted value _i output from the D flip-flop 36 are
It is supplied to the address input of ROM33. That is, the 8-bit input sample value X _i and the 8-bit predicted value X _i
It becomes a 6-bit address signal.

ROM33は入力標本値X_i及び予測値_ｉからなるアドレ
ス信号に従って、出力端子34にDPCMコードY_iを出力し、
Ｄ型フリップフロップ36に局部復号値_ｉを出力し、Ｄ
型フリップフロップ35には量子化誤差帰還値を出力す
る。即ち、第１図の実施例のROM33は、第４図において6
2で示す破線部分の機能を果たしている。この出力に要
する時間は、ROM33の１読出しサイクルタイムであり、
極めて短い。従って、従来のロジックICを用いて同様の
回路を構成した場合に比べ、並列処理数を少なくするこ
とができる。The ROM 33 outputs the DPCM code Y _i to the output terminal 34 according to the address signal composed of the input sample value X _i and the predicted value _i ,
The locally decoded value _i is output to the D flip-flop 36, and D
The quantized error feedback value is output to the type flip-flop 35. That is, the ROM 33 of the embodiment shown in FIG.
It fulfills the function of the broken line shown in 2. The time required for this output is one read cycle time of ROM33,
Extremely short. Therefore, the number of parallel processes can be reduced as compared with the case where a similar circuit is configured using a conventional logic IC.

また、第４図の破線部分62がROM33に置換されるので
あるから、各並列処理部内のICの個数も削減できる。従
って、装置全体としてのICの個数は大幅に削減でき、ハ
ードウエアの量は極めて小さくすることができる。Moreover, since the broken line portion 62 in FIG. 4 is replaced with the ROM 33, the number of ICs in each parallel processing unit can be reduced. Therefore, the number of ICs in the entire device can be greatly reduced, and the amount of hardware can be made extremely small.

また、本実施例では、入出力特性が判明している符号
化演算であれば、入力ビット数及び出力ビット数が同じ
である限り、ROMを差替える（または切換える）だけ
で、いかなる複雑なアルゴリズムであっても同一の回路
構成で実現することが可能である。例えば第４図に示し
た処理において、判定回路56、スイッチ58のかわりに、
予測誤差e_iに応じて係数回路60の係数ｋを変更するとい
った適応処理を盛り込むアルゴリズムの変更も可能であ
る。また、入力ビット数又は出力ビット数に変更がある
場合でも、それに適合したROMを用意し、信号路のビッ
ト幅に対応して設計変更すればよい。すなわち、本実施
例の符号化装置は上記アルゴリズムの変更が非常に簡単
なものであり、汎用性が高い。Further, in the present embodiment, as long as the number of input bits and the number of output bits are the same, any complicated algorithm can be used as long as the number of input bits and the number of output bits are the same as long as the encoding operation is known. However, it is possible to realize with the same circuit configuration. For example, in the process shown in FIG. 4, instead of the determination circuit 56 and the switch 58,
It is also possible to change the algorithm that incorporates adaptive processing, such as changing the coefficient k of the coefficient circuit 60 according to the prediction error e _i . Further, even when the number of input bits or the number of output bits is changed, a ROM suitable for the change may be prepared and the design may be changed according to the bit width of the signal path. That is, the coding apparatus of the present embodiment is very versatile because the above algorithm can be changed very easily.

第２図は第１図の符号化装置に対応する復号化装置の
一例の概略構成を示す図である。図中40は伝送されてき
たDPCMコードY_iが入力される端子、42は復号テーブルを
構成するROMであり、そのアドレス入力に上記DPCMコー
ドY_i及び前述する予測値_ｉが入力される。FIG. 2 is a diagram showing a schematic configuration of an example of a decoding device corresponding to the encoding device of FIG. In the figure, 40 is a terminal to which the transmitted DPCM code Y _i is input, and 42 is a ROM which constitutes a decoding table, and the DPCM code Y _i and the above-mentioned predicted value _i are input to its address input.

ROM42から出力される復号値はＤ型フリップフロップ4
6にも印加される。Ｄ型フリップフロップ46の出力は上
記予測値X_iとしてROM42に印加される。The decoded value output from the ROM 42 is the D flip-flop 4
Also applied to 6. The output of the D flip-flop 46 is applied to the ROM 42 as the predicted value X _i .

この場合にも、ROM42のサイクルタイムは35ns程度で
あるので並列処理数が大幅に少なくなり、ハードウエア
の量を削減できる。Also in this case, since the cycle time of the ROM 42 is about 35 ns, the number of parallel processes is significantly reduced and the amount of hardware can be reduced.

このROM42によるテーブルは送信側のROM33に対応して
決定される。The table based on this ROM 42 is determined corresponding to the ROM 33 on the transmission side.

なお、以上の実施例は前値予測DPCMを例にとって説明
したが、本発明はこれに限らず、二次元予測，三次元予
測，適応予測などの予測を行うDPCMによる符号化装置に
も当然適用できるものであり、また、これら以外に任意
の符号長の符号化装置にも適用可能である。Note that the above embodiment has been described by taking the predictive predictive DPCM as an example, but the present invention is not limited to this, and is naturally applied to a coding device using DPCM that performs prediction such as two-dimensional prediction, three-dimensional prediction, and adaptive prediction. In addition to these, the present invention can be applied to a coding device having an arbitrary code length.

（発明の効果） 以上説明したように、本発明によれば極めて高速の符
号化が行える符号化装置が得られ、これに伴って装置全
体としてのハードウエアを小規模に抑えることができ
る。また、符号化の演算処理については比較的簡単に変
更できるので、同一の回路を用いて多様な用途に使用し
得、極めて汎用性の高いシステムが構築できた。(Effects of the Invention) As described above, according to the present invention, an encoding device capable of extremely high-speed encoding can be obtained, and accordingly, the hardware of the entire device can be suppressed to a small scale. In addition, since the encoding arithmetic process can be changed relatively easily, the same circuit can be used for various purposes, and an extremely versatile system can be constructed.

【図面の簡単な説明】[Brief description of drawings]

第１図は本発明の一実施例の符号化装置の概略構成を示
すブロック図、第２図は第１図の符号化装置に対応する
復号装置の概略構成を示すブロック図、第３図は従来の
DPCM符号化装置の概略構成を示すブロック図、第４図は
量子化誤差を帰還する処理を行う符号化装置をロジック
ICを用いて実現する場合の構成を示すブロック図であ
る。 10……入力端子、12……減算器、14……量子化器、16…
…出力端子、18……逆量子化器、20……加算器、22……
リミッタ、24……Ｄ型フリップフロップ、26……符号化
器、30……入力端子、31……加算器、32……リミッタ、
33……ROM、34……出力端子、35,36……Ｄ型フリップフ
ロップ、40……受信入力端子、42……ROM（復号テーブ
ル）、44……受信出力端子、Ｄ……Ｄ型フリップフロッ
プ、50,54……減算器、52……リミッタ、56……判定回
路、58……スイッチ、60……係数回路、62……ROM33に
該当する機能、64……Ｄ型フリップフロップ。1 is a block diagram showing a schematic configuration of an encoding device according to an embodiment of the present invention, FIG. 2 is a block diagram showing a schematic configuration of a decoding device corresponding to the encoding device of FIG. 1, and FIG. Traditional
FIG. 4 is a block diagram showing a schematic configuration of the DPCM coding device, and FIG.
It is a block diagram which shows the structure at the time of implement | achieving using IC. 10 ... Input terminal, 12 ... Subtractor, 14 ... Quantizer, 16 ...
… Output terminal, 18 …… Inverse quantizer, 20 …… Adder, 22 ……
Limiter, 24 …… D type flip-flop, 26 …… Encoder, 30 …… Input terminal, 31 …… Adder, 32 …… Limiter,
33 …… ROM, 34 …… Output terminal, 35,36 …… D-type flip-flop, 40 …… Reception input terminal, 42 …… ROM (decoding table), 44 …… Reception output terminal, D …… D-type flip-flop 50, 54 ... Subtractor, 52 ... Limiter, 56 ... Judgment circuit, 58 ... Switch, 60 ... Coefficient circuit, 62 ... Function corresponding to ROM33, 64 ... D flip-flop.

Claims (3)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】標本値信号（X_i）を各標本タイムスロット
毎に受信するための入力端子と、 現標本タイムスロットの直前の標本タイムスロットにお
ける量子化誤差信号を用いて前記標本値信号を補正して
補正された標本値信号（X_i′）を作成する補正手段と、 各標本タイムスロット毎に前記補正された標本値信号
（X_i′）と予測値信号（_ｉ）とを一組のアドレス信号
として受信するアドレス信号入力端子を有し、該各組の
アドレス信号毎に前記標本値信号（X_i）の符号化コード
（Y_i），該符号化コードの局部復号値信号（_ｉ）およ
び該符号化コードの前記量子化誤差信号とを示すデータ
を記憶し、前記各組のアドレス信号に応答して読み出さ
れる前記局部復号値信号と前記量子化誤差信号とを各標
本タイムスロット毎に送出する出力端子を有するメモリ
と、 該メモリの前記出力端子の一つから前記アドレス信号入
力端子へ前記予測値信号（_ｉ）として一つの標本タイ
ムスロットの直後の標本タイムスロットにおいて前記局
部復号値信号（_ｉ）を帰還する帰還手段と、 前記現標本タイムスロットの直前の標本タイムスロット
に前記メモリの前記出力端子の一つから前記補正手段に
前記量子化誤差信号を供給する供給手段と を備えた符号化装置。1. An input terminal for receiving a sampled value signal (X _i ) for each sampled time slot, and a quantizing error signal in a sampled time slot immediately before a current sampled time slot to obtain the sampled value signal. 'a correction means for generating said corrected sample value signal for each sample time slot (X _i corrected sample value signal (X _i)' correction to) the predicted value signal _(i) and a set Has an address signal input terminal for receiving as the address signal of each of the sets, the coded code (Y _i ) of the sampled value signal (X _i ) and the locally decoded value signal ( _i of the coded code ( _i ) And the quantization error signal of the encoded code are stored, and the locally decoded value signal and the quantization error signal read in response to the address signals of each set are stored for each sample time slot. Output end to send to A memory having a said local decoding value signal in the sample time slot immediately following said predicted value signal from one output terminal to the address signal input terminal _(i) One of the specimens timeslot of the memory _(i) An encoding apparatus comprising: feedback means for feeding back, and supply means for supplying the quantized error signal from one of the output terminals of the memory to the correction means in a sample time slot immediately before the current sample time slot. 【請求項２】前記メモリが復号テーブルであることを特
徴とする請求項１に記載の符号化装置。2. The encoding device according to claim 1, wherein the memory is a decoding table. 【請求項３】前記補正手段と前記メモリの前記アドレス
信号入力端子の他方との間に前記補正された標本値信号
を一つの制限領域に制限するためのリミッタをさらに備
えたことを特徴とする請求項１または請求項２に記載の
符号化装置。3. A limiter is further provided between the correction means and the other of the address signal input terminals of the memory to limit the corrected sampled value signal to one limited region. The encoding device according to claim 1 or 2.