JP2560990B2 - Logic circuit minimization device - Google Patents
Logic circuit minimization deviceInfo
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Description
【０００１】[0001]
【産業上の利用分野】本発明は多段論理回路最適化装置
に関し、得に回路規模を減少させる論理回路最小化装置
に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a multi-stage logic circuit optimizing device, and more particularly to a logic circuit minimizing device for reducing the circuit scale.
【０００２】[0002]
【従来の技術】論理回路最小化手法の第一の従来技術と
して、次のようなものがある。多段の論理回路を実現す
る論理式に対して、自分自身でしか割り切れないような
因子を選び、その因子で論理式を除算する。更に除算さ
れた後の論理式に対しても同様な操作を繰り返すことで
最小化された多段の論理回路を生成する。これは、「文
献：Ｒ．Ｋ．Ｂｒａｙｔｏｎ，Ｃ．ＭｃＭｕｌｌｅｎ，
“Ｔｈｅ Ｄｅｃｏｍｐｏｓｉｔｉｏｎ ａｎｄ ｆａ
ｃｔｏｒｉｚａｔｉｏｎ ｏｆ Ｂｏｏｌｅａｎｅｘｐ
ｒｅｓｓｉｏｎｓ”，ｉｎ Ｐｒｏｃ．ＩＳＣＡＳ−８
２，１９８２」に記載されている。2. Description of the Related Art The following is the first prior art of a logic circuit minimization method. For a logical expression that realizes a multi-stage logic circuit, select a factor that can be divided only by yourself, and divide the logical expression by that factor. Further, the same operation is repeated for the logical expression after the division to generate a minimized multi-stage logical circuit. This is described in "Reference: RK. Brayton, C. McMullen,
"The Decomposition and fa
customization of Boolean anexp
"Recessions", in Proc. ISCAS-8
2, 1982 ".
【０００３】第二の従来技術として、次のようなものが
ある。多段の論理回路に対して、回路出力の論理を変化
させずに配線を付加する、または２つ以上のゲートを１
つのゲートに併合するという回路変換を行う。次に回路
に冗長性を検出し、冗長性除去を行う。これらの回路変
換、冗長性除去を繰り返しながら回路を最小化する。こ
の手法では冗長性除去により、規模が極小となった回路
に対し、回路変換により、回路規模を一旦増大させ、さ
らに冗長性除去により他の極小値をもつ回路を生成させ
る。これを繰り返して最小値により近い規模をもつ回路
を生成させる。これは、「文献１：Ｓ．Ｍｕｒｏｇａ，
Ｙ．Ｋａｍｂａｙａｓｈｉ，Ｈ．Ｃ．Ｌａｙ，Ｊ．Ｎ．
Ｃｕｌｌｉｎｅｙ，“Ｔｈｅ Ｔｒａｎｓｄｕｃｔｉｏ
ｎ Ｍｅｔｈｏｄ−Ｄｅｓｉｇｎ ｏｆ Ｌｏｇｉｃ
Ｎｅｔｗｏｒｋｓ Ｂａｓｅｄｏｎ Ｐｅｒｍｉｓｓｉ
ｂｌｅ Ｆｕｎｃｔｉｏｎｓ”，ＩＥＥＥ ｔｒａｎ
ｓ．Ｃｏｍｐｕｔ．Ｃ−３８，１０，ｐｐ．１４０４−
１４２４，Ｏｃｔ．１９８９」、および「文献２：Ｌ．
Ｔｒｅｖｉｌｌｙａｎ，Ｗ．Ｊｏｙｎｅｒ，Ｌ．Ｂｅｒ
ｍａｎ，“Ｇｌｏｂａｌ Ｆｌｏｗ Ａｎａｌｙｓｉｓ
ｉｎ Ａｕｔｏｍａｔｉｃ Ｌｏｇｉｃ Ｄｅｓｉｇ
ｎ，”ＩＥＥＥ Ｔｒａｎｓ．ｏｎ Ｃｏｍｐｕｔ．，
ｖｏｌ．Ｃ−２５，ｎｏ．１，Ｊａｎ．１９８６」に記
載されている。The second conventional technique is as follows. Wiring is added to the multi-stage logic circuit without changing the logic of the circuit output, or two or more gates are connected to one.
Performs circuit conversion to merge into one gate. Next, redundancy is detected in the circuit and redundancy is removed. The circuit is minimized by repeating these circuit conversion and redundancy removal. In this method, the circuit scale is once increased by the circuit conversion for the circuit whose scale is minimized by the redundancy removal, and the circuit having another minimum value is generated by the redundancy removal. By repeating this, a circuit having a scale closer to the minimum value is generated. This is described in “Reference 1: S. Muroga,
Y. Kambayashi, H .; C. Lay, J. et al. N.
Cullyney, “The Transducio
n Method-Design of Logic
Networks Basedon Permissi
ble Functions ”, IEEE tran
s. Comput. C-38, 10, pp. 1404-
1424, Oct. 1989 ", and" Literature 2: L.
Treville, W .; Joyner, L .; Ber
man, "Global Flow Analysis
in Automatic Logic Design
n, "IEEE Trans. on Comput.,
vol. C-25, no. 1, Jan. 1986 ".
【０００４】[0004]
【発明が解決しようとする課題】前記の第一の従来技術
では、論理回路が大規模になると最小化不可能となる。
これは大規模回路の論理式の項数が非常に多くなり、論
理式表現や簡単化を行うためには膨大な記憶容量と計算
時間を要するからである。In the first prior art described above, miniaturization becomes impossible when the logic circuit becomes large in scale.
This is because the number of terms in the logical expression of a large-scale circuit becomes very large, and a huge amount of memory capacity and calculation time are required to express and simplify the logical expression.
【０００５】本発明の第一の目的は、前記の第一の従来
手法の問題点を克服し、大規模回路を少記憶容量で、か
つ、高速に最小化する最小化装置を提供することにあ
る。A first object of the present invention is to overcome the problems of the above-mentioned first conventional method, and to provide a minimization device which minimizes a large-scale circuit with a small storage capacity and at a high speed. is there.
【０００６】前記の第二の従来技術の第一の問題点とし
て、次のようなものがある。配線付加やゲート併合は小
規模な変換であるため、回路規模を最小値に近づけるこ
とが困難であり、十分に最小化できない。The first problem of the above-mentioned second conventional technique is as follows. Since wiring addition and gate merging are small-scale conversions, it is difficult to bring the circuit scale close to the minimum value, and it cannot be sufficiently minimized.
【０００７】本発明の第二の目的は上記の問題点を解決
し、回路規模を最小値に近づける効果の大きい回路変換
を行う最小化能力の優れた最小化装置を提供することに
ある。A second object of the present invention is to solve the above problems and to provide a minimization device having an excellent minimization ability for performing circuit conversion having a great effect of bringing the circuit scale close to the minimum value.
【０００８】また、前記の第二の従来技術の第二の問題
点として、次のようなものがある。回路変換により生成
する回路の冗長性が変換時に特定できないため、冗長性
除去の前に必ず、回路全体に対して冗長性検出を行う必
要がある。また、その回路変換が回路規模を小さくする
ものかどうかの判定は冗長性除去を行った後にしか行え
ない。The second problem of the second conventional technique is as follows. Since the redundancy of the circuit generated by the circuit conversion cannot be specified at the time of conversion, it is necessary to detect the redundancy of the entire circuit before removing the redundancy. Further, the determination as to whether or not the circuit conversion reduces the circuit scale can be performed only after the redundancy is removed.
【０００９】本発明の第二の目的は上記の問題点を解決
し、生成する冗長性を特定できる回路変換を行うことで
回路変換の有効性の判定を早期に行い、さらに冗長性検
出を省略することを可能にした最小化効率の良い最小化
装置を提供することにある。A second object of the present invention is to solve the above problems and perform circuit conversion capable of specifying the redundancy to be generated, thereby determining the effectiveness of the circuit conversion at an early stage and further omitting redundancy detection. It is an object of the present invention to provide a minimization device having a high minimization efficiency.
【００１０】[0010]
【課題を解決するための手段】本発明の論理回路最小化
装置は、多段の論理回路を入力する入力装置と、前記入
力装置に入力された論理回路中の配線間の値の関係を示
す推移含意グラフを生成する推移含意グラフ生成装置
と、前記推移含意グラフ生成装置により生成された推移
含意グラフを変形し、その規模を減少させる推移含意グ
ラフ変形装置と前記推移含意グラフ変形装置により変形
された推移含意グラフから前記入力装置に入力された論
理回路に付加可能な部分回路を最大数生成する部分回路
生成装置と、前記部分回路生成装置により生成された部
分回路を前記入力装置に入力された論理回路に付加する
部分回路付加装置と、前記部分回路付加装置において部
分回路を付加することにより生成された回路の冗長性を
除去する冗長性除去装置とからなることを特徴とする。SUMMARY OF THE INVENTION A logic circuit minimization device of the present invention is a transition showing a relationship between an input device for inputting a multi-stage logic circuit and a value between wirings in the logic circuit input to the input device. A transition implication graph generation device that generates an implication graph, and a transition implication graph transformation device that transforms the transition implication graph generated by the transition implication graph generation device and reduces the scale A partial circuit generation device that generates the maximum number of partial circuits that can be added to the logic circuit input to the input device from the transition implication graph, and a logic that inputs the partial circuit generated by the partial circuit generation device to the input device. A partial circuit adding device to be added to a circuit, and a redundancy removing device to remove redundancy of a circuit generated by adding a partial circuit in the partial circuit adding device. Characterized in that comprising a location.
【００１１】[0011]
【実施例】図１は、本発明の論理回路最小化装置の一実
施例の構成を示すブロック図である。1 is a block diagram showing the configuration of an embodiment of a logic circuit minimization apparatus according to the present invention.
【００１２】この論理回路最小化装置は、入力装置１１
と、推移含意グラフ生成装置１２と、推移含意グラフ変
形装置１３と、部分回路生成装置１４と、部分回路付加
装置１５と、冗長性除去装置１６とから構成されてい
る。This logic circuit minimization device is provided with an input device 11
And a transition implication graph generation device 12, a transition implication graph transformation device 13, a partial circuit generation device 14, a partial circuit addition device 15, and a redundancy removal device 16.
【００１３】以上の構成の論理回路最小化装置におい
て、多段の論理回路を入力装置１１により入力し、その
論理回路から推移含意グラフ生成装置１２により、推移
含意グラフを生成する。In the logic circuit minimization apparatus having the above configuration, a multistage logic circuit is input by the input device 11, and a transition implication graph generation device 12 generates a transition implication graph from the logic circuit.
【００１４】推移含意グラフ変形装置１３では、推移含
意グラフ生成装置１２により生成された推移含意グラフ
を変形し、その規模を減少させる。これにより、この後
装置である部分回路生成装置１４で生成される付加部分
回路の規模を小さくすることができる。The transition implication graph transformation device 13 transforms the transition implication graph generated by the transition implication graph generation device 12 to reduce its scale. As a result, the scale of the additional partial circuit generated by the partial circuit generating device 14, which is the subsequent device, can be reduced.
【００１５】部分回路生成装置１４では、推移含意グラ
フ変形装置１３により変形された推移含意グラフから入
力装置１１により入力された論理回路に付加可能な部分
回路をすべて生成する。この部分回路付加では、一度に
複数の配線，ゲートの付加を行えるため、回路変換の適
用範囲が配線付加，ゲート併合に比べ大きい。さらに、
この前装置である推移含意グラフ変形装置１３により、
推移含意グラフを変形してあるため、最小な付加部分回
路が得られる。しかも、回路変換の適用範囲は推移含意
グラフを変形しない場合と変わらない。よって、回路変
換の適用範囲を大きく、付加する部分回路を最小にする
ことが可能なため、最小値に近づける効果の大きい回路
変換となる。また、部分回路生成装置１４では、付加可
能な部分回路の生成とともにその部分回路付加により、
回路中に生成する冗長性を一意に決定する。これによ
り、部分回路を付加し、その結果、生成した冗長性を除
去することで減少する回路規模を見積もることが可能と
なり、最小化に効果的な付加部分回路の選択が早期に行
える。また、冗長性検出の操作が不要となり、最小化に
要する時間が短縮され、効率の良い最小化が実現され
る。The partial circuit generation device 14 generates all the partial circuits that can be added to the logic circuit input by the input device 11 from the transition implication graph transformed by the transition implication graph transformation device 13. In this partial circuit addition, a plurality of wirings and gates can be added at the same time, so that the applicable range of circuit conversion is larger than that of wiring addition and gate merging. further,
With the transition implication graph transformation device 13, which is the previous device,
Since the transition implication graph is modified, the minimum additional subcircuit is obtained. Moreover, the application range of the circuit conversion is the same as that when the transition implication graph is not transformed. Therefore, since the applicable range of the circuit conversion can be widened and the added partial circuit can be minimized, the circuit conversion is highly effective in approaching the minimum value. Further, in the partial circuit generation device 14, by generating an addable partial circuit and adding the partial circuit,
Uniquely determines the redundancy created in the circuit. As a result, it is possible to add a partial circuit, and as a result, it is possible to estimate the circuit scale that will be reduced by removing the generated redundancy, and it is possible to quickly select an additional partial circuit that is effective in minimizing the circuit size. Further, the operation of redundancy detection is not required, the time required for the minimization is shortened, and the efficient minimization is realized.
【００１６】部分回路付加装置１５では、部分回路生成
装置１４により生成された部分回路すべてを入力装置１
１により入力された論理回路に付加する。In the partial circuit adding device 15, all the partial circuits generated by the partial circuit generating device 14 are input devices 1
It is added to the logic circuit input by 1.
【００１７】冗長性除去装置１６では、部分回路付加に
より生成した冗長性すべてを除去し、最小化された論理
回路を得る。The redundancy removing device 16 removes all the redundancy generated by the partial circuit addition to obtain a minimized logic circuit.
【００１８】本発明に使用する記憶容量は、推移含意グ
ラフの規模に依存する。推移含意グラフの規模は入力装
置１１により入力された論理回路の規模の定数倍であ
る。さらに、推移含意グラフの変形、部分回路の生成に
要する時間は、推移含意グラフの規模の多項式倍であ
る。これにより、最小化に必要な記憶容量、計算時間は
入力装置１１により入力された論理回路の規模の増大に
より、指数関数的に増大しない。よって、大規模回路に
対しても最小化可能となる。The storage capacity used in the present invention depends on the scale of the transition implication graph. The scale of the transition implication graph is a constant multiple of the scale of the logic circuit input by the input device 11. Furthermore, the time required for transforming the transition implication graph and generating the partial circuit is polynomial times the scale of the transition implication graph. As a result, the storage capacity required for the minimization and the calculation time do not exponentially increase due to the increase in the scale of the logic circuit input by the input device 11. Therefore, it can be minimized even for a large scale circuit.
【００１９】推移含意グラフ生成装置１２について、図
２，図３を用いて説明する。推移含意グラフ生成装置１
２は、入力装置１１により入力された多段論理回路を基
に推移含意グラフを生成する。まず、含意グラフとは、
・回路中の配線Ａの値がＶａ（０または１）となると
き、他の配線Ｂの値が必ずＶｂ（０または１）となる。
という含意関係をグラフとして表現したものである。こ
こで入力装置１１により図２（ａ）の回路が入力された
とき、その含意グラフは図２（ｂ）のようになる。図２
（ｂ）の含意グラフにおいて、ノードＡｏは図２（ａ）
の回路中の配線Ａが値０をとることを示している（回路
中の配線がそれぞれ１の値をとるときのノードは省略し
た。）。また、ノードＡｏからノードＦｏまでのエッジ
２１は、図２（ａ）の回路において、配線Ａの値が０の
ときには配線Ｆの値は必ず０になるという含意関係を表
している。The transition implication graph generation device 12 will be described with reference to FIGS. Transition implication graph generation device 1
2 generates a transition implication graph based on the multi-stage logic circuit input by the input device 11. First, what is the implication graph?
When the value of the wiring A in the circuit is Va (0 or 1), the value of the other wiring B is always Vb (0 or 1).
Is a graph expressing the implication. Here, when the circuit of FIG. 2A is input by the input device 11, the implication graph is as shown in FIG. Figure 2
In the implication graph of (b), the node Ao is shown in FIG.
Shows that the wiring A in the circuit has a value of 0 (the nodes when the wirings in the circuit have a value of 1 are omitted). Further, the edge 21 from the node Ao to the node Fo represents the implication that the value of the wiring F is always 0 when the value of the wiring A is 0 in the circuit of FIG.
【００２０】さらに、推移含意グラフとは、含意グラフ
の最長パスに相当するエッジとそのパスの両端の点から
なるグラフのことをいう。図２（ｂ）の含意グラフから
得られる推移含意グラフは、図３になる。例えば、図２
（ｂ）において、Ａｏからエッジ２１、さらにエッジ２
２、エッジ２３をそれぞれ介したＰｏ，Ｑｏまでの最長
パスが存在する。この場合、エッジ２１，エッジ２２の
パスを図３ではエッジ３１で、エッジ２１，エッジ２２
のパスを図３ではエッジ３２で表し、それぞれの両端の
ノードＡｏ，Ｐｏ，Ｑｏを図３のグラフに含める。この
とき、図２（ｂ）でパスの中間に位置していたノードＦ
ｏは、図３のグラフには含めない。こうしてできたグラ
フが、推移含意グラフである。Furthermore, the transition implication graph is a graph composed of an edge corresponding to the longest path of the implication graph and points at both ends of the path. The transition implication graph obtained from the implication graph of FIG. For example, FIG.
In (b), from Ao to edge 21, further edge 2
2. There is a longest path to Po and Qo via the edge 23 and the edge 23, respectively. In this case, the path of edge 21 and edge 22 is edge 31 in FIG.
3 is represented by an edge 32 in FIG. 3, and the nodes Ao, Po, and Qo at both ends are included in the graph of FIG. At this time, the node F located in the middle of the path in FIG.
o is not included in the graph of FIG. The graph thus created is the transition implication graph.
【００２１】推移含意グラフ変形装置１３について、図
３，図４を用いて説明する。この推移含意グラフ変形装
置１３では、推移含意グラフ生成装置１２により生成さ
れた推移含意グラフの規模を減少させる。例えば、図３
の推移含意グラフでは、ノードＡｏ，ノードＢｏ，ノー
ドＣｏ，ノードＤｏのそれぞれから、ノードＰｏ，ノー
ドＱｏへのエッジが存在する。この場合、図４のように
中間ノードＮｏを１つ新たに生成し、これらのエッジを
このノードＮｏを経由するように変換する。これによ
り、推移含意グラフのエッジ数は減少することになる。The transition implication graph transformation device 13 will be described with reference to FIGS. The transition implication graph transformation device 13 reduces the scale of the transition implication graph generated by the transition implication graph generation device 12. For example, FIG.
In the transition implication graph of, there is an edge from each of the node Ao, the node Bo, the node Co, and the node Do to the node Po and the node Qo. In this case, one intermediate node No. is newly generated as shown in FIG. 4, and these edges are converted so as to pass through this node No. This reduces the number of edges in the transition implication graph.
【００２２】部分回路生成装置１４について、図４を用
いて説明する。推移含意グラフ変形装置１３により、規
模が減少した推移含意グラフから可能な部分回路を生成
する。部分回路生成装置１４では、図４（ａ）の推移含
意グラフが入力された場合、図４（ｂ）の部分回路を生
成する。例えば、図４（ａ）のノードＡｏからノードＮ
ｏまでのエッジ４１は、図４（ｂ）の部分回路では配線
Ａを配線Ｎを出力とするアンドゲートＧ５の入力へ接続
４２することで表現される。また、配線Ｎからの接続４
３と接続４４はそれぞれ、配線Ｐを出力とするアンドゲ
ートの入力、配線Ｑを出力とするアンドゲートの入力に
接続されることになる。The partial circuit generator 14 will be described with reference to FIG. The transition implication graph transformation device 13 generates a possible partial circuit from the transition implication graph whose scale has been reduced. When the transition implication graph of FIG. 4A is input, the partial circuit generation device 14 generates the partial circuit of FIG. 4B. For example, from node Ao to node N in FIG.
In the partial circuit of FIG. 4B, the edge 41 up to o is represented by connecting the wiring A to the input of the AND gate G5 whose output is the wiring N. In addition, connection 4 from wiring N
3 and the connection 44 are respectively connected to the input of the AND gate having the wiring P as the output and the input of the AND gate having the wiring Q as the output.
【００２３】部分回路付加装置１５について、図４，図
５を用いて説明する。部分回路生成装置１４で得られた
部分回路は、入力装置１１で入力された論理回路に付加
することが可能である。例えば、図４（ｂ）の部分回路
を図２（ａ）の回路に付加したものが図５になる。これ
はアンドゲートを例にとると、・ある配線Ａが値０とな
るとき、あるアンドゲートの出力の値が必ず０となると
き、配線Ａをそのアンドゲートの入力に接続することが
できる。という関係を利用したものである。図５では配
線Ａ，Ｂ，Ｃ，Ｄのどれかの値が０になるときは、配線
Ｎの値が０となり、さらに配線Ｐ，Ｑの値が０となるこ
とから、上記の関係が満たされていることがわかる。The partial circuit adding device 15 will be described with reference to FIGS. The partial circuit obtained by the partial circuit generation device 14 can be added to the logic circuit input by the input device 11. For example, FIG. 5 is obtained by adding the partial circuit of FIG. 4B to the circuit of FIG. Taking an AND gate as an example, the wiring A can be connected to the input of an AND gate when the value of the output of the AND gate is 0 and when the value of the output of the AND gate is always 0. The relationship is used. In FIG. 5, when the value of any of the wirings A, B, C, and D becomes 0, the value of the wiring N becomes 0, and the values of the wirings P and Q become 0. Therefore, the above relationship is satisfied. You can see that it is done.
【００２４】冗長性除去装置１６について図５を用いて
説明する。部分回路付加装置１５により部分回路を付加
すると、部分回路の入力に相当する配線からの既存の接
続は冗長となり、切ることが可能となる。図５では接続
５１，５２，５３，５４が切断可能である。配線Ａから
配線Ｆへの接続５１を例にとって説明する。配線Ａの値
が０のときには、配線Ｎを通って出力の配線Ｐおよび配
線Ｑの値を０にするため、配線Ｆへの値の伝搬は不要で
ある。さらに配線Ａの値が１のときには、配線Ｆの値に
は直接影響しない。このため、配線Ａから配線Ｆへの接
続５１は切ることができるわけである。接続５１，５
２，５３，５４の切断により、さらにゲートＧ１，Ｇ２
が冗長となり、さらに配線Ｆ，Ｇが冗長となるため、最
小化された最終的な回路は図６になる。この冗長性は部
分回路生成装置１４により、一意に決定される。The redundancy removing device 16 will be described with reference to FIG. When a partial circuit is added by the partial circuit adding device 15, the existing connection from the wiring corresponding to the input of the partial circuit becomes redundant and can be disconnected. In FIG. 5, the connections 51, 52, 53, 54 can be disconnected. The connection 51 from the wiring A to the wiring F will be described as an example. When the value of the wiring A is 0, the values of the output wiring P and the wiring Q are set to 0 through the wiring N, so that the propagation of the value to the wiring F is unnecessary. Further, when the value of the wiring A is 1, it does not directly affect the value of the wiring F. Therefore, the connection 51 from the wiring A to the wiring F can be cut. Connection 51,5
Gates G1 and G2 are further cut by cutting 2, 53 and 54.
Becomes redundant, and the wirings F and G become redundant, so that the finalized minimized circuit is shown in FIG. This redundancy is uniquely determined by the partial circuit generation device 14.
【００２５】[0025]
【発明の効果】本発明によれば、記憶容量の軽減、計算
時間の短縮が図れるため、大規模論理回路の最小化が可
能となる。さらに、推移含意グラフを使用することによ
り、最小化の能力、および効率の良い最小化装置が提供
できる。According to the present invention, since the storage capacity and the calculation time can be shortened, the large-scale logic circuit can be minimized. Furthermore, by using the transition implication graph, it is possible to provide a minimization capability and an efficient minimization device.
【図面の簡単な説明】[Brief description of drawings]
【図１】本発明の論理回路最小化装置の構成図である。FIG. 1 is a configuration diagram of a logic circuit minimization apparatus of the present invention.
【図２】回路例とその含意グラフを示す図である。FIG. 2 is a diagram showing a circuit example and an implication graph thereof.
【図３】図２の含意グラフの推移含意グラフを示す図で
ある。FIG. 3 is a diagram showing a transition implication graph of the implication graph of FIG.
【図４】図３の変形推移含意グラフと付加可能な部分回
路を示す図である。FIG. 4 is a diagram showing a modified transition implication graph of FIG. 3 and a partial circuit that can be added.
【図５】図２の回路に図４で得られた部分回路を付加し
た回路を示す図である。5 is a diagram showing a circuit in which the partial circuit obtained in FIG. 4 is added to the circuit in FIG.
【図６】最小化された回路を示す図である。FIG. 6 shows a minimized circuit.
１１ 入力装置 １２ 推移含意グラフ生成装置 １３ 推移含意グラフ変形装置 １４ 部分回路生成装置 １５ 部分回路付加装置 １６ 冗長性除去装置 11 Input Device 12 Transition Implication Graph Generation Device 13 Transition Implication Graph Transformation Device 14 Subcircuit Generation Device 15 Subcircuit Addition Device 16 Redundancy Removal Device
Claims (2)
係を示す推移含意グラフを生成する推移含意グラフ生成
装置と、 前記推移含意グラフ生成装置により生成された推移含意
グラフを変形し、その規模を減少させる推移含意グラフ
変形装置と、 前記推移含意グラフ変形装置により変形された推移含意
グラフから前記入力装置に入力された論理回路に付加可
能な部分回路を最大数生成する部分回路生成装置と、 前記部分回路生成装置により生成された部分回路を前記
入力装置に入力された論理回路に付加する部分回路付加
装置と、 前記部分回路付加装置において部分回路を付加すること
により生成された回路の冗長性を除去する冗長性除去装
置とからなることを特徴とする論理回路最小化装置。1. An input device for inputting a multi-stage logic circuit, a transition implication graph generation device for generating a transition implication graph showing a relation of values between wirings in the logic circuit input to the input device, and the transition. A transition implication graph transformation device that transforms the transition implication graph generated by the implication graph generation device to reduce its scale, and a logic circuit input to the input device from the transition implication graph transformed by the transition implication graph transformation device A partial circuit generating device that generates the maximum number of partial circuits that can be added to the partial circuit, a partial circuit adding device that adds the partial circuit generated by the partial circuit generating device to the logic circuit input to the input device, and the partial circuit And a redundancy removing device for removing redundancy of a circuit generated by adding a partial circuit in the adding device. Apparatus.
は１となるとき、他の配線の値が必ず０または１とな
る、という含意関係をグラフとして表現したものであ
り、推移含意グラフとは、含意グラフの最長パスに相当
するエッジとそのパスの両端の点からなるグラフである
ことを特徴とする請求項１記載の論理回路最小化装置。2. The implication graph is a graph representing the implication relationship that when the value of the wiring in the circuit becomes 0 or 1, the value of the other wiring always becomes 0 or 1. The logic circuit minimization apparatus according to claim 1, wherein the graph is a graph including an edge corresponding to the longest path of the implication graph and points at both ends of the path.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP5204866A JP2560990B2 (en) | 1993-08-19 | 1993-08-19 | Logic circuit minimization device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5204866A JP2560990B2 (en) | 1993-08-19 | 1993-08-19 | Logic circuit minimization device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0756972A JPH0756972A (en) | 1995-03-03 |
| JP2560990B2 true JP2560990B2 (en) | 1996-12-04 |
Family
ID=16497703
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5204866A Expired - Lifetime JP2560990B2 (en) | 1993-08-19 | 1993-08-19 | Logic circuit minimization device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2560990B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3033675B2 (en) * | 1995-05-15 | 2000-04-17 | 日本電気株式会社 | Sequential circuit optimization device |
-
1993
- 1993-08-19 JP JP5204866A patent/JP2560990B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0756972A (en) | 1995-03-03 |
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