JP2560623B2 - Method for manufacturing semiconductor device - Google Patents
Method for manufacturing semiconductor deviceInfo
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Description
【０００１】[0001]
【産業上の利用分野】本発明は半導体装置の製造方法に
係わり、特に多層配線用の層間絶縁膜の形成方法に関す
るものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly to a method of forming an interlayer insulating film for multi-layer wiring.
【０００２】[0002]
【従来の技術】従来の多層配線用の層間絶縁膜の形成方
法として、特開平２−２０９７５３号公報の方法につい
て図７（ａ）〜（ｄ）を参照して説明する。2. Description of the Related Art As a conventional method for forming an interlayer insulating film for multi-layer wiring, the method disclosed in Japanese Patent Laid-Open No. 2-209753 will be described with reference to FIGS.
【０００３】はじめに図７（ａ）に示すように、シリコ
ン基板１ａ上に下層アルミニウム配線４ａを形成する。
つぎに図７（ｂ）に示すように、厚さ０．２〜０．３μ
ｍのプラズマＳｉＯ2 膜６ｂを堆積する。つぎにＴＥＯ
Ｓおよびオゾンを用いた常圧ＣＶＤ（化学気相成長）法
により３５０℃で厚さ約２μｍのＴＥＯＳ−ＳｉＯ2膜
７ａを堆積する。ＴＥＯＳは化学式Ｓｉ（ＯＣ2 Ｈ5 ）
4 で表わされ、テトラエチルオルソシリケートまたはテ
トラエトキシシランと呼ばれている。つぎに図７（ｃ）
に示すように、再びプラズマＳｉＯ2 膜９ａを堆積した
のちレジスト１０をパターニングする。つぎに図７
（ｄ）に示すように、レジスト１０をマストとしてプラ
ズマＳｉＯ2 膜９ａ、ＴＥＯＳ−ＳｉＯ2 膜７ａ、プラ
ズマＳｉＯ2膜６ｂをエッチングしてスルーホールを開
口する。つぎに上層アルミニウム配線１５ａを形成した
のち、３８０℃で熱処理して下層アルミニウム配線４ａ
との電気的接続を良好にさせる。First, as shown in FIG. 7A, a lower layer aluminum wiring 4a is formed on a silicon substrate 1a.
Next, as shown in FIG. 7B, the thickness is 0.2 to 0.3 μm.
m plasma SiO 2 film 6b is deposited. Next is TEO
A TEOS-SiO 2 film 7a having a thickness of about 2 μm is deposited at 350 ° C. by an atmospheric pressure CVD (chemical vapor deposition) method using S and ozone. TEOS has the chemical formula Si (OC 2 H 5 ).
It is represented by 4 and is called tetraethyl orthosilicate or tetraethoxysilane. Next, FIG. 7 (c)
As shown in FIG. 5, the resist 10 is patterned after the plasma SiO 2 film 9a is deposited again. Next, FIG.
As shown in (d), the resist 10 is used as a mast to etch the plasma SiO 2 film 9a, the TEOS-SiO 2 film 7a, and the plasma SiO 2 film 6b to open through holes. Next, after forming the upper layer aluminum wiring 15a, heat treatment is performed at 380 ° C. to form the lower layer aluminum wiring 4a.
Make good electrical connection with.
【０００４】[0004]
【発明が解決しようとする課題】半導体基板表面に下層
配線などが形成されていると、その上にＣＶＤ法によっ
て層間絶縁膜を堆積したときに下地の凹凸を大なり小な
り反映する。層間絶縁膜表面に凹凸が残るので平坦化が
難しい。その上に上層配線を形成するとき凹部に配線金
属が残留してショートする。また上層配線が断線してオ
ープンになる。ショートやオープンが発生して歩留が低
下するという問題がある。さらに上層配線のステップカ
バレッジ（段差被覆性）が悪くなってストレスマイグレ
ーションやエレクトロマイグレーションが生じる。上層
配線が断線し易くなり、多層配線の信頼性を低下させる
という問題がある。When a lower layer wiring or the like is formed on the surface of the semiconductor substrate, when the interlayer insulating film is deposited thereon by the CVD method, the unevenness of the base is reflected to a greater or lesser extent. Since unevenness remains on the surface of the interlayer insulating film, it is difficult to flatten it. When the upper layer wiring is formed on the wiring, the wiring metal remains in the recess and short-circuits. Also, the upper layer wiring is broken and becomes open. There is a problem that a short circuit or an open circuit occurs and the yield decreases. Further, the step coverage (step coverage) of the upper layer wiring is deteriorated and stress migration or electromigration occurs. There is a problem that the upper layer wiring is easily broken and the reliability of the multilayer wiring is lowered.
【０００５】一方、図７に示した従来技術によるＴＥＯ
Ｓおよびオゾンを用いるＣＶＤ法によって堆積した酸化
シリコン膜は、多量の水分を含んでいる。上層配線とな
る金属膜を堆積するときにスルーホールの側面から水分
が放出されて接続抵抗が増大する。そのため多層配線の
歩留や信頼性を低下させるという問題がある。On the other hand, the conventional TEO shown in FIG.
The silicon oxide film deposited by the CVD method using S and ozone contains a large amount of water. When depositing the metal film to be the upper wiring, moisture is released from the side surface of the through hole to increase the connection resistance. Therefore, there is a problem that the yield and reliability of the multilayer wiring are reduced.
【０００６】また、３層以上の多層配線を形成すると、
各層に全く配線のない部分と、配線層が重なった部分と
の絶対段差が大きくなる。製造工程において半導体基板
上にレジストをパターニングするとき、レジストパター
ンの寸法精度が低下するという問題がある。If three or more layers of multilayer wiring are formed,
An absolute step difference between a portion having no wiring on each layer and an overlapping portion of the wiring layers becomes large. When patterning a resist on a semiconductor substrate in the manufacturing process, there is a problem that the dimensional accuracy of the resist pattern is reduced.
【０００７】このように微細寸法の多層配線を形成する
ことは極めて困難であった。Thus, it has been extremely difficult to form a multi-layer wiring having a fine dimension.
【０００８】さらに、最上層の配線を形成した後に、表
面保護膜として、窒化シリコン膜、酸窒化シリコン膜等
の窒化シリコンを主成分とする膜を形成する。その際に
も表面保護膜の表面は、最上層配線のパターンの凹凸を
そのまま反映する。この表面に凹凸を有する半導体チッ
プを樹脂封止パッケージに組込んで用いる際に、動作環
境あるいは、保管環境の温度変化によって生じる封止樹
脂の熱応力によって表面保護膜に亀裂が発生したりある
いは、保護膜下の配線抵抗が増加したり、あるいは、断
線したり、移動してしまい、著しく半導体装置の信頼性
が劣化してしまうという問題がある。Further, after forming the uppermost wiring, a film containing silicon nitride as a main component such as a silicon nitride film or a silicon oxynitride film is formed as a surface protection film. Also in this case, the surface of the surface protective film reflects the unevenness of the pattern of the uppermost layer wiring as it is. When a semiconductor chip having irregularities on its surface is used by incorporating it in a resin-sealed package, a crack occurs in the surface protective film due to the thermal stress of the sealing resin caused by the temperature change of the operating environment or the storage environment, or There is a problem that the wiring resistance under the protective film is increased, or the wiring is broken or moved, and the reliability of the semiconductor device is significantly deteriorated.
【０００９】[0009]
【課題を解決するための手段】本発明の特徴は、半導体
基板の一主面の上の第１の酸化シリコン膜上に配線を形
成する工程と、前記第１の酸化シリコン膜ならびに前記
配線の上面および側面を全体的に被覆する第２の酸化シ
リコン膜を堆積する工程と、弗素化合物ガスを用いた反
応性イオンエッチングを行なって、前記配線の側面に被
着する前記第２の酸化シリコン膜からなるサイドウォー
ルを形成すると同時に、前記配線の上面の表面処理を行
なう工程と、有機シリコン化合物ガスおよび酸化性ガス
をソースガスとするＣＶＤ法によって前記配線間に、選
択的に第３の酸化シリコン膜を埋め込む工程と、前記配
線上から前記第３の酸化シリコン膜上にかけて連続的に
窒化シリコンを主成分とする膜から成る表面保護膜を形
成する工程とを含む半導体装置の製造方法にある。A feature of the present invention is that a step of forming a wiring on a first silicon oxide film on one main surface of a semiconductor substrate, and a step of forming the first silicon oxide film and the wiring. The step of depositing a second silicon oxide film that entirely covers the upper surface and the side surface, and the second silicon oxide film that is deposited on the side surface of the wiring by performing reactive ion etching using a fluorine compound gas. Forming a side wall of the wiring and simultaneously performing a surface treatment on the upper surface of the wiring, and selectively forming a third silicon oxide between the wirings by a CVD method using an organic silicon compound gas and an oxidizing gas as a source gas. The method includes a step of embedding a film and a step of continuously forming a surface protective film made of a film containing silicon nitride as a main component from the wiring to the third silicon oxide film. In a method of manufacturing a semiconductor device.
【００１０】本発明の別の特徴は、半導体基板の一主面
の上の第１の酸化シリコン膜上に配線を形成する工程
と、前記第１の酸化シリコン膜ならびに前記配線の上面
および側面を全体的に被覆する第２の酸化シリコン膜を
堆積する工程と、弗素化合物ガスを用いた反応性イオン
エッチングを行なって、前記配線の側面に被着する前記
第２の酸化シリコン膜からなるサイドウォールを形成す
ると同時に、前記配線の上面の表面処理を行なう工程
と、有機シリコン化合物ガスおよび酸化性ガスをソース
ガスとするＣＶＤ法によって前記配線間に、選択的に第
３の酸化シリコン膜を埋め込む工程と、前記第３の酸化
シリコン膜上に塗布膜を形成する工程と、エッチバック
工程もしくは研磨を行って前記第３の酸化シリコン膜の
上面を前記配線の上面と一致させるように平坦化する工
程とを有する半導体装置の製造方法にある。Another feature of the present invention is that the step of forming a wiring on the first silicon oxide film on one main surface of the semiconductor substrate and the step of forming the wiring on the first silicon oxide film and the upper surface and the side surface of the wiring. A step of depositing a second silicon oxide film covering the entire surface, and a side wall of the second silicon oxide film deposited on the side surface of the wiring by performing reactive ion etching using a fluorine compound gas. At the same time as forming the wiring, and a step of selectively embedding a third silicon oxide film between the wirings by a CVD method using an organic silicon compound gas and an oxidizing gas as a source gas. A step of forming a coating film on the third silicon oxide film, and an etchback step or polishing to make the upper surface of the third silicon oxide film the upper surface of the wiring. In a method of manufacturing a semiconductor device having a planarizing to match.
【００１１】[0011]
【実施例】本発明の第１の実施例について、図１（ａ）
〜（ｄ）、図２（ａ）〜（ｃ）および図３（ａ）〜
（ｃ）を参照して説明する。FIG. 1 (a) shows a first embodiment of the present invention.
~ (D), Fig.2 (a) ~ (c) and Fig.3 (a) ~
This will be described with reference to FIG.
【００１２】はじめに図１（ａ）に示すように、厚さ
０．５μｍの酸化シリコン膜２が形成された半導体基板
１上にプラズマＣＶＤ法により厚さ０．１５μｍの窒化
チタン３、厚さ０．５５μｍのアルミニウム−シリコン
−銅４、厚さ０．１μｍのチタン−タングステン５を順
次堆積したのち、レジスト（図示せず）をマスクとして
選択エッチングして、窒化チタン３、アルミニウム−シ
リコン−銅４、チタン−タングステン５からなる下層配
線を形成する。つぎにプラズマＣＶＤ法により厚さ０．
３μｍの酸化シリコン膜６を堆積する。First, as shown in FIG. 1A, 0.15 μm-thick titanium nitride 3 and 0-thickness are formed by plasma CVD on a semiconductor substrate 1 on which a 0.5 μm-thick silicon oxide film 2 is formed. Aluminum-silicon-copper 4 having a thickness of 0.55 μm and titanium-tungsten 5 having a thickness of 0.1 μm are sequentially deposited, and then selectively etched using a resist (not shown) as a mask to obtain titanium nitride 3, aluminum-silicon-copper 4 , A lower layer wiring made of titanium-tungsten 5 is formed. Next, a thickness of 0.
A 3 μm silicon oxide film 6 is deposited.
【００１３】つぎに図１（ｂ）に示すように、ＣＨＦ3
の流量を３０ｓｃｃｍとし、圧力５Ｐａ、高周波電力１
ｋＷの条件で、反応性イオンエッチングを行なってチタ
ン−タングステン５の上面上の酸化シリコン膜６が完全
になくなるまでエッチバックして、酸化シリコン膜６か
らなるサイドウォール（側壁）６ａを形成する。Next, as shown in FIG. 1 (b), CHF 3
Flow rate of 30 sccm, pressure 5 Pa, high frequency power 1
Reactive ion etching is performed under the condition of kW to etch back until the silicon oxide film 6 on the upper surface of the titanium-tungsten 5 is completely removed to form a sidewall 6a made of the silicon oxide film 6.
【００１４】また、このエッチバックによって露出した
チタン−タングステン５の上面の表面処理が行なわれ
る。酸化シリコン膜６の厚さは、下層配線の最小配線間
隔の２分の１以下が好ましい。Further, the surface treatment of the upper surface of the titanium-tungsten 5 exposed by this etch back is performed. The thickness of the silicon oxide film 6 is preferably ½ or less of the minimum wiring interval of the lower layer wiring.
【００１５】つぎに図１（ｃ）に示すように、ＴＥＯＳ
およびオゾンを用いた常圧ＣＶＤ法によって、厚さ０．
８μｍの酸化シリコン膜７を露出した酸化シリコン膜２
上に選択的に堆積する。このときＴＥＯＳおよびオゾン
の化学反応により、Ｓｉ−Ｏ結合をもつシロキサン前駆
物質（ｐｒｅｃｕｒｓｏｒ）が形成されるが、前工程の
エッチバックにおける反応性イオンエッチングの表面処
理により、チタン−タングステン５の表面はぬれ性が悪
くなっているので、そこには実質的に酸化シリコン膜７
は堆積しないで下層配線の表面と酸化シリコン膜７の表
面とが図に示すように実質的に同じ高さレベルとなる。Next, as shown in FIG. 1 (c), TEOS
And a thickness of 0.
Silicon oxide film 2 with exposed silicon oxide film 7 of 8 μm
Selectively deposited on top. At this time, a siloxane precursor having a Si—O bond (precursor) is formed by the chemical reaction of TEOS and ozone, but the surface of the titanium-tungsten 5 is formed by the surface treatment of the reactive ion etching in the etch back of the previous step. Since the wettability is poor, there is substantially no silicon oxide film 7 there.
Is not deposited, the surface of the lower wiring and the surface of the silicon oxide film 7 are at substantially the same height level as shown in the figure.
【００１６】つぎに図１（ｄ）に示すように、プラズマ
ＣＶＤ法により厚さ０．８μｍの酸化シリコン膜９を堆
積する。Next, as shown in FIG. 1D, a silicon oxide film 9 having a thickness of 0.8 μm is deposited by the plasma CVD method.
【００１７】つぎに図２（ａ）に示すように、レジスト
（図示せず）をマスクとして酸化シリコン膜９をドライ
エッチングしてスルーホール１１を開口する。Next, as shown in FIG. 2A, the silicon oxide film 9 is dry-etched using a resist (not shown) as a mask to open through holes 11.
【００１８】つぎに図２（ｂ）に示すように、スパッタ
法により厚さ０．１５μｍの窒化チタン、ＣＶＤ法によ
りタングステンを順次堆積した後、これらをエッチバッ
クしてスルーホール１１を窒化チタン１２とタングステ
ン１３とで埋め込む。Next, as shown in FIG. 2B, titanium nitride having a thickness of 0.15 μm and tungsten are successively deposited by the CVD method, and then these are etched back to form through holes 11 in the titanium nitride layer 12. And tungsten 13.
【００１９】つぎに図２（ｃ）示すように、スパッタ法
により厚さ０．１５μｍの窒化チタン１４、厚さ０．５
５μｍのアルミニウム−シリコン−銅１５、厚さ０．１
μｍのチタン−タングステン１６を堆積する。つぎにレ
ジスト（図示せず）をマスクとしてチタン−タングステ
ン１６、アルミニウム−シリコン−銅１５、窒化チタン
１４をエッチングすることにより上層配線を形成する。Next, as shown in FIG. 2C, titanium nitride 14 having a thickness of 0.15 μm and a thickness of 0.5 is formed by a sputtering method.
5 μm aluminum-silicon-copper 15, thickness 0.1
Deposit μm titanium-tungsten 16. Next, the upper layer wiring is formed by etching the titanium-tungsten 16, the aluminum-silicon-copper 15, and the titanium nitride 14 using a resist (not shown) as a mask.
【００２０】次に、図３（ａ）に示す様に、プラズマＣ
ＶＤ法によって厚さ０．３μｍの酸化シリコン膜を堆積
した後、ＣＨＦ3 の流量を３０ｓｃｃｍとし、圧力５Ｐ
ａ、高周波電力１ｋＷの条件で反応性イオンエッチング
を行って、チタン−タングステン膜１６の上面上の酸化
シリコン膜が完全になくなるまでエッチバックして、酸
化シリコン膜からなるサイドウォール１７ａを形成す
る。また下層配線の場合と同様に、このエッチバックに
よって露出したチタン−タングステン膜１６の表面処理
が行われる。Next, as shown in FIG. 3A, plasma C
After depositing a silicon oxide film with a thickness of 0.3 μm by the VD method, the flow rate of CHF 3 is set to 30 sccm and the pressure is set to 5P.
a, reactive ion etching is performed under the condition of high-frequency power of 1 kW, and is etched back until the silicon oxide film on the upper surface of the titanium-tungsten film 16 is completely removed to form the sidewall 17a made of the silicon oxide film. Further, similar to the case of the lower layer wiring, the surface treatment of the titanium-tungsten film 16 exposed by this etch back is performed.
【００２１】次に、図３（ｂ）に示す様に、ＴＥＯＳお
よびオゾンを用いた常圧ＣＶＤ法によって、厚さ０．８
μｍの酸化シリコン膜１８を露出したシリコン酸化膜９
上に選択的に堆積する。この場合も下層配線の場合と同
様の理由により、チタン−タングステン膜１６の表面上
には酸化シリコン膜１８は堆積されないで、実質的な平
坦面構造となる。Next, as shown in FIG. 3B, a thickness of 0.8 is obtained by an atmospheric pressure CVD method using TEOS and ozone.
Silicon oxide film 9 exposing the silicon oxide film 18 of μm
Selectively deposited on top. In this case as well, for the same reason as in the case of the lower layer wiring, the silicon oxide film 18 is not deposited on the surface of the titanium-tungsten film 16 and has a substantially flat surface structure.
【００２２】次に、図３（ｃ）に示す様に、シランガス
とアンモニアガスを用いるプラズマ化学気相成長法によ
って厚さ約０．８μｍの窒化シリコン膜１９を表面保護
膜として形成する。Next, as shown in FIG. 3C, a silicon nitride film 19 having a thickness of about 0.8 μm is formed as a surface protection film by plasma chemical vapor deposition using silane gas and ammonia gas.
【００２３】このようにして、表面に凹凸がない、表面
保護膜が形成できる。In this way, a surface protective film having no surface irregularities can be formed.
【００２４】以上の工程で形成した表面保護膜を有する
２層アルミニウム配線構造体を有する半導体チップを樹
脂封止型パッケージに組込んだ後、−６５℃（３０分）
〜２５℃（３０分）〜１５０℃（３０分）なる条件で、
３００回の温度サイクル試験を行ったところ、表面保護
膜、層間絶縁膜に亀裂の発生は全くなく、かつ配線の抵
抗増加は２％以下であり、断線や移動は全くないもので
あった。さらに、温度サイクル試験の後に、高温高湿
（１２０℃、２ａｔｍ）試験を行ったところ、配線の抵
抗増加、断線は全くないものであった。After incorporating the semiconductor chip having the two-layer aluminum wiring structure having the surface protective film formed in the above steps into the resin-sealed package, the temperature is -65 ° C. (30 minutes).
Under the condition of ~ 25 ° C (30 minutes) to 150 ° C (30 minutes),
When a temperature cycle test was conducted 300 times, no cracks were generated in the surface protective film and the interlayer insulating film, the resistance increase of the wiring was 2% or less, and there was no disconnection or movement. Furthermore, when a high temperature and high humidity (120 ° C., 2 atm) test was performed after the temperature cycle test, there was no increase in wiring resistance or disconnection.
【００２５】次に、本発明の第２の実施例について図４
（ａ）〜（ｄ）、図５（ａ）〜（ｄ）および図６（ａ）
〜（ｃ）を参照して説明する。Next, the second embodiment of the present invention will be described with reference to FIG.
(A)-(d), FIG. 5 (a)-(d) and FIG. 6 (a).
This will be described with reference to (c).
【００２６】はじめに図４（ａ）に示すように、厚さ
０．５μｍの酸化シリコン膜２が形成された半導体基板
１上にプラズマＣＶＤ法により厚さ０．１５μｍの窒化
チタン３、厚さ０．５５μｍのアルミニウム−シリコン
−銅４、厚さ０．１μｍのチタン−タングステン５を順
次堆積したのち、レジスト（図示せず）をマスクとして
選択エッチングして、下層配線を形成する。つぎにプラ
ズマＣＶＤ法により厚さ０．３μｍの酸化シリコン膜６
を堆積する。First, as shown in FIG. 4A, 0.15 μm-thick titanium nitride 3 and 0-thickness are formed on the semiconductor substrate 1 on which the 0.5-μm-thick silicon oxide film 2 is formed by the plasma CVD method. After 0.55 .mu.m aluminum-silicon-copper 4 and 0.1 .mu.m thick titanium-tungsten 5 are sequentially deposited, selective etching is performed using a resist (not shown) as a mask to form a lower layer wiring. Next, the silicon oxide film 6 having a thickness of 0.3 μm is formed by the plasma CVD method.
Is deposited.
【００２７】つぎに図４（ｂ）に示すように、ＣＦ4 ガ
スの流量を４０ｓｃｃｍとし、圧力５Ｐａ、高周波電力
１ｋＷの条件で、反応性イオンエッチングを行なってチ
タン−タングステン５の上面上の酸化シリコン膜６が完
全になくなるまでエッチバックして、酸化シリコン膜６
からなるサイドウォール（側壁）６ａを形成する。ま
た、このエッチバックによって露出したチタン−タング
ステン５の上面の表面処理が行なわれ、酸化シリコンに
対するぬれ性の悪い表面となる。Next, as shown in FIG. 4 (b), the CF 4 gas flow rate is set to 40 sccm, the pressure is 5 Pa, and the high frequency power is 1 kW, and reactive ion etching is performed to oxidize the upper surface of the titanium-tungsten 5. The silicon oxide film 6 is etched back until the silicon film 6 is completely removed.
A side wall 6a is formed. Further, the surface treatment of the upper surface of the titanium-tungsten 5 exposed by this etching back is performed, and the surface having poor wettability with respect to silicon oxide is obtained.
【００２８】つぎに図４（ｃ）に示すように、ＴＥＯＳ
およびオゾンを用いた常圧ＣＶＤ法によって、厚さ１．
０μｍの酸化シリコン膜７を露出した酸化シリコン膜２
上に選択的に堆積する。Next, as shown in FIG. 4 (c), TEOS
And a thickness of 1.
Silicon oxide film 2 with 0 μm silicon oxide film 7 exposed
Selectively deposited on top.
【００２９】次にモノメチル・トリエトキシシラン〔化
学式：ＣＨ3 Ｓｉ（ＯＣ2 Ｈ5 ）3〕とテトラエトキシ
シラン〔化学式：Ｓｉ（ＯＣ2 Ｈ5 ）4 〕とを用いて形
成したシリカ膜形成用の塗布溶液を回転塗布した後、３
００℃の温度で１時間、Ｎ2ガス雰囲気中で熱処理・固
化することによって、厚さ約０．４μｍの有機シリカ膜
８を形成する。Next, for forming a silica film formed using monomethyl triethoxysilane [chemical formula: CH 3 Si (OC 2 H 5 ) 3 ] and tetraethoxysilane [chemical formula: Si (OC 2 H 5 ) 4 ]. After spin coating the coating solution of 3
The organic silica film 8 having a thickness of about 0.4 μm is formed by heat treatment and solidification at a temperature of 00 ° C. for 1 hour in a N 2 gas atmosphere.
【００３０】次に、図４（ｄ）に示す様に、ＣＦ4 ガス
とＯ2 ガスを用いてそれぞれの流量を３０ｓｃｃｍ、１
０ｓｃｃｍとし、圧力１０Ｐａ、高周波電力１ｋＷなる
条件で、反応性イオンエッチングを行って、チタン−タ
ングステン膜５の表面が露出するまでエッチバックす
る。これにより第１の実施例の図１（ｃ）よりもさらに
平坦化されて表面構造となる。Next, as shown in FIG. 4D, the flow rates of CF 4 gas and O 2 gas are 30 sccm and 1 respectively.
Reactive ion etching is performed under the conditions of 0 sccm, a pressure of 10 Pa, and a high-frequency power of 1 kW to etch back until the surface of the titanium-tungsten film 5 is exposed. As a result, the surface structure is further flattened as compared with FIG. 1C of the first embodiment, and the surface structure is obtained.
【００３１】つぎに図５（ａ）に示すように、プラズマ
ＣＶＤ法により厚さ０．８μｍの酸化シリコン膜９を堆
積する。Next, as shown in FIG. 5A, a silicon oxide film 9 having a thickness of 0.8 μm is deposited by the plasma CVD method.
【００３２】つぎに図５（ｂ）に示すように、レジスト
（図示せず）をマスクとして酸化シリコン膜９をドライ
エッチングしてスルーホル１１を開口する。Next, as shown in FIG. 5B, the silicon oxide film 9 is dry-etched using a resist (not shown) as a mask to open the through hole 11.
【００３３】つぎに図５（ｃ）に示すように、スパッタ
法により厚さ０．１５μｍの窒化チタン１２を堆積した
のち、ＣＶＤ法によりタングステン１３を堆積してスル
ーホール１１を埋め込む。つぎに反応性イオンエッチン
グにより、酸化シリコン膜９上のタングステン１３およ
び窒化チタン１２をエッチバックする。Next, as shown in FIG. 5C, a titanium nitride 12 having a thickness of 0.15 μm is deposited by a sputtering method, and then a tungsten 13 is deposited by a CVD method to fill the through hole 11. Next, the tungsten 13 and the titanium nitride 12 on the silicon oxide film 9 are etched back by reactive ion etching.
【００３４】つぎに図５（ｄ）に示すように、スパッタ
法により厚さ０．１５μｍの窒化チタン１４、厚さ０．
５５μｍのアルミニウム−シリコン−銅１５、厚さ０．
１μｍのチタン−タングステン１６を堆積する。つぎに
レジスト（図示せず）をマスクとしてチタン−タングス
テン１６、アルミニウム−シリコン−銅１５、窒化チタ
ン１４をエッチングすることにより上層配線を形成す
る。Next, as shown in FIG. 5D, a titanium nitride film 14 having a thickness of 0.15 μm and a thickness of 0.15 μm was formed by a sputtering method.
55 μm aluminum-silicon-copper 15, thickness 0.
Deposit 1 μm titanium-tungsten 16. Next, the upper layer wiring is formed by etching the titanium-tungsten 16, the aluminum-silicon-copper 15, and the titanium nitride 14 using a resist (not shown) as a mask.
【００３５】つぎに図６（ａ）に示すように、下層配線
に対するサイドウォール６ａの形成（図４（ａ），
（ｂ））と同様にして上層配線に対するサイドウォール
１７ａを酸化シリコン膜から形成し、さらに下層配線に
対する酸化シリコ膜７および有機シリカ膜８の形成（図
４（ｃ））と同様にして下層配線に対する酸化シリコン
膜７および有機シリカ膜８の形成（図４（ｃ））と同様
にして、上層配線に対する酸化シリコン膜１８および有
機シリカ膜２１の形成を行う。Next, as shown in FIG. 6A, a sidewall 6a is formed for the lower layer wiring (FIG. 4A,
Similar to (b), the sidewall 17a for the upper wiring is formed from a silicon oxide film, and the lower wiring is formed in the same manner as the formation of the silicon oxide film 7 and the organic silica film 8 for the lower wiring (FIG. 4C). Similar to the formation of the silicon oxide film 7 and the organic silica film 8 (FIG. 4C), the silicon oxide film 18 and the organic silica film 21 are formed on the upper wiring.
【００３６】つぎに図６（ｂ）に示すように、図４
（ｄ）の工程と同様にエッチバックを行って、酸化シリ
コン膜１８の上面と上層配線の上面とが一致した平坦化
構造となる。Next, as shown in FIG.
Etching back is performed in the same manner as in the step (d) to form a flattened structure in which the upper surface of the silicon oxide film 18 and the upper surface of the upper layer wiring are aligned.
【００３７】つぎに図６（ｃ）に示すように、第１の実
施例と同様に表面保護膜として窒化シリコン膜１９を形
成する。Next, as shown in FIG. 6C, a silicon nitride film 19 is formed as a surface protective film as in the first embodiment.
【００３８】本実施例において、配線のオープンやショ
ートは皆無であった。直径０．８μｍのスルーホールを
５万個、直列に接続したテストパターンを用いて接続抵
抗を測定した結果、スルーホール１個当り約０．２５Ω
で、良品率９８％という良好なデータが得られた。In the present embodiment, there were no wiring opens or shorts. As a result of measuring the connection resistance using a test pattern in which 50,000 through holes with a diameter of 0.8 μm were connected in series, about 0.25 Ω per through hole
As a result, good data of a non-defective product rate of 98% was obtained.
【００３９】さらに１７５℃の温度で５０００時間の試
験により下層配線のストレスマイグレーション耐性を調
べたところ、オープンや抵抗値の増加は皆無であった。
２００℃の温度で、電流密度２×１０6 Ａ／ｃｍ2 の条
件でエレコトロマイグレーション耐性を評価したとこ
ろ、累積不良率が５０％になるまでの時間が従来に比べ
て１０％長くなった。Further, when the stress migration resistance of the lower layer wiring was examined by a test at a temperature of 175 ° C. for 5000 hours, no open circuit or increase in resistance value was found.
When the electromigration resistance was evaluated at a temperature of 200 ° C. and a current density of 2 × 10 6 A / cm 2 , the time until the cumulative defective rate reached 50% was 10% longer than in the conventional case.
【００４０】本実施例では、有機シリカ膜を用いて層間
膜のエッチバックを行う方法を用いたが、これは、他の
エッチバック法でも良く、また、研磨法を用いても良
い。In the present embodiment, the method of etching back the interlayer film using the organic silica film is used, but this may be another etching back method or a polishing method.
【００４１】上記第１および第２の実施例の変形として
酸化シリコン膜７，１８の堆積工程を特開平４−２３９
７５０号公報や特開平４−３６０５３３号公報で開示さ
れているような方法を用いることができる。この場合、
例えば、流量１００ｓｃｃｍおよび７５ｓｃｃｍのＮ2
（窒素）をキャリアガスを用いて、それぞれフルオロト
リエトキシシランおよび純水を５０℃の温度で加熱して
気化させて、圧力を７００Ｔｏｒｒに保ったＣＶＤ反応
室に導入する。２５℃の基板温度で露出した酸化シリコ
ン膜上に弗素含有酸化シリコン膜を選択的に堆積する。As a modification of the first and second embodiments described above, the deposition process of the silicon oxide films 7 and 18 is described in JP-A-4-239.
The method disclosed in Japanese Patent Laid-Open No. 750 and Japanese Patent Laid-Open No. 4-360533 can be used. in this case,
For example, 100 sccm and 75 sccm N 2
(Nitrogen) is heated to vaporize fluorotriethoxysilane and pure water at a temperature of 50 ° C. using a carrier gas, and introduced into a CVD reaction chamber whose pressure is maintained at 700 Torr. A fluorine-containing silicon oxide film is selectively deposited on the exposed silicon oxide film at a substrate temperature of 25 ° C.
【００４２】また、以上の実施例において下層配線およ
び上層配線に窒化チタン、アルミニウム−シリコン−
銅、チタン−タングステンの３層構造を用いた。その代
りに、アルミニウム、アルミニウム合金（アルミニウム
−シリコン−銅など）、ポリシリコン、金、銅、チタ
ン、タングステン、モリブデン、チタン−タングステ
ン、窒化チタン、金属シリサイドのうち１つ以上（単層
または多層）を用いることができる。Further, in the above embodiments, the lower wiring and the upper wiring are made of titanium nitride, aluminum-silicon-
A three-layer structure of copper and titanium-tungsten was used. Instead, one or more of aluminum, aluminum alloys (aluminum-silicon-copper, etc.), polysilicon, gold, copper, titanium, tungsten, molybdenum, titanium-tungsten, titanium nitride, metal silicide (single layer or multiple layers). Can be used.
【００４３】さらに、プラズマＣＶＤ法による酸化シリ
コン膜の代りにスパッタ法、熱ＣＶＤ法、光化学ＣＶＤ
法、液相成長法のいずれかによる酸化シリコン膜を用い
ることができる。Further, instead of the silicon oxide film formed by the plasma CVD method, the sputtering method, the thermal CVD method, the photochemical CVD method.
A silicon oxide film formed by either a vapor deposition method or a liquid phase growth method can be used.
【００４４】また反応性イオンエッチングによって配線
の表面処理を行なうときの弗素化合物ガスとして、ＣＨ
Ｆ3 、ＳＦ6 、ＣＦ4 の代りに、他の弗化炭素化合物、
弗化硫黄化合物，ＮＦ3 などの弗化窒素化合物等を用い
ることができる。CH is used as a fluorine compound gas when surface treatment of wiring is performed by reactive ion etching.
Instead of F 3 , SF 6 and CF 4 , other fluorocarbon compounds,
A sulfur fluoride compound, a nitrogen fluoride compound such as NF 3 can be used.
【００４５】また、常圧ＣＶＤ法によって酸化シリコン
膜を選択的に堆積する方法も、つぎのように変更するこ
とができる。有機シロキサン、有機シラン、フロオロア
ルコキシシランのうち１つ以上と、オゾン、酸素、亜酸
化２窒素、水蒸気のうち１つ以上とを用いて、常圧ＣＶ
Ｄ法、加圧ＣＶＤ法、減圧ＣＶＤ法、液晶成長法のいず
れかによって酸化シリコン膜を選択的に堆積することが
できる。The method of selectively depositing the silicon oxide film by the atmospheric pressure CVD method can be modified as follows. Atmospheric pressure CV using one or more of organic siloxanes, organic silanes, and fluoroalkoxysilanes and one or more of ozone, oxygen, nitrous oxide, and water vapor.
The silicon oxide film can be selectively deposited by any one of the D method, the pressure CVD method, the low pressure CVD method, and the liquid crystal growth method.
【００４６】さらに実施例において表面保護膜として窒
化シリコン膜のみを用いているが、これは酸窒化シリコ
ン膜でも良く、また、これらと、シリコン酸化膜、リン
ガラス膜等との積層構造の表面保護膜を用いても良い。Further, in the embodiment, only the silicon nitride film is used as the surface protection film, but this may be a silicon oxynitride film, and the surface protection of a laminated structure of these, a silicon oxide film, a phosphor glass film and the like. A film may be used.
【００４７】さらに本発明の適用範囲は２層配線に限定
されることなく、３層以上の多層配線に適用することが
できる。Further, the scope of application of the present invention is not limited to two-layer wiring, but can be applied to three-layer or more multi-layer wiring.
【００４８】[0048]
【発明の効果】配線が形成された半導体基板表面を弗素
化合物ガスを用いた反応性イオンエッチングにより処理
して、配線表面のぬれ性を悪くする。そのあと配線の間
に露出した酸化シリコン膜上に選択的に酸化シリコン膜
を埋め込むことができる。The surface of the semiconductor substrate on which the wiring is formed is treated by reactive ion etching using a fluorine compound gas to deteriorate the wettability of the wiring surface. After that, the silicon oxide film can be selectively embedded over the silicon oxide film exposed between the wirings.
【００４９】その結果、完全に平坦な層間絶縁膜を形成
することができ、多層配線の形成が容易になった。ま
た、上層配線のショートやオープンを防止して歩留が向
上した。As a result, a completely flat interlayer insulating film can be formed, which facilitates the formation of multilayer wiring. In addition, the yield is improved by preventing short circuit and open of the upper layer wiring.
【００５０】また、配線のストレスマイグレーションや
エレクトロマイグレーションに対する耐性が向上して、
信頼性が著しく高められた。Further, the resistance of the wiring to stress migration and electromigration is improved,
The reliability has been significantly improved.
【００５１】本発明ではＴＥＯＳおよびオゾンを用いた
常圧ＣＶＤ法によって堆積した酸化シリコン膜が、スル
ーホール側面に露出することはない。そのためスルーホ
ールにおける下層配線と上層配線との接続抵抗が増大す
るという問題を解消することができた。そして、信頼性
の高い半導体装置を高い歩留で生産することが可能にな
った。 さらに半導体基板の表面を完全に平坦化するこ
とができるので、容易に寸法精度の高いレジストパター
ンを形成することができる。本発明により微細寸法の多
層配線の形成が可能になった。In the present invention, the silicon oxide film deposited by the atmospheric pressure CVD method using TEOS and ozone is not exposed on the side surface of the through hole. Therefore, the problem that the connection resistance between the lower layer wiring and the upper layer wiring in the through hole increases can be solved. Then, it has become possible to produce a highly reliable semiconductor device with a high yield. Furthermore, since the surface of the semiconductor substrate can be completely flattened, a resist pattern with high dimensional accuracy can be easily formed. According to the present invention, it is possible to form a multi-layer wiring having a fine dimension.
【００５２】また、配線間に選択的に酸化シリコン膜を
埋設した後に、ＳＯＧ膜を形成し、エッチバックする工
程、あるいは、研磨法を用いることによってより完全な
平坦性を得ることが可能となる。Further, a more complete flatness can be obtained by a step of forming a SOG film after selectively embedding a silicon oxide film between wirings and etching back, or by using a polishing method. .
【００５３】また、さらに、最上層配線間に選択的に酸
化シリコン膜を埋設した後に、窒化シリコンを主成分と
する表面保護膜を形成することによって、平坦性の優れ
た表面保護膜が形成でき、樹脂封止パッケージに組込ん
でも、信頼性の劣化がないという効果を有するようにな
る。Furthermore, by selectively embedding a silicon oxide film between the uppermost wirings and then forming a surface protective film containing silicon nitride as a main component, a surface protective film having excellent flatness can be formed. Even if it is incorporated in a resin-sealed package, it has an effect that reliability is not deteriorated.
【００５４】したがって本発明は、半導体装置の製造方
法として非常に有益である。Therefore, the present invention is very useful as a method of manufacturing a semiconductor device.
【図１】本発明の第１の実施例を工程順に示した断面図
である。FIG. 1 is a sectional view showing a first embodiment of the present invention in the order of steps.
【図２】図１の続きの工程を順に示した断面図である。2A to 2D are cross-sectional views sequentially showing a step following that of FIG.
【図３】図２の続きの工程を順に示した断面図である。3A to 3C are cross-sectional views sequentially showing a step following that of FIG.
【図４】本発明の第２の実施例を工程順に示した断面図
である。FIG. 4 is a sectional view showing a second embodiment of the present invention in the order of steps.
【図５】図４の続きの工程を順に示した断面図である。FIG. 5 is a cross-sectional view showing a step subsequent to FIG. 4 in order;
【図６】図５の続きの工程を順に示した断面図である。6A to 6C are cross-sectional views sequentially showing a step following that of FIG.
【図７】従来技術を工程順に示した断面図である。FIG. 7 is a cross-sectional view showing a conventional technique in order of steps.
１ 半導体装置 １ａ シリコン基板 ２，６，７，９，１８ 酸化シリコン膜 ３，１２，１４ 窒化チタン ４，１５ アルミニウム−シリコン−銅 ４ａ 下層アルミニウム配線 ５，１６ チタン−タングステン ６ａ，１７ａ サイドウォール ６ｂ，９ａ プラズマＳｉＯ2 膜 ７ａ ＴＥＯＳ−ＳｉＯ2 膜 ８，２１ 有機シリカ膜 １０ レジスト １１ スルーホール １３ タングステン １５ａ 上層アルミニウム配線 １９ 窒化シリコ膜1 Semiconductor Device 1a Silicon Substrate 2,6,7,9,18 Silicon Oxide Film 3,12,14 Titanium Nitride 4,15 Aluminum-Silicon-Copper 4a Lower Aluminum Wiring 5,16 Titanium-Tungsten 6a, 17a Sidewall 6b, 9a plasma SiO 2 film 7a TEOS-SiO 2 film 8 and 21 organic silica film 10 resist 11 through hole 13 tungsten 15a upper aluminum wiring 19 nitride silicon film
Claims (12)
リコン膜上に配線を形成する工程と、前記第１の酸化シ
リコン膜ならびに前記配線の上面および側面を全体的に
被覆する第２の酸化シリコン膜を堆積する工程と、弗素
化合物ガスを用いた反応性イオンエッチングを行なっ
て、前記配線の側面に被着する前記第２の酸化シリコン
膜からなるサイドウォールを形成すると同時に、前記配
線の上面の表面処理を行なう工程と、有機シリコン化合
物ガスおよび酸化性ガスをソースガスとするＣＶＤ法に
よって前記配線間に、選択的に第３の酸化シリコン膜を
埋め込む工程と、前記配線上から前記第３の酸化シリコ
ン膜上にかけて連続的に窒化シリコンを主成分とする膜
から成る表面保護膜を形成する工程とを含むことを特徴
とする半導体装置の製造方法。1. A step of forming a wiring on a first silicon oxide film on a main surface of a semiconductor substrate, and a step of entirely covering the first silicon oxide film and the top and side surfaces of the wiring. 2 step of depositing a silicon oxide film and reactive ion etching using a fluorine compound gas to form a sidewall made of the second silicon oxide film deposited on the side surface of the wiring, and at the same time, A step of performing a surface treatment on the upper surface of the wiring, a step of selectively embedding a third silicon oxide film between the wirings by a CVD method using an organic silicon compound gas and an oxidizing gas as a source gas, and And a step of continuously forming a surface protection film made of a film containing silicon nitride as a main component on the third silicon oxide film. Build method.
め込む工程の後に塗布膜を形成する工程と、続いて行う
エッチバック工程もしくは研磨工程を有することを特徴
とする請求項１に記載の半導体装置の製造方法。2. The method according to claim 1, further comprising a step of forming a coating film after the step of selectively embedding the third silicon oxide film, and a subsequent etch back step or polishing step. Manufacturing method of semiconductor device.
化シリコン膜との間に下層配線が形成され、前記配線は
前記第１の酸化シリコン膜に形成されたスルーホールを
通して前記下層配線に接続された上層配線であることを
特徴とする請求項１もしくは請求項２に記載の半導体装
置の製造方法。3. A lower layer wiring is formed between one main surface of the semiconductor substrate and the first silicon oxide film, and the wiring is the lower layer wiring through a through hole formed in the first silicon oxide film. 3. The method of manufacturing a semiconductor device according to claim 1, wherein the upper layer wiring is connected to the upper layer wiring.
リコン膜上に配線を形成する工程と、前記第１の酸化シ
リコン膜ならびに前記配線の上面および側面を全体的に
被覆する第２の酸化シリコン膜を堆積する工程と、弗素
化合物ガスを用いた反応性イオンエッチングを行なっ
て、前記配線の側面に被着する前記第２の酸化シリコン
膜からなるサイドウォールを形成すると同時に、前記配
線の上面の表面処理を行なう工程と、有機シリコン化合
物ガスおよび酸化性ガスをソースガスとするＣＶＤ法に
よって前記配線間に、選択的に第３の酸化シリコン膜を
埋め込む工程と、前記第３の酸化シリコン膜上に塗布膜
を形成する工程と、エッチバック工程もしくは研磨を行
って前記第３の酸化シリコン膜の上面を前記配線の上面
と一致させるように平坦化する工程とを有することを特
徴とする半導体装置の製造方法。4. A step of forming a wiring on a first silicon oxide film on a main surface of a semiconductor substrate, and a step of entirely covering the first silicon oxide film and the top and side surfaces of the wiring. 2 step of depositing a silicon oxide film and reactive ion etching using a fluorine compound gas to form a sidewall made of the second silicon oxide film deposited on the side surface of the wiring, and at the same time, A step of performing a surface treatment on an upper surface of the wiring, a step of selectively filling a third silicon oxide film between the wirings by a CVD method using an organic silicon compound gas and an oxidizing gas as a source gas, and the third step. A step of forming a coating film on the silicon oxide film and an etching back step or polishing are performed so that the upper surface of the third silicon oxide film is aligned with the upper surface of the wiring. A method of manufacturing a semiconductor device, comprising: a step of carrying out.
された上面上に窒化シリコンを主成分とする膜から成る
表面保護膜を形成する工程を有することを特徴とする請
求項４に記載の半導体装置の製造方法。5. The wiring is an upper wiring, and there is a step of forming a surface protective film made of a film containing silicon nitride as a main component on the flattened upper surface. Of manufacturing a semiconductor device of.
された上面上に層間絶縁膜を介して上層配線構造を形成
することを特徴とする請求項４に記載の半導体装置の製
造方法。6. The method of manufacturing a semiconductor device according to claim 4, wherein the wiring is a lower wiring, and an upper wiring structure is formed on the flattened upper surface with an interlayer insulating film interposed therebetween.
ルミニウム、アルミニウム合金、ポリシリコン、金、
銅、チタン、タングステン、モリブデン、チタン−タン
グステン、窒化チタン、金属シリサイドのうちの１つ以
上の材料による単層または積層構造からなることを特徴
とする請求項１乃至６のいずれかに記載の半導体装置の
製造方法。7. The wiring, the upper layer wiring and the lower layer wiring are aluminum, aluminum alloy, polysilicon, gold,
7. The semiconductor according to claim 1, wherein the semiconductor has a single layer or a laminated structure made of one or more materials of copper, titanium, tungsten, molybdenum, titanium-tungsten, titanium nitride, and metal silicide. Device manufacturing method.
スパッタ法、熱ＣＶＤ法、プラズマＣＶＤ法、光化学Ｃ
ＶＤ法、液相成長法のうち１つ以上によって堆積される
ことを特徴とする請求項１乃至６のいずれかに記載の半
導体装置の製造方法。8. The first and second silicon oxide films are
Sputtering method, thermal CVD method, plasma CVD method, photochemical C
7. The method of manufacturing a semiconductor device according to claim 1, wherein the deposition is performed by one or more of a VD method and a liquid phase growth method.
物、弗化炭化水素化合物、弗化硫黄化合物および弗化窒
素化合物のうち１つ以上からなることを特徴とする請求
項１乃至６のいずれかに記載の半導体装置の製造方法。9. The method according to claim 1, wherein the fluorine compound gas comprises at least one of a carbon fluoride compound, a fluorohydrocarbon compound, a sulfur fluoride compound and a nitrogen fluoride compound. A method of manufacturing a semiconductor device according to claim 1.
キサンおよび有機シランのうち１つであることを特徴と
する請求項１乃至６のいずれかに記載の半導体装置の製
造方法。10. The method of manufacturing a semiconductor device according to claim 1, wherein the organic silicon compound is one of organic siloxane and organic silane.
酸化二窒素、水蒸気のうち１つ以上からなることを特徴
とする請求項１乃至請求項６のいずれかに記載の半導体
装置の製造方法。11. The method for manufacturing a semiconductor device according to claim 1, wherein the oxidizing gas is one or more of ozone, oxygen, nitrous oxide, and water vapor. Method.
化性ガスをソースガスとするＣＶＤ法が、常圧ＣＶＤ
法、加圧ＣＶＤ法、減圧ＣＶＤ法のうち１つであること
を特徴とする請求項１乃至６のいずれかに記載の半導体
装置の製造方法。12. The CVD method using the organosilicon compound gas and the oxidizing gas as a source gas is atmospheric pressure CVD.
7. The method for manufacturing a semiconductor device according to claim 1, wherein the method is one of a method, a pressure CVD method, and a low pressure CVD method.
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|---|---|---|---|
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