JP2559398B2 - Virtual computer system - Google Patents
Virtual computer systemInfo
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は仮想計算機に係り、特に仮想アドレス空間で
記憶保護手段を有する場合に好適な仮想計算機システム
の記憶保護方式に関する。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a virtual computer, and more particularly to a storage protection system of a virtual computer system suitable for having a storage protection unit in a virtual address space.
Ｍ組のアドレス変換手段を有する仮想計算機システム
については、特公昭58−58752に記載されているが、記
憶保護については配慮されていなかった。A virtual computer system having M sets of address conversion means is described in JP-B-58-58752, but no consideration was given to memory protection.
また仮想計算機システムの記憶保護についてはＭ＝２
の場合について、アイ・ビー・エム システム/370 エ
クステンド アーキテクチャ インタープリティブ エ
グゼキューション（エス・エー22−7095−０）第18頁
（IBM System/370 Extended Architecture Interpr
etive Execution SA22−7095−０ P.18）において論
じられている。本文献に開示されるシステムはゲスト計
算機（第１の仮想アドレス空間を持つ仮想計算機）のセ
グメント・プロテクション（システム/370モード時）ま
たはページ・プロテクション（370−XAモード時）と、
ホスト計算機のページ・プロテクションとが共に適用さ
れている。このシステムにおいては記憶保護例外が発生
すると、それがたとえホスト計算機のページ・プロテク
ションによる場合でも、常にゲスト計算機に記憶保護例
外を報告する仕様になっており、ゲスト計算機で発生し
たのか、ホスト計算機で発生したのか区別がつかない。Further, regarding the memory protection of the virtual computer system, M = 2
In the case of IBM System / 370 Extended Architecture Interpretive Execution (SA 22-7095-0), page 18 (IBM System / 370 Extended Architecture Interpr
etive Execution SA22-7095-0 P.18). The system disclosed in this document includes segment protection (in system / 370 mode) or page protection (in 370-XA mode) of a guest computer (a virtual computer having a first virtual address space),
The page protection of the host computer is applied together. In this system, when a storage protection exception occurs, even if it is due to the page protection of the host computer, the specification is to always report the storage protection exception to the guest computer. I can't tell what happened.
上記第２の従来技術では、ホスト計算機のページ・プ
ロテクションによる記憶保護例外が発生しても、ゲスト
計算機に記憶保護例外を報告するため、ゲスト計算機の
プログラムが実計算機で実行された場合と動作が異なっ
てしまう。すなわち、実計算機で実行した場合には、ホ
スト計算機が存在しないのであるから、前記のホスト計
算機によるページ・プロテクションによる記憶保護例外
は発生しない。しかし本来、仮想計算機で実行されるプ
ログラムは、あたかも実計算機で実行されているかのよ
うに、つまり実計算機で実行した時と同じ動作をすべき
である。In the second conventional technology, even if a storage protection exception occurs due to page protection of the host computer, the storage protection exception is reported to the guest computer. Therefore, the operation is the same as when the guest computer program is executed on the real computer. It will be different. That is, when executed on a real computer, since there is no host computer, the storage protection exception due to page protection by the host computer does not occur. However, originally, the program executed by the virtual computer should perform the same operation as if it was executed by the real computer, that is, the same operation as when it is executed by the real computer.
本発明の目的は、仮想計算機の記憶保護例外の発生
を、実計算機で実行した場合と全く同じにすることにあ
る。An object of the present invention is to make the occurrence of a memory protection exception in a virtual computer exactly the same as when it is executed in a real computer.
上記目的は、Ｎレベルの仮想計算機またはホスト計算
機の記憶保護例外の検出を、Ｎレベルのいずれのレベル
で発生したものであるかを識別できる手段を設け、記憶
保護例外が発生した場合には、発生したレベルに対応す
る仮想計算機またはゲスト計算機に割込むことにより、
達成される。The above-mentioned object is to provide a means for detecting the detection of the storage protection exception of the N level virtual computer or the host computer at which of the N levels, and when the storage protection exception occurs, By interrupting the virtual computer or guest computer corresponding to the level that occurred,
Achieved.
例えば、セグメントまたはページ・プロテクションに
ついてはアドレス変換バッファ（TLB）に、第１レベル
の仮想計算機の仮想アドレス（第１の仮想アドレス）と
実アドレス（第Ｍの仮想アドレスを第Ｍのアドレス変換
手段を用いて変換したアドレスで、ホスト計算計の実ア
ドレス）の対を登録すると共に、Ｍ段のアドレス変換過
程で索引したＭレベル各々のセグメント・テーブルまた
はページテーブル内の記憶保護情報（例えば、セグメン
トテーブルにあるセグメント・プロテクション・ビット
（システム/370の場合）またはページ・プロテクション
・ビット（370−XAの場合））を、すべてTLBに登録して
おき、ストア・リクエストでTLBを索引した時に、アド
レス変換したい仮想アドレスに対応する有効なTLBのエ
ントリが存在した場合には、TLB内のＭレベル各々個別
に登録されているセグメントまたはページ・プロテクシ
ョン・ビットを、第１レベルから第Ｍレベルまで調べ、
ストアが許されていない、つまりTLBのセグメントまた
はページ・プロテクション・ビットが“1"であると、そ
のレベルの仮想計算機またはホスト計算機（第Ｍレベル
の時）に、記憶保護例外の割込みを発生することによ
り、前記目的が達成できる。For example, for segment or page protection, a virtual address (first virtual address) and real address (Mth virtual address to Mth address translation means) of a first level virtual computer are provided in an address translation buffer (TLB). A pair of the real address of the host computer is registered with the translated address, and storage protection information (eg, segment table) in each segment table or page table of each M level indexed in the address translation process of M stages is registered. All the segment protection bits (for System / 370) or page protection bits (for 370-XA) in the above are registered in the TLB, and the address translation is performed when the TLB is indexed by the store request. If there is a valid TLB entry corresponding to the virtual address M level, each individually segments are registered or page protection bit and examined from the first level to the M level,
If the store is not allowed, that is, the segment or page protection bit of the TLB is "1", a storage exception will be issued to the virtual computer or host computer (at the Mth level) of that level. By doing so, the above object can be achieved.
TLB内のＭビットのセグメント／ページ・プロテクシ
ョン・ビットはＭレベルのセグメント・テーブル／ペー
ジ・テーブル内のセグメント／ページ・プロテクション
・ビットの写しであり、“1"のとき、該セグメント／ペ
ージへの書込みが許されていないことを示す。ストア・
リクエストでTLBを索引した時には、変換したい仮想ア
ドレスに対応する有効TLBエントリのセグメント／ペー
ジ・プロテクション・ビットを調べ、“1"であるビット
があれば、そのビット位置からいずれのレベルで記憶保
護例外が発生したかがわかる。複数ビットが“1"の場合
は、若番のレベルにする。The M-bit segment / page protection bit in the TLB is a copy of the segment / page protection bit in the M-level segment table / page table. When it is "1", the segment / page protection bit Indicates that writing is not allowed. Store
When the TLB is indexed by the request, check the segment / page protection bit of the valid TLB entry that corresponds to the virtual address you want to translate, and if there is a bit that is "1", at any level from that bit protection exception You can see if If multiple bits are “1”, set to the lowest level.
次に記憶保護例外の発生したレベルに対応するプリフ
ィックス域のPSWを入れ換え、プログラム割込みを発生
させる。すなわち、記憶保護例外を発生せしめたレベル
の仮想計算機またはホスト計算機に割込んだことにな
る。Next, the PSW in the prefix area corresponding to the level at which the memory protection exception occurred is replaced and a program interrupt is generated. That is, it means that the virtual computer or the host computer at the level that generated the memory protection exception is interrupted.
以下、本発明の一実施例を第１図により説明する。本
実施例では、簡単のためＭ＝２の場合、すなわち、ホス
ト計算機とゲスト計算機１レベルの計２レベルの場合
で、記憶保護例外もページ・プロテクションだけについ
て述べる。An embodiment of the present invention will be described below with reference to FIG. In this embodiment, for the sake of simplicity, in the case of M = 2, that is, in the case of a total of two levels of the host computer and the guest computer, only the page protection is described as the storage protection exception.
まずTLBの登録について述べ、次にTLBの索引と記憶保
護例外の検出について述べる。First, the TLB registration is described, and then the TLB index and detection of the protection exception are described.
（１） TLBの登録 ゲスト計算機の仮想アドレス（第１の仮想アドレス）
に対応する有効なTLBエントリが存在しない場合にアド
レス変換過程が起動される。まず第１の仮想アドレスは
第２の仮想アドレス（ホスト計算機の仮想アドレス）に
変換され、次にホスト計算機の実アドレスに変換され
る。この２段変換のために、ゲストのセグメントおよび
ページ・テーブル（GST,GPT）とホストのセグメントお
よびページテーブル（HST,HPT）が索引される。ただ
し、HST,HPTの索引は、GST索引のために各１回、GPTの
索引に各１回、そして変換アドレスのホスト仮想アドレ
ス（第２の仮想アドレス）をホスト実アドレスに変換す
るために各１回の、計３回ずつ索引される。(1) TLB registration Virtual address of guest computer (first virtual address)
The address translation process is invoked if there is no valid TLB entry corresponding to. First, the first virtual address is converted into the second virtual address (virtual address of the host computer), and then converted into the real address of the host computer. Due to this two-stage translation, guest segment and page tables (GST, GPT) and host segment and page tables (HST, HPT) are indexed. However, the HST and HPT indexes are each once for the GST index, once for the GPT index, and each for converting the host virtual address (second virtual address) of the translated address to the host real address. It is indexed once, a total of three times.
第１図で、TLB1は有効性表示ビットV,ゲストのエント
リであることを示すG,論理アドレスL,ホスト実アドレス
R,ホストのページ・プロテクション・ビット（HPTのビ
ットの写し）HP,ゲストのページ・プロテクション・ビ
ット（GPTのビットの写し）GPの各フィールドをもつ。
ゲストの仮想アドレスは、論理アドレス・レジスタLAR2
に格納され、LAR2の一部のアドレスを用いてTLB1を索引
する。この時、TLB1のＶ＝０であると、有効なエントリ
がTLB1に登録されていないため、アドレス変換過程が起
動され、HST,HPT,GST,GPTを索引する。索引したHPT,GPT
の内容は、ページ・テーブル・レジスタPTR4に格納され
る。PTR4は、ページ・フレーム・アドレス PFRAとペー
ジ・プロテクション・ビットPPの２フィールドから成
る。３回目のHPT索引、すなわちホスト仮想アドレス
（第２の仮想アドレス）をホスト実アドレスに変換する
ためのHPT索引の結果が、PTR4にセットされた時、HPT3S
TG（３回目のHPT索引ステージを表すタイミング信号）
が“1"になりANDゲート５がイネーブルとなり、PTR4のP
PにセットされているHPTのページ・プロテクション・ビ
ットの内容がホスト・ページ・プロテクション・ビット
・レジスタHPR7にセットされる。In FIG. 1, TLB1 is a validity indication bit V, G indicating that it is a guest entry, logical address L, host real address
R, host page protection bit (copy of HPT bit) HP, guest page protection bit (copy of GPT bit) GP
The virtual address of the guest is the logical address register LAR2
And index TLB1 with the partial address of LAR2. At this time, if V = 0 of TLB1, since a valid entry is not registered in TLB1, the address translation process is activated, and HST, HPT, GST, and GPT are indexed. Indexed HPT, GPT
Is stored in page table register PTR4. PTR4 consists of two fields: page frame address PFRA and page protection bit PP. When the result of the HPT index for the third time, that is, the HPT index for converting the host virtual address (second virtual address) into the host real address is set in PTR4, HPT3S
TG (timing signal representing the third HPT index stage)
Becomes "1" and AND gate 5 is enabled, and P of PTR4
The contents of the HPT page protection bits set to P are set in the host page protection bit register HPR7.
同様にGPT索引結果がPTR4にセットされた時、GPTSTG
（GPT索引ステージを表すタイミング信号）が“1"にな
りANDゲート６がイネーブルとなり、PTR4のPPにセット
されているGPTのページ・プロテクション・ビットの内
容がゲスト・ページ・プロテクション・ビット・レジス
タGPR8にセットされる。Similarly, when the GPT index result is set in PTR4, GPTSTG
(Timing signal representing the GPT index stage) becomes "1", AND gate 6 is enabled, and the content of the page protection bit of GPT set in PP of PTR4 is the guest page protection bit register GPR8. Is set to.
ホスト実アドレスがPTY4のPFRAにセットされた状態
で、TLB1の登録が行われる。すなわち、TLB1のＶは
“1"、Ｇはゲスト走行中を示すＧレジスタ３の内容、Ｌ
はLAR2のページアドレス部の内容、ＲはRTR4のPFRAの内
容、HPはHPR7の内容、GPはGPR8の内容を入力データとし
て書込まれる。これでTLB1の登録が完了する。TLB1 is registered with the host real address set in PFRA of PTY4. That is, V of TLB1 is "1", G is the content of the G register 3 indicating that the guest is running, and L
Is the content of the page address part of LAR2, R is the content of PFRA of RTR4, HP is the content of HPR7, and GP is the content of GPR8 as input data. This completes the TLB1 registration.
（２） TLBの索引と記録保護例外の検出 TLB1はLAR2のゲスト仮想アドレスの一部で索引する。
索引されたTLB1のエントリのＶが“1"で、かつTLB1のＬ
およびＧ部がLAR2のページアドレス部およびG3と一致し
た時、変換したいアドレスがTLBに登録されていたこと
になり、これをTLBがヒットしたという。TLB1がヒット
し、かつストア・リクエストによるTLB索引の時、ANDゲ
ート９および10の入力信号のSTが“1"になる。ST＝“1"
の時 TLB1のGP＝“1"ならばANDゲート10の出力が“1"にな
り、ゲスト割込処理回路GUEST INT12が起動される。(2) TLB index and detection of recording protection exception TLB1 is indexed by part of the guest virtual address of LAR2.
The V of the indexed TLB1 entry is "1" and the L of TLB1 is L
When the G part and G part match the page address part of LAR2 and G3, it means that the address to be converted is registered in the TLB, and the TLB hits this. When TLB1 is hit and the TLB index is due to the store request, ST of the input signals of AND gates 9 and 10 becomes "1". ST = "1"
At this time, if the GP of TLB1 is "1", the output of the AND gate 10 becomes "1" and the guest interrupt processing circuit GUEST INT12 is activated.
TLB1のGP＝“0"でかつTLB1のHP＝“1"ならばANDゲー
ト９の出力が“1"になり、ホスト割込処理回路HOST IN
T11が起動される。If GP of TLB1 is “0” and HP of TLB1 is “1”, the output of AND gate 9 becomes “1” and the host interrupt processing circuit HOST IN
T11 is started.
HOST INT11またはGUEST INT12が起動されると、HOS
TまたはGUESTのプリフィックス・エリアに対してページ
・プロテクションによる記憶保護例外が発生する。すな
わちホストまたはゲストに選択的に割込みを発生する。When HOST INT11 or GUEST INT12 is started, HOS
A page protection storage exception occurs for a T or GUEST prefix area. That is, an interrupt is selectively generated to the host or guest.
本実施例ではページ・プロテクションについて述べた
が、低位アドレス・プロテクションも、ゲスト実アドレ
スで検出した時はゲストに、ホスト実アドレスで検出し
た時はホストに割込むように制御することにより、本発
明の目的を達成できる。Although the page protection is described in the present embodiment, the present invention also controls the low-level address protection by interrupting the guest when the guest real address is detected and interrupting the host when the host real address is detected. Can achieve the purpose of.
また本実施例では、TLB内にHPPとGPPを別に持った
が、HPPとGPPをORしたものを１ビットだけTLBに持ち、
割込み処理回路にホスト／ゲストいずれかを識別手段を
設けておきホスト／ゲストに選択的に割込んでもよい。Further, in the present embodiment, the HPP and the GPP are separately provided in the TLB, but the ORB of the HPP and the GPP is provided in the TLB only for 1 bit,
It is also possible to provide an interrupt processing circuit with a host / guest identifying means and selectively interrupt the host / guest.
また、ページ・プロテクションに限らず、セグメント
・テーブルやページ・テーブルにリング・レベルやアク
セス制限ビットを持つ記憶保護方式でも、同様に処理す
ることができる。Further, not only the page protection but also the storage protection method having the ring level or the access restriction bit in the segment table or the page table can be similarly processed.
本発明によれば、ホストとゲストの記憶保護例外を区
別して検出でき、ゲストによる記憶保護例外はゲスト
に、ホストによる記憶保護例外はホストに割込むことが
できるので、ゲストで走行するプログラムは、実計算機
で実行した場合と同じように割込みが発生し、実計算機
での実行との差が無くなり、仮想計算機本来の動作がで
きる効果がある。According to the present invention, the storage protection exceptions of the host and the guest can be detected separately, and the storage protection exception by the guest can be interrupted to the guest, and the storage protection exception by the host can be interrupted by the host. An interrupt is generated as in the case of execution on the real computer, the difference from the execution on the real computer is eliminated, and the original operation of the virtual computer can be achieved.
第１図は本発明の一実施例のTLBとその周辺回路であ
る。 １……TLB、 ２……LAR（仮想アドレスレジスタ）、 ３……Ｇ（ゲスト表示レジスタ）、 ４……PTR（ページ・テーブル・レジスタ）、 5,6,9,10……ANDゲート、 ７……HPR（ホスト・ページ・プロテクション・レジス
タ）、 ８……GPR（ゲスト・ページ・プロテクション・レジス
タ）、 11……ホスト割込回路、12……ゲスト割込回路。FIG. 1 shows a TLB and its peripheral circuit according to an embodiment of the present invention. 1 ... TLB, 2 ... LAR (virtual address register), 3 ... G (guest display register), 4 ... PTR (page table register), 5,6,9,10 ... AND gate, 7 ...... HPR (host page protection register), 8 ... GPR (guest page protection register), 11 ... host interrupt circuit, 12 ... guest interrupt circuit.
Claims (1)
実現される仮想計算機システムおいて、第１のアドレス
変換手段は仮想計算機の仮想アドレスを第２のアドレス
に変換し、第Ｋのアドレス変換手段は第Ｋのアドレスを
第（Ｋ＋１）のアドレスに変換し、第Ｍのアドレス変換
手段は第Ｍのアドレスを主記憶装置の実アドレスに変換
するＭ段のアドレス変換手段を持ち（但しＫ＝１、２、
…Ｍ−１）、Ｍ段の仮想アドレス空間のうち、Ｎ段（但
しＮは１≦Ｎ≦Ｍである自然数）の仮想アドレス空間の
各空間に対応する仮想計算機およびホスト計算機（第Ｍ
の仮想アドレス空間を持つ計算機）が記憶保護手段を持
つ仮想計算機システムであって、各記憶保護手段におけ
る記憶保護情報を各階層別にTLBに複写して保持する手
段と、ストアリクエストでTLBを参照した際に記憶保護
情報を検出した場合はその記憶保護情報に対応した仮想
計算機またはホスト計算機に記憶保護例外の割込を発生
させる手段とを備えたことを特徴とす仮想計算機システ
ム。1. In a virtual computer system realized by a computer system having virtual memory, a first address translation means translates a virtual address of a virtual computer into a second address, and a Kth address translation means is a first address translation means. The Kth address is converted into the (K + 1) th address, and the Mth address conversion means has M stages of address conversion means for converting the Mth address into the real address of the main memory (where K = 1, 2). ,
... M-1), of the virtual address space of M stages, a virtual computer and a host computer (Mth virtual computer) corresponding to each space of N stages (where N is a natural number of 1≤N≤M)
Is a virtual computer system having a memory protection means, and a means for copying and retaining the memory protection information in each memory protection means in the TLB for each hierarchy, and the TLB is referred by the store request. A virtual computer system, comprising means for generating a storage protection exception interrupt to a virtual computer or a host computer corresponding to the storage protection information when the storage protection information is detected.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62061013A JP2559398B2 (en) | 1987-03-18 | 1987-03-18 | Virtual computer system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62061013A JP2559398B2 (en) | 1987-03-18 | 1987-03-18 | Virtual computer system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63228352A JPS63228352A (en) | 1988-09-22 |
| JP2559398B2 true JP2559398B2 (en) | 1996-12-04 |
Family
ID=13159019
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62061013A Expired - Lifetime JP2559398B2 (en) | 1987-03-18 | 1987-03-18 | Virtual computer system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2559398B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8176279B2 (en) | 2008-02-25 | 2012-05-08 | International Business Machines Corporation | Managing use of storage by multiple pageable guests of a computing environment |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPS5858752A (en) * | 1981-10-02 | 1983-04-07 | Matsushita Electric Ind Co Ltd | Semiconductor device |
| JPS5968898A (en) * | 1982-09-14 | 1984-04-18 | Fujitsu Ltd | Check system of protection key in tlb |
| JPS61160147A (en) * | 1984-07-31 | 1986-07-19 | Hitachi Ltd | Virtual computer control system |
-
1987
- 1987-03-18 JP JP62061013A patent/JP2559398B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63228352A (en) | 1988-09-22 |
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