JP2558912B2 - Multiplier circuit - Google Patents
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、デジタル信号処理を行なう装置において、
極性振幅表示出力をもつ演算回路の出力信号と、２の補
数表現された信号との乗算を行なう乗算器回路に関す
る。TECHNICAL FIELD The present invention relates to an apparatus for performing digital signal processing,
The present invention relates to a multiplier circuit that multiplies an output signal of an arithmetic circuit having a polarity amplitude display output and a signal expressed in 2's complement.
従来の技術 第５図に、従来の乗算器と極性振巾表示出力をもつ演
算回路により構成される乗算器回路を示す。2. Description of the Related Art FIG. 5 shows a multiplier circuit including a conventional multiplier and an arithmetic circuit having a polarity amplitude display output.
入力端子１に入力された２の補数表示のＮビットのデ
ジタル信号は、演算回路２に入力され、論理演算された
後、極性振幅表示の信号として、演算回路２から出力さ
れる。The 2's complement N-bit digital signal input to the input terminal 1 is input to the arithmetic circuit 2 and subjected to logical operation, and then output from the arithmetic circuit 2 as a polarity amplitude display signal.
極性振幅表示は、 で表現される２進数の表示方式であり、MSBの信号Xs
が、正負の極性を示し、（MSB−１）ビットからLSBまで
が絶対値を表わす。The polarity amplitude display is It is a binary display method expressed by, and the MSB signal Xs
Indicates positive and negative polarities, and (MSB-1) bit to LSB represent an absolute value.
これに対して、２の補数表示は、 で表現される２進数の表示方式であり、極性振幅表示か
ら、２つの補数表示への変換は、MSBであるXsが０すな
わち正の数の場合、 Ｘ′＝Ｘ となり、Xsが１すなわち負数の場合は、 となる。On the other hand, the two's complement display is It is a binary number display method expressed by, and the conversion from the polar amplitude display to the two's complement display is X '= X when Xs which is MSB is 0, that is, a positive number, and Xs is 1 or a negative number. In the case of, Becomes
論理回路上での変換は、第５図の変換回路３のよう
に、（Ｎ−１）ビットの論理ゲート４〜６で、MSBと各
ビットの排他論理和をとった後に、全加算器７〜９で、
MSBの加算を行なうことにより実現される。The conversion on the logic circuit is performed by the (N-1) -bit logic gates 4 to 6 as shown in the conversion circuit 3 in FIG. ~ 9,
It is realized by adding MSB.
すなわち、MSBであるXsが０の場合 Ｘ＝XsXn-1Xn-1…X1X0＋Xs となり、Xsが１の場合 となる。That is, when Xs which is MSB is 0, X = XsX n-1 X n-1 ... X 1 X 0 + Xs, and when Xs is 1. Becomes
演算回路２の出力は、変換回路３で、２の補数表示に
変換された後、乗算器10のＸ入力に入力される。The output of the arithmetic circuit 2 is converted into a two's complement notation by the conversion circuit 3 and then input to the X input of the multiplier 10.
一方、乗算器10のＹ入力には、入力端子１に加えられ
た２の補数表示の信号が入力され、Ｘ・Ｙの入力の乗算
結果は、出力端子11より出力される。On the other hand, the Y input of the multiplier 10 is input with the 2's complement signal applied to the input terminal 1, and the multiplication result of the X and Y inputs is output from the output terminal 11.
発明が解決しようとする課題 しかしながら、従来の乗算器回路においては、極性表
示から２の補数表示への変換回路が、論理ゲート４〜６
と全加算器７〜９によって構成されるため、回路素子数
が増加し、LSI化する場合にチップ面積が増大するとい
う問題がある。DISCLOSURE OF THE INVENTION Problems to be Solved by the Invention However, in the conventional multiplier circuit, the conversion circuit from the polarity display to the two's complement display has logic gates 4 to 6.
And full adders 7 to 9 increase the number of circuit elements and increase the chip area when integrated into an LSI.
本発明はこのような従来の問題を解決する乗算器回路
を提供するものである。The present invention provides a multiplier circuit that solves such conventional problems.
課題を解決するための手段 この目的を達成するために、本発明は、２の補数表示
されたデジタル信号と、MSBが正負極性を表しかつ（MSB
−１）以下LSBまでが絶対値を表す極性振幅表示された
デジタル信号とを乗算する乗算器回路であって、 ２つの入力および１つの出力を持ち複数の全加算器を
有する乗算器と、MSBの信号とMSB以外の信号のそれぞれ
との排他論理和をとる論理回路とを備え、 前記乗算器のうち部分積を得る最下位ビットの全加算
器のキャリー入力にMSBの信号を入力させるとともに、 前記論理回路に２の補数表示されたデジタル信号と、
前記極性振幅表示されたデジタル信号を入力させて得る
出力信号とを、前記乗算器の２つの入力とするよう構成
したことを特徴とする。In order to achieve this object, the present invention provides a two's complement digital signal, in which the MSB represents positive and negative polarities and (MSB
-1) A multiplier circuit that multiplies a digital signal whose polarity amplitude is represented by LSB up to LSB, which has two inputs and one output, and a plurality of full adders. And a logic circuit that takes an exclusive OR of each of the signals other than the MSB, and inputs the MSB signal to the carry input of the full adder of the least significant bit that obtains the partial product of the multipliers, A two's complement digital signal in the logic circuit;
The output signal obtained by inputting the digital signal of which the polarity and amplitude are displayed is configured to be two inputs of the multiplier.
作用 極性振幅表示から２の補数表示への変換を、乗算器に
付加した論理ゲートと、乗算用の全加算器で行なうこと
により、変換用の全加算器が削減できる。Action The conversion from the polar amplitude display to the two's complement display is performed by the logic gate added to the multiplier and the full adder for multiplication, whereby the full adder for conversion can be reduced.
乗算器は、論理ゲートが増えた分だけ回路素子数が増
加するが、これは、変換回路の論理ゲートと同じ回路素
子数であるため、全体として、変換用の全加算器の分だ
け、回路素子数が削減できる。The number of circuit elements in the multiplier increases as the number of logic gates increases, but this is the same number of circuit elements as the logic gate of the conversion circuit. The number of elements can be reduced.
実施例 第１図に、本発明の一実施例である４ビットの三角関
数発生回路と４ビット×４ビットの乗算器により構成さ
れる三角関数乗算器回路を示す。第１の入力端子12に入
力されたデジタル信号は、三角関数発生回路13に入力さ
れる。三角関数発生回路13は、デコーダ14,sin ROM15,c
os ROM16、ROM出力選択回路17より構成され、０〜360°
までのsinデータ又はcosデータが出力される。三角関数
発生回路13の出力は極性振幅表現である。乗算器18は、
Ｘ入力に、三角関数発生回路13の出力が入力され、Ｙ入
力に第２の入力端子19に入力されたデジタル信号が入力
され、その乗算結果は出力端子20より外部へ取り出され
る。Embodiment FIG. 1 shows a trigonometric function multiplier circuit which is an embodiment of the present invention and is constituted by a 4-bit trigonometric function generating circuit and a 4-bit × 4-bit multiplier. The digital signal input to the first input terminal 12 is input to the trigonometric function generating circuit 13. The trigonometric function generating circuit 13 includes a decoder 14, sin ROM15, c
os ROM16, composed of ROM output selection circuit 17, 0-360 °
The sin data or cos data up to are output. The output of the trigonometric function generating circuit 13 is a polar amplitude expression. The multiplier 18 is
The output of the trigonometric function generating circuit 13 is input to the X input, the digital signal input to the second input terminal 19 is input to the Y input, and the multiplication result is output to the outside from the output terminal 20.
第２図は、第１図で使用した乗算器18の内部を示した
ものである。この乗算器18は、21で示す４ビットのＸ入
力端子X3，X2，X1，X0をもち、これらのＸ入力端子に入
力された信号は、論理ゲート22,23,24により、MSBであ
るX3との排他論理和をとられ、X3，A2，A1，A0の信号列
に変換された後に、Boothのアルゴリズムを使用した乗
算部25の一方の入力端子に入力される。乗算部25の他方
の入力端子には、26で示す４ビットのＹ入力端子Y3，
Y2，Y1，Y0からの信号が入力され乗算した結果は、27で
示す７ビットの出力端子P6〜P0より２の補数表示で出力
される。FIG. 2 shows the inside of the multiplier 18 used in FIG. This multiplier 18 has 4-bit X input terminals X 3 , X 2 , X 1 and X 0 indicated by 21, and the signals input to these X input terminals are given by logic gates 22, 23 and 24. The exclusive OR with the MSB X 3 is taken and converted into the signal sequence of X 3 , A 2 , A 1 and A 0 , and then input to one input terminal of the multiplier 25 using the Booth algorithm. To be done. The other input terminal of the multiplication unit 25 has a 4-bit Y input terminal Y 3 , 26
The signals from Y 2 , Y 1 , and Y 0 are input and multiplied, and the result of multiplication is output from the 7-bit output terminals P 6 to P 0 in 2's complement notation.
乗算部25は、インバータ28〜31と、Ｍセル32〜43とBD
セル44,45により構成されている。The multiplication unit 25 includes inverters 28 to 31, M cells 32 to 43, and BD.
It is composed of cells 44 and 45.
Ｍセル32のCi入力にはA3が入力され論理ゲート22,23,
24と合わせて、X3，X2，X1，X0の信号を極性振幅表示か
ら２の補数表示に変換している。A 3 is input to the Ci input of the M cell 32, and the logic gates 22, 23,
Together with 24, the signals of X 3 , X 2 , X 1 , and X 0 are converted from the polar amplitude display to the two's complement display.
第３図にBDセル44,45の内部を示す。BDセルは、y2i，
y2i+1，y2i+2の３ビットの信号を入力として、論理ゲー
ト46〜58により、a,b,c,dの４ビットの制御線のいずれ
かを“1"にする。FIG. 3 shows the inside of the BD cells 44, 45. BD cell is y 2i ,
Using the 3-bit signals y 2i + 1 and y 2i + 2 as inputs, the logic gates 46 to 58 set any one of the 4-bit control lines a, b, c and d to "1".
第４図にＭセル32〜43の内部を示す。Ｍセルは、論理
ゲート59〜63と、全加算器64により構成され、端子ｅに
は第３図に示したBDセルの４ビットの制御線ａ〜ｄの信
号が入力され、端子ｆには、Xi，▲▼の２ビット信
号が入力され、端子ｇには、Xi-1，▲▼の２ビ
ットの信号が入力される。端子e,f,gの入力を論理ゲー
ト59〜63により論理演算した結果は、全加算器64のＡ入
力に入力される。端子ｈに入力された信号は、全加算器
64のＢ入力に入力され、端子Ciに入力された信号は、全
加算器64のCin入力に入力される。FIG. 4 shows the inside of the M cells 32-43. The M cell is composed of logic gates 59 to 63 and a full adder 64, the signal of the 4-bit control lines a to d of the BD cell shown in FIG. , X i , and the 2-bit signal of ▲ ▼ are input, and the 2-bit signal of X i−1 and ▲ ▼ is input to the terminal g. The result of the logical operation of the inputs of the terminals e, f, g by the logic gates 59 to 63 is input to the A input of the full adder 64. The signal input to terminal h is the full adder
The signal input to the B input of 64 and input to the terminal Ci is input to the Cin input of the full adder 64.
全加算器64は、Ａ入力,B入力,Cin入力を加算を行な
い、和をＳ端子より、桁上げ信号をCo端子より出力す
る。The full adder 64 adds the A input, the B input, and the Cin input, and outputs the sum from the S terminal and the carry signal from the Co terminal.
以下、第２図の乗算器の動作について説明する。 The operation of the multiplier shown in FIG. 2 will be described below.
21で示すＸ入力端子X3〜X0には４ビットの極性振幅表
示の信号が入力される。X3が印加された信号のサインビ
ットであり、X3が０の時、すなわち、正の信号の場合、
Ｘ入力を２の補数表現で表わせば、 Ｘ＝X3X2X1X0 となり、X3が１の時、すなわち、負の信号の場合、Ｘ入
力を２の補数表現で表わせば となる。A 4-bit polarity amplitude display signal is input to the X input terminals X 3 to X 0 indicated by 21. X 3 is the sign bit of the applied signal, and when X 3 is 0, that is, a positive signal,
Expressing the X input in 2's complement notation, X = X 3 X 2 X 1 X 0 , and when X 3 is 1, that is, in the case of a negative signal, the X input is represented in 2's complement notation. Becomes
すなわち、極性振幅表現を、２の補数表現に変換する
には、MSBであるX3と、MSB以外のビットとの排他論理和
をとり、X3を加算すればよい。That is, in order to convert the polarity amplitude expression into the two's complement expression, it is sufficient to take the exclusive OR of X 3 which is the MSB and the bits other than the MSB and add X 3 .
そこで、21で示すＸ入力端子X3〜X0の信号のうち、MS
B以外の信号X2，X1、X0と、X3の排他論理和を論理ゲー
ト22,23,24でとり、その出力A2，A1，A0を得る。Therefore, among the signals of X input terminals X 3 to X 0 indicated by 21, MS
The signals X 2 , X 1 , X 0 other than B and the exclusive OR of X 3 are taken by the logic gates 22, 23, 24 to obtain their outputs A 2 , A 1 , A 0 .
さらに、乗算器の部分積を得る最下位ビットのＭセル
であるＭセル32のキャリー入力CiにX3の信号を加えるこ
とにより、極性振幅表示の信号を、２の補数表示の信号
に変換することができる。Further, by adding the signal of X 3 to the carry input Ci of the M cell 32 which is the M cell of the least significant bit for obtaining the partial product of the multiplier, the signal of the polarity amplitude display is converted into the signal of 2's complement display. be able to.
よってX3，A2，A1，A0をＸ入力、Y3，Y2，Y1，Y0をＹ
入力とするBoothアルゴリズムを使用した乗算部25によ
り、２の補数表示での乗算が行なえる。Therefore, X 3 , A 2 , A 1 and A 0 are input as X, Y 3 , Y 2 , Y 1 and Y 0 are input as Y.
The multiplication unit 25 that uses the Booth algorithm as an input can perform multiplication in 2's complement notation.
Boothアルゴリズムについては衆知のものであるので
ここでは、説明を省略する。The Booth algorithm is well known, so its explanation is omitted here.
以上の方法により、極性振幅表示された信号Ｘと、２
の補数表示された信号Ｙとの乗算結果を、出力端子27よ
り、２の補数表示で得ることができる。By the above method, the signal X whose polarity and amplitude are displayed
The result of multiplication with the signal Y, which is displayed in complement, can be obtained from the output terminal 27 in 2's complement display.
なお、本発明の実施例では、乗算部にBoothのアルゴ
リズムを用いたが、キャリー・ルック・ア・ヘッド方式
など、他のいかなる方式の乗算器でも使用できることは
明白である。またNMOSやCMOSなどプロセスへの依存性も
なく、ダイナミック・スタテック等のトランジスタ回路
の種類への依存性もないことも明白である。In the embodiment of the present invention, the Booth algorithm is used for the multiplication unit, but it is obvious that any other type of multiplier such as the carry look-ahead system can be used. It is also clear that there is no dependence on the process such as NMOS or CMOS, and there is no dependence on the type of transistor circuit such as dynamic static.
発明の効果 本発明の乗算器を使用すれば、全加算器による変換回
路なしに、極性振幅表示の信号と、２の補数表示の信号
との乗算を行なうことができる。これにより回路素子数
の削減ひいては、LSI回路におけるチップ面積の削減が
実現できる。EFFECTS OF THE INVENTION By using the multiplier of the present invention, it is possible to perform multiplication of a signal of polarity amplitude display and a signal of 2's complement display without a conversion circuit by a full adder. As a result, the number of circuit elements can be reduced, and the chip area in the LSI circuit can be reduced.
第１図は本発明の一実施例である三角関数乗算器回路の
ブロック図、第２図は第１図に示した乗算器の内部構成
を示すブロック図、第３図は第２図に示したBDセルの内
部構成を示すブロック図、第４図は第２図に示したＭセ
ルの内部構成を示すブロック図、第５図は従来の乗算回
路のブロック図である。 １……入力端子、２……演算回路、３……変換回路、４
〜6,22〜24,28〜31,46〜58,59〜63……論理ゲート、７
〜9,64……全加算器、10,18……乗算器、11,20,27……
出力端子、12……第１の入力端子、13……三角関数発生
回路、14……デコーダ、15……sin ROM、16……cos RO
M、17……ROM出力選択回路、19……第２の入力端子、21
……Ｘ入力端子、25……Boothのアルゴリズムを使用し
た乗算器、26……Ｙ入力端子、32〜43……Ｍセル、44,4
5……BDセル、y2i，y2i+1，y2i+2……BDセルの入力端
子、a,b,c,d……BDセルの出力端子、e,f,g,h,Ci……Ｍ
セルの入力端子、Co,S……Ｍセルの出力端子。FIG. 1 is a block diagram of a trigonometric function multiplier circuit which is an embodiment of the present invention, FIG. 2 is a block diagram showing an internal configuration of the multiplier shown in FIG. 1, and FIG. 3 is shown in FIG. 4 is a block diagram showing the internal configuration of the BD cell, FIG. 4 is a block diagram showing the internal configuration of the M cell shown in FIG. 2, and FIG. 5 is a block diagram of a conventional multiplication circuit. 1 ... input terminal, 2 ... arithmetic circuit, 3 ... conversion circuit, 4
〜6,22〜24,28〜31,46〜58,59〜63 …… Logic gate, 7
~ 9,64 …… Full adder, 10,18 …… Multiplier, 11,20,27 ……
Output terminal, 12 …… first input terminal, 13 …… trigonometric function generator, 14 …… decoder, 15 …… sin ROM, 16 …… cos RO
M, 17 ... ROM output selection circuit, 19 ... Second input terminal, 21
...... X input terminal, 25 …… Multiplier using Booth algorithm, 26 …… Y input terminal, 32 to 43 …… M cell, 44,4
5 …… BD cell, y 2i , y 2i + 1 , y 2i + 2 …… BD cell input terminal, a, b, c, d …… BD cell output terminal, e, f, g, h, Ci …… M
Cell input terminal, Co, S ... M cell output terminal.
Claims (1)
が正負極性を表しかつ（MSB−１）以下LSBまでが絶対値
を表す極性振幅表示されたデジタル信号とを乗算する乗
算器回路であって、 ２つの入力および１つの出力を持ち複数の全加算器を有
する乗算器と、MSBの信号とMSB以外の信号のそれぞれと
の排他論理和をとる論理回路とを備え、 前記乗算器のうち部分積を得る最下位ビットの全加算器
のキャリー入力にMSBの信号を入力させるとともに、 前記論理回路に２の補数表示されたデジタル信号と、前
記極性振幅表示されたデジタル信号を入力させて得る出
力信号とを、前記乗算器の２つの入力とするよう構成し
たことを特徴とする乗算器回路。1. A two-complement digital signal and MSB
Is a multiplier circuit that multiplies with a digital signal whose polarity amplitude is displayed, in which is a positive / negative polarity and an absolute value is from (MSB-1) to LSB inclusive, and has two inputs and one output A multiplier having a multiplier and a logic circuit that takes an exclusive OR of the signal of MSB and each of the signals other than MSB, and the carry input of the full adder of the least significant bit that obtains a partial product of the multiplier The MSB signal is input, and the two-complement digital signal input to the logic circuit and the output signal obtained by inputting the polarity-amplitude digital signal are input to the multiplier. A multiplier circuit characterized by being configured.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2057129A JP2558912B2 (en) | 1990-03-08 | 1990-03-08 | Multiplier circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2057129A JP2558912B2 (en) | 1990-03-08 | 1990-03-08 | Multiplier circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03257622A JPH03257622A (en) | 1991-11-18 |
| JP2558912B2 true JP2558912B2 (en) | 1996-11-27 |
Family
ID=13046952
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2057129A Expired - Lifetime JP2558912B2 (en) | 1990-03-08 | 1990-03-08 | Multiplier circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2558912B2 (en) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4130878A (en) * | 1978-04-03 | 1978-12-19 | Motorola, Inc. | Expandable 4 × 8 array multiplier |
| JPH01292429A (en) * | 1988-05-19 | 1989-11-24 | Ricoh Co Ltd | Multiplier |
-
1990
- 1990-03-08 JP JP2057129A patent/JP2558912B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03257622A (en) | 1991-11-18 |
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