JP2558619B2 - Digital pitch shift device - Google Patents

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明は例えば再生速度可変調整機能を有するデジ
タルオーディオ信号再生機器と組合わせて用いられ、再
生オーディオ信号の音程をデジタル信号処理により自由
に可変することができるデジタル音程シフト装置に係
り、特に再生機器側のばらつきによらず、再生速度変化
に適合した音程変化を補償しかつ汎用性を高めたものに
関する。Description: TECHNICAL FIELD OF THE INVENTION The present invention is used, for example, in combination with a digital audio signal reproducing device having a reproduction speed variable adjustment function, and freely changes the pitch of a reproduced audio signal by digital signal processing. The present invention relates to a digital pitch shift device capable of compensating for a pitch change adapted to a change in playback speed and enhancing versatility, irrespective of variations on the playback device side.

〔発明の技術的背景〕[Technical background of the invention]

周知のように、デジタル音程シフト装置は、デジタル
出力を有するデジタルオーディオ信号再生機器、例えば
CD（コンパクトディスク）方式のDAD（デジタルオーデ
ィオディスク）再生装置（以下CD再生装置と称する）と
組合わせ、このCD再生装置から供給されるPCM（パルス
コードモジュレーション）データ信号をデジタル処理し
て、再生音楽信号の音程を任意に上下にシフトすること
ができる。また、上記CD再生装置が可変速度再生機能を
有する場合には、再生速度変化による音程変化を補償す
ることができ、再生速度を変化させても規定速度におけ
る音程を維持した音楽信号の再生が可能である。この場
合、デジタル音程シフト装置は、CD再生装置からの規定
再生速度に対する再生速度の変化量情報に応じて上記デ
ジタル処理を行ない、再生速度変化に伴う音程変化を補
償している。As is well known, a digital pitch shift device is a digital audio signal reproducing device having a digital output, for example,
Combined with a CD (compact disc) type DAD (digital audio disc) playback device (hereinafter referred to as a CD playback device), the PCM (pulse code modulation) data signal supplied from this CD playback device is digitally processed and played back. The pitch of the music signal can be arbitrarily shifted up and down. In addition, if the CD playback device has a variable speed playback function, it is possible to compensate for changes in pitch due to changes in playback speed, and it is possible to play back music signals that maintain the pitch at the specified speed even if the playback speed is changed. Is. In this case, the digital pitch shift device performs the above digital processing according to the change amount information of the playback speed from the specified playback speed from the CD playback device, and compensates the pitch change due to the playback speed change.

第４図は上記可変速再生機能を有するCD再生装置にデ
ジタル音程シフト装置を組合わせた構成を示すもので、
図面11がCD再生装置である。すなわち、このCD再生装置
11では、ディスク12をディスクモータ13によって線速度
一定で回転させている。このディスク12の一方面には例
えばEFM方式、3PM方式、MFM方式等のセルフクロッキン
グ可能なデジタル変調方式により変調された情報信号が
記録されており、この情報信号は光ピックアップ14によ
って検出され、RF信号処理回路15を介してピックアップ
サーボ回路16に供給される。このピックアップサーボ回
路16は、周知のようにピックアップ14に対してトラッキ
ングサーボ、フォーカスサーボを施し、また図示しない
ピックアップ送りモータに対して送りサーボを施すもの
である。FIG. 4 shows a structure in which a digital pitch shift device is combined with the CD playback device having the variable speed playback function.
FIG. 11 shows a CD reproducing device. That is, this CD player
In 11, the disk 12 is rotated by the disk motor 13 at a constant linear velocity. An information signal modulated by a self-clocking digital modulation method such as EFM method, 3PM method, and MFM method is recorded on one surface of the disk 12, and the information signal is detected by the optical pickup 14. It is supplied to the pickup servo circuit 16 via the RF signal processing circuit 15. As is well known, the pickup servo circuit 16 performs tracking servo and focus servo for the pickup 14 and feed servo for a pickup feed motor (not shown).

一方、ピックアップ14により検出された情報信号はRF
信号処理回路15にてデジタル情報信号S_FFMに変換された
後、自己同期クロック再生PLL回路17に供給されると共
にデジタル信号処理回路18に供給される。ここで、上記
自己同期クロック再生PLL回路17は上記デジタル情報信
号S_FFMから自己同期クロック信号S_PLCKを再生するもの
で、この自己同期クロック信号S_PLCKは上記デジタル信
号処理回路18に供給される。On the other hand, the information signal detected by the pickup 14 is RF
After being converted into a digital information signal _SFFM by the signal processing circuit 15, it is supplied to the self-synchronous clock recovery PLL circuit 17 and the digital signal processing circuit 18. Here, the self-synchronous clock reproduction PLL circuit 17 reproduces the self-synchronous clock signal S _PLCK from the digital information signal S _FFM, and the self-synchronous clock signal S _PLCK is supplied to the digital signal processing circuit 18.

このデジタル信号処理回路18は、後述する規定再生速
度及び可変再生速度を選択的に切換えるための速度モー
ド切換スイッチ19を介して供給されるクロック信号と上
記自己同期クロック信号S_PLCKとを比較し、その位相差
クロック信号S_WFCK及び周波数差クロック信号S_RFCKを生
成するもので、この位相差クロック信号S_WFCK及び周波
数差クロック信号S_RFCKはディスクモータ制御用PLLサー
ボ回路20に供給され、これによって前記ディスクモータ
13はディスク12を線速度一定に回転制御するようにな
る。さらに、このデジタル信号処理回路18は上記デジタ
ル情報信号S_FFM及び自己同期クロック信号S_PLCKからシ
リアル形式のPCMデータ信号S_PCM、このPCMデータ信号S
_PCMのビット同期クロック信号S_BCK及びPCMデータ信号S
_PCMの１サンプル期間を示すワード同期クロック（サン
プルクロック）信号S_WDCKを再生出力するもので、このP
CMデータ信号S_PCM、ビット同期信号S_BCK及びワード同期
クロック信号S_WDCKはそれぞれ端子21〜23を介して外部
出力される。The digital signal processing circuit 18 compares a clock signal supplied via a speed mode changeover switch 19 for selectively switching a specified reproduction speed and a variable reproduction speed, which will be described later, with the self-synchronized clock signal S _PLCK , The phase difference clock signal S _WFCK and the frequency difference clock signal S _RFCK are generated, and the phase difference clock signal S _WFCK and the frequency difference clock signal S _RFCK are supplied to the PLL servo circuit 20 for controlling the disk motor. Disk motor
13 controls the rotation of the disk 12 at a constant linear velocity. Further, the digital signal processing circuit 18 uses the digital information signal S _FFM and the self-synchronous clock signal S _PLCK to _{generate a} serial format PCM data signal S _PCM and a PCM data signal S _PCM .
_PCM bit sync clock signal S _BCK and PCM data signal S
_It reproduces and outputs the word synchronous clock (sample clock) signal _SWDCK that indicates one sample period of _PCM.
The CM data signal S _PCM , the bit synchronization signal S _BCK and the word synchronization clock signal S _WDCK are externally output via the terminals 21 to 23, respectively.

一方、上記速度モード切換スイッチ19は再生オーディ
オ信号の規定再生速度モードと可変再生速度モードとに
切換設定するもので、固定端子Ａには水晶発振回路24が
接続され、固定端子Ｂには電圧制御発振回路（以下VCO
回路と記す）25が接続されている。つまり、再生速度を
規定再生速度モードに設定する場合にはこのスイッチ19
の可動端子ＣをＡ側に接続して水晶発振回路24からの所
定の基準周波数_Mを有するクロック信号S_Rを選択して
デジタル信号処理回路18に導出させ、また可変再生速度
モードに設定する場合にはスイッチ19の可動端子ＣをＢ
側に接続してVCO回路25からの設定周波数_Vのクロック
信号S_Vを選択し、デジタル信号処理回路18に導出させ
る。上記VCO回路25の発振周波数_Vを設定するための制
御電圧V_Cは基準電圧＋Ｖが印加された可変抵抗VR及びバ
ッファアンプO_Pよりなる制御電圧生成回路26によって生
成される。つまり、この制御電圧生成回路26は可変抵抗
VRの摺動端子を移動させることにより制御電圧V_Cを自由
に設定することができるものである。この制御電圧V_Cは
短絡保護用抵抗Ｒを通じ、端子27を介して外部出力され
る。On the other hand, the speed mode changeover switch 19 is used to switch between the specified reproduction speed mode and the variable reproduction speed mode of the reproduced audio signal. The crystal oscillation circuit 24 is connected to the fixed terminal A and the voltage control is applied to the fixed terminal B. Oscillation circuit (hereinafter VCO
25) is connected. In other words, when setting the playback speed to the specified playback speed mode, switch 19
When the movable terminal C of is connected to the A side, the clock signal S _R having the predetermined reference frequency _M from the crystal oscillation circuit 24 is selected and led to the digital signal processing circuit 18, and the variable reproduction speed mode is set. The movable terminal C of the switch 19 to B
The clock signal S _V of the set frequency _V from the VCO circuit 25 is selected by connecting to the side and is led to the digital signal processing circuit 18. Control voltage V _C to set the oscillation frequency _V of the VCO circuit 25 is generated by the variable resistor VR and a buffer amplifier O _P consisting control voltage generating circuit 26 to a reference voltage + V is applied. In other words, this control voltage generation circuit 26
The control voltage V _C can be freely set by moving the sliding terminal of VR. This control voltage V _C is output to the outside through the terminal 27 through the short-circuit protection resistor R.

上記のように構成されたCD再生装置11に接続される従
来のデジタル音程シフト装置は第４図中符号30のように
構成される。すなわち、このデジタル音程シフト装置30
では、CD再生装置11の端子21〜23から出力されるPCMデ
ータ信号S_PCM、ビット同期クロック信号S_BCK及びワード
同期クロック信号S_WDCKを端子31〜33を介して入力す
る。このうちPCMデータ信号S_PCMは、ビット同期クロッ
ク信号S_BCK及びワード同期クロック信号S_WDCKによりメ
モリ回路34の書込みバッファ回路35に一旦ストアされた
後、書込みアドレスカウンタ36によりRAM37にワード同
期クロック信号S_WDCKと等しい周期 で書込まれる。ここで、RAM37に書込まれるPCMデータ信
号を書込みデータ系列として｛S_WR｝で表わす。このよ
うにRAM37に書込まれたPCMデータ信号は２系統のＡ読出
しアドレスカウンタ38及びＢ読出しアドレスカウンタ39
を一定間隔で交互に切換えることにより読み出される。
尚、上記書込みアドレスカウンタ36、Ａ読出しアドレス
カウンタ38及びＢ読出しアドレスカウンタ39の各アドレ
ス出力ADD_WR,ADD_RDA,ADD_RDBはタイミング・コントロー
ル回路40により制御されるアドレス・マルチプレクサ41
によって選択され、メモリ回路34のRAM37に与えられ
る。A conventional digital pitch shift device connected to the CD reproducing device 11 configured as described above is configured as indicated by reference numeral 30 in FIG. That is, this digital pitch shift device 30
Then, the PCM data signal S _PCM , the bit synchronization clock signal S _BCK and the word synchronization clock signal _{SW DCK} output from the terminals 21 to 23 of the CD reproducing device 11 are input via the terminals 31 to 33. Of these, the PCM data signal S _PCM is once stored in the write buffer circuit 35 of the memory circuit 34 by the bit synchronization clock signal S _BCK and the word synchronization clock signal S _WDCK , and then written in the RAM 37 by the write address counter 36. _Period equal to _WDCK Written in. Here, the PCM data signal written in the RAM 37 is represented by {S _WR } as a write data series. In this way, the PCM data signal written in the RAM 37 has two systems of the A read address counter 38 and the B read address counter 39.
Are alternately read at regular intervals.
The address outputs ADD _WR , ADD _RDA and ADD _RDB of the write address counter 36, the A read address counter 38 and the B read address counter 39 are controlled by a timing control circuit 40.
Selected by the RAM circuit 37 and applied to the RAM 37 of the memory circuit 34.

上記Ａ読出しアドレスカウンタ38及びＢ読出しアドレ
スカウンタ39の各アドレスADD_RDA,ADD_RDBに対応するRAM
37からの２系統の読出しPCMデータ信号系列を｛S_RA｝、
｛S_RB｝とすれば、上記２系統のPCMデータ信号
｛S_RA｝，｛S_RB｝はクロスフェード回路42によりデジタ
ル的に接続される。このクロスフェード回路42から出力
されるPCMデータ信号S_CFは音程シフト量０の場合を除い
ては書込み時と異なるサンプリング周期（あるいは周波
数）となっている。すなわち、音程シフトアップ時は書
込み周期より短く、音程シフトダウン時は書込み周期よ
り長くなっている。そして、上記PCMデータ信号S_CFはデ
ジタル・アナログ変換回路（以下D/A変換回路と記す）4
3により音程シフト処理がなされたアナログ信号S_Aに変
換され、端子44を介して音響再生装置へ出力される。RAM corresponding to each address ADD _RDA , ADD _RDB of the A read address counter 38 and the B read address counter 39
The two read PCM data signal sequences from 37 are {S _RA },
If {S _RB } is set, the above two systems of PCM data signals {S _RA } and {S _RB } are digitally connected by the crossfade circuit 42. The PCM data signal S _CF output from the crossfade circuit 42 has a sampling period (or frequency) different from that at the time of writing, except when the pitch shift amount is 0. That is, when the pitch is shifted up, it is shorter than the writing cycle, and when the pitch is shifted down, it is longer than the writing cycle. Then, the PCM data signal S _CF is a digital / analog conversion circuit (hereinafter referred to as a D / A conversion circuit) 4
The converted signal is converted into an analog signal S _A that has been pitch-shifted by 3 and is output to the sound reproducing device via the terminal 44.

ここで、上記音程シフト装置30の音程シフト量設定機
構について説明する。Here, the pitch shift amount setting mechanism of the pitch shift device 30 will be described.

まず、上記端子33に供給されたワード同期クロック信
号S_WDCKは上記タイミング・コントロール回路40に供給
されると共に、位相同期クロック生成回路（以下PLL回
路と記す）45に供給される。このPLL回路45はワード同
期クロック信号S_WDCKに同期し、CD再生装置11のシステ
ムクロック と等しい周波数のクロック信号 を生成するもので、このクロック信号 は切換スイッチ46の固定端子Ａに供給され、可動端子Ｃ
が接続されたときタイミング・コントロール回路40にマ
スタ・クロックとして供給される。一方、上記切換スイ
ッチ46の固定端子Ｂには水晶発振分周回路47からの基準
クロック信号 が供給されており、可動端子Ｃが接続されるとこのクロ
ック信号 がマスタ・クロックとしてタイミング・コントロール回
路40に供給される。尚、水晶発振分周回路47から出力さ
れるクロック信号 の周波数はCD再生装置11側の水晶発振回路24の発振周波
数_Mに等しいものである。First, the word synchronization clock signal _SWDCK supplied to the terminal 33 is supplied to the timing control circuit 40 and a phase synchronization clock generation circuit (hereinafter referred to as a PLL circuit) 45. This PLL circuit 45 synchronizes with the word synchronization clock signal _SWDCK , Clock signal with frequency equal to This clock signal produces Is supplied to the fixed terminal A of the changeover switch 46, and the movable terminal C
Is supplied to the timing control circuit 40 as a master clock. On the other hand, at the fixed terminal B of the changeover switch 46, the reference clock signal from the crystal oscillation frequency dividing circuit 47 is supplied. Is supplied and the movable terminal C is connected, this clock signal Is supplied to the timing control circuit 40 as a master clock. The clock signal output from the crystal oscillation frequency divider circuit 47 The frequency of is equal to the oscillation frequency _M of the crystal oscillation circuit 24 on the CD reproducing device 11 side.

上記水晶発振分周回路47はクロック信号 の他に分周クロック信号 及びサンプリングクロック信号S_ADCKを生成するもの
で、分周クロック信号 はシステム・コントロール回路48に供給され、サンプリ
ングクロック信号S_ADCFはアナログ・デジタル交換回路
（以下A/D変換回路と記す）49のクロック入力端に供給
される。このA/D回路49は端子50を介してCD再生装置11
から制御電圧V_Cを入力し、上記サンプリングクロック信
号S_ADCKに応じてデジタルデータ信号に変換するもの
で、このデジタルデータ信号はCD再生装置11の可変速度
再生時の音程変化補償に必要な再生速度変化情報なる制
御電圧データD_Cとして上記システム・コントロール回路
48に供給される。そして、このシステム・コントロール
回路48には、モード切換スイッチ511、音程シフト量選
択釦512及び表示器513を有する操作／表示部51からの操
作データD_KEYが供給される。The crystal oscillation frequency dividing circuit 47 is a clock signal. In addition to the divided clock signal And a sampling clock signal S _ADCK, which is a _divided clock signal. Is supplied to the system control circuit 48, and the sampling clock signal S _ADCF is supplied to the clock input terminal of an analog-digital exchange circuit (hereinafter referred to as A / D conversion circuit) 49. This A / D circuit 49 is connected to the CD player 11 via the terminal 50.
The control voltage V _C is input from the device and converted into a digital data signal in accordance with the sampling clock signal S _ADCK.This digital data signal is a reproduction speed necessary for compensating the pitch change during variable speed reproduction of the CD reproduction device 11. The above system control circuit as control voltage data D _{C which} is change information
Supplied to 48. Then, the system control circuit 48 is supplied with operation data D _KEY from the operation / display unit 51 having the mode changeover switch 511, the pitch shift amount selection button 512 and the display 513.

すなわち、この音程シフト装置30は、上記システム・
コントロール回路48により、CD再生装置11が規定速度で
再生しているとき操作／表示部51のモード切換スイッチ
511を（NORMAL）側にセットすることで切換スイッチ46
の可動端子ＣがＢ側に切換えられてクロック信号 がタイミング・コントロール回路40に供給され、またCD
再生装置11が可変速度で再生しているとき操作／表示部
51のモード切換スイッチ511を（COMP）側にセットする
ことで切換スイッチ46の可動端子ＣがＡ側に切換えられ
てクロック信号 がタイミング・コントロール回路40に供給されるように
なる。ここで、規定速度再生時には操作／表示部51のシ
フト量選択釦512を任意に選択することにより、操作デ
ータS_KEYがシステムコントロール回路48に供給され、操
作データD_KEY及びA/D変換回路49からの制御電圧データD
_Cから制御データD_CNTが生成されてタイミング・コント
ロール回路40に供給され、上述した音程シフト処理がな
される。尚、上記音程シフト処理は音程変化補償時にも
動作可能となっている。That is, this pitch shift device 30 is
When the CD playback device 11 is playing back at the specified speed, the control circuit 48 causes the mode selection switch of the operation / display section 51.
By setting 511 to the (NORMAL) side, the changeover switch 46
The movable terminal C of is switched to the B side and the clock signal Is supplied to the timing control circuit 40, and the CD
When the playback device 11 is playing back at a variable speed Operation / display
By setting the mode selector switch 511 of 51 to the (COMP) side, the movable terminal C of the selector switch 46 is switched to the A side and the clock signal Are supplied to the timing control circuit 40. Here, during reproduction at the specified speed, the operation data S _KEY is supplied to the system control circuit 48 by arbitrarily selecting the shift amount selection button 512 of the operation / display unit 51, and the operation data D _KEY and A / D conversion circuit 49 Control voltage data from D
Control data D _CNT is generated from _C and supplied to the timing control circuit 40, and the above-described pitch shift processing is performed. The pitch shift process can be operated even during pitch change compensation.

次に、第５図及び第６図を参照して上記デジタル音程
シフト装置の動作原理について説明する。Next, the operating principle of the digital pitch shift device will be described with reference to FIGS. 5 and 6.

第５図は音程シフトダウンの動作を示すもので、前述
したように図中｛S_WR｝はRAM37に書込まれる書込みデー
タ系列、｛S_RA｝はＡ読出しアドレスカウンタ38による
読出しデータ系列、｛S_RB｝はＢ読出しアドレスカウン
タ39による読出し系列に示している。すなわち、RAM37
にはワード同期クロック信号S_WDCKの周期 と同一の周期 でPCMデータ信号｛S_WR｝が書込まれていくが、周期T_WR
はシフト・ダウン、シフトアップによらず一定である。
ここで、図中T_MはRAM37の最大遅延可能時間T_DLの整数倍
であり、ブロック長と呼ばれている。一例として、サン
プリングクロック周波数44.1〔kHz〕、16ビットPCMデー
タ信号を64Kビットの容量のRAMで遅延させた場合、最大
遅延可能時間T_DLは約90〔m^S〕である。FIG. 5 shows the operation of pitch shift down. As described above, {S _WR } is the write data series written in the RAM 37, {S _RA } is the read data series by the A read address counter 38, {S _WR } in the figure, S _RB } is shown in the read sequence by the B read address counter 39. That is, RAM37
_Is the period of the word sync clock signal _SWDCK Same cycle as , The PCM data signal {S _WR } is written, but the cycle T _WR
Is constant regardless of shift down or shift up.
Here, T _M in the figure is an integral multiple of the maximum delay time T _DL of the RAM 37 and is called a block length. As an example, the sampling clock frequency 44.1 [kHz], if the 16-bit PCM data signal delayed by the RAM capacity of 64K bits, the maximum delay possible time T _DL is approximately 90 [m ^S].

この音程シフトダウン時にはT_M＝ｍ・T_DL（ｍ＝1,2,
3,…）の周期で２系統のA,B読出しアドレスカウンタ38,
39を交互に切換え、書込みデータ系列｛S_WR｝のT_SLOWの
期間をもつデータブロックW_n+k（ｋ＝…，−2,−1,0,1,
2,…）中のデータを書込み周期 より長い周期T_RDWNで読出す。ここで、t_n+k（０）は長
さT_Mのデータブロックの開始点で、書込みアドレスカウ
ンタ36が０番地からスタートしてτ_D（＝t_n（Ａ）−t_n
（０））時間経過した後、ｔ＝t_n（Ａ）でＡ読出しアド
レスカウンタ38をクリアさせ、RAM37の０番地よりデー
タの読出しをスタートしたとする。この読出されたデー
タブロックをW_n′とすれば、W_n′の読出しがｔ＝t
_n+1（Ｂ）まで行なわれる（t_n+1（Ｂ）−t_n（Ａ）＝
T_M）と、Ｂ読出しアドレスカウンタ39をクリアさせた後
スタートさせ、データブロックW_n+1の読出しを行ない、
データ系統｛S_RB｝におけるデータブロックW_n+1′とな
る。以後T_Mの周期でA,B読出しアドレスカウンタ38,39を
交互に切換えてRAM37からのデータ読出しを行ない、デ
ータ系列｛S_RA｝にはW_n′，W_n+2′，W_n+4′，…，
W_n+2i′，…のデータブロックが、データブロック
｛S_RB｝にはW_n+1′，W_n+3′，…，W_n+(2i-1)′，…のデ
ータブロックが得られる。At the time of this pitch shift down, T _M = m · T _DL (m = 1,2,
3,…) cycle of two A / B read address counters 38,
39 are alternately switched, and the data block W _{n + k} (k = ..., −2, −1,0,1,) having the period of T _SLOW of the write data series {S _WR }
Write cycle of data in 2, ...) Read with longer cycle T _RDWN . Here, t _{n + k} (0) is the start point of the data block of length T _M , and the write address counter 36 starts from address 0 and τ _D (= t _n (A) −t _n
It is assumed that after (0) time has elapsed, the A read address counter 38 is cleared at t = t _n (A) to start reading data from the address 0 of the RAM 37. If this read data block is W _n ′, the read of W _n ′ is t = t.
_{n + 1} (B) is performed (t _{n + 1} (B) −t _n (A) =
T _M ) and the B read address counter 39 are cleared and then started to read the data block W _{n + 1} .
It becomes the data block W _{n + 1} ′ in the data system {S _RB }. Thereafter, in the cycle of T _M , the A and B read address counters 38 and 39 are alternately switched to read data from the RAM 37, and W _n ′, W _{n + 2} ′, W _{n + 4} is added to the data sequence {S _RA }. ’……
A data block of W _{n + 2i} ′, ..., and a data block of W _{n + 1} ′, W _{n + 3} ′, ..., W _{n + (2i-1)} ′, ... are obtained in the data block {S _RB }. .

このようにして得られた｛S_RA｝，｛S_RB｝の２系列の
データはクロスフェード回路42によって接続され、サン
プリング周期T_RDWNの新しいデータ系列｛S_CF｝となる。
上記クロスフェード回路42はA,B読出しアドレスカウン
タ38,39の切換点t_n（Ａ），t_n+1（Ｂ），t_n+2（Ａ），t
_n+3（Ｂ），…におけるデータブロックW_n+p′，W_n+r′
の接続をなめらかにし、D/A変換後のアナログ信号S_Aの
クリック雑音を防止するためにクロスフェード処理によ
りτ_CFの期間におけるデジタルデータの接続を行なうも
のである。このクロスフェード処理は磁気テープ編集に
おける斜め切りスプライシングと同等のものであり、読
出しデータ系列｛S_RA｝，｛S_RB｝の各データに第７図
（ａ）または（ｂ）に示すような乗数データをデジタル
乗算することにより行なっている。以上のように音程シ
フトダウン処理されたPCMデータ信号S_CFのサンプリング
周期T_RDWNは、RAM37への書込み周期T_WRより長くなって
おり、T_WR＜T_RDWNによって生じる書込みデータ系列｛S
_WR｝の過剰データ部（T_M‐T_SLOW）を読み飛ばすことに
よって時間的つじつまを合わせている。従ってD/A回路4
3で復元した音楽（アナログ）信号S_Aは、曲のテンポに
変化はなく、音程のみが低下する。The two series of data of {S _RA } and {S _RB } thus obtained are connected by the crossfade circuit 42 and become a new data series {S _CF } of the sampling cycle T _RDWN .
The crossfade circuit 42 has switching points t _n (A), t _{n + 1} (B), t _{n + 2} (A), t of the A and B read address counters 38 and 39.
Data blocks W _{n + p} ′, W _{n + r} ′ in _{n + 3} (B), ...
In order to smooth the connection of and to prevent the click noise of the analog signal S _A after D / A conversion, the digital data is connected in the period of τ _CF by the crossfade process. This cross-fade process is equivalent to the diagonal cutting splicing in magnetic tape editing, and the data in the read data series {S _RA } and {S _RB } are multiplied by multiplier data as shown in FIG. 7 (a) or (b). Is performed by digitally multiplying. As described above, the sampling period T _RDWN of the PCM data signal S _CF subjected to the pitch down processing is longer than the writing period T _WR to the RAM 37, and the writing data series {S _WR <T _RDWN
And combined temporal lame by skipping over the data portion of the _WR} a (T _M -T _SLOW). Therefore, D / A circuit 4
The music (analog) signal S _A restored in 3 has no change in the tempo of the song, and only the pitch decreases.

第６図は音程シフトアップの動作を示すもので、この
音程シフトアップ時には書込みデータ系列｛S_WR｝のT
_FASTの期間のデータをT_M（＝ｍ・T_DL）の周期でA,B読出
しアドレスカウンタ38,39を交互に切換え、書込み周期T
_WRより短い周期T_RUPでRAM37よりデータを読出す。この
読出しアドレスカウンタ切換時の読出しデータ系列｛S
_RA｝のデータブロックW_n+P″および｛S_RB｝のデータブ
ロックW_n+q″（|p−q|＝１）のクロスフェード処理は前
述の音程シフトダウン時の動作と同様である。Fig. 6 shows the operation of pitch shift up. At this pitch shift up, the T of the write data series {S _WR } is
The data of _FAST period is written at the write cycle T by alternately switching the A and B read address counters 38 and 39 at the cycle of T _M (= m · T _DL ).
Data is read from RAM37 at a cycle T _RUP shorter than _WR . The read data series {S
_The crossfade processing of the data block W _{n + P} ″ of _RA } and the data block W _{n + q} ″ (| p−q | = 1) of {S _RB } is the same as the above-described operation at the time of pitch shift down.

このように音程シフトアップ時にはT_WR＞T_RUPである
ため、書込みデータ系列｛S_WR｝に読出し用のデータ不
足が生じる。このデータ不足に対しては、書込みデータ
系列｛S_WR｝の（T_FAST‐T_M）の部分を２重読みすること
で時間的つじつまを合わせている。従って、D/A回路43
で復元された音楽信号S_Aは、曲のテンポは変化せずに音
程のみが上昇する。As described above, since T _WR > T _RUP at the time of pitch shift up, a shortage of read data occurs in the write data series {S _WR }. To cope with this data shortage, the time point is adjusted by double reading the (T _FAST -T _M ) part of the write data series {S _WR }. Therefore, the D / A circuit 43
In the music signal S _A restored by, only the pitch rises without changing the tempo of the song.

尚、ここでは読出しアドレスカウンタ38,39の切換点t
_n（Ａ），t_n+1（Ｂ），t_n+3（Ａ），…を書込みアドレ
スカウンタ36のスタート点（０番地）から時間τ_D経過
後に設定しているが、これはT_WR＜T_RDWNあるいはT_WR＞T
_RUPによる書込みアドレスが読出しアドレスを追い越す
（T_WR＜T_RDWN）ことがないように、または読出しアドレ
スが書込みアドレスを追い越すことがないようにするた
めである。従って、上記音程シフト装置30では、読出し
アドレスカウンタ38,39の切換点を書込みアドレスをタ
イミング・コントロール回路40でモニタすることにより
検知し、読出しアドレスが常に書込みアドレスの後追い
をし、両アドレスが交錯することがないように音程シフ
ト量に応じて前記切換点のτ_Dの期間の他にブロック長T
_M及びクロスフェード期間τ_CFを変化させることによ
り、聴感上の違和感をできる限り小さくしている。Here, the switching point t of the read address counters 38, 39
_n (A), t _{n + 1} (B), t _{n + 3} (A), ... are set after the time τ _{D has} elapsed from the start point (address 0) of the write address counter 36, but this is T _WR <T _RDWN or T _WR > T
_This is to prevent the write address by _RUP from overtaking the read address (T _WR <T _RDWN ) or the read address from overtaking the write address. Therefore, in the pitch shift device 30, the switching point of the read address counters 38 and 39 is detected by monitoring the write address with the timing control circuit 40, and the read address always follows the write address, and both addresses are interleaved. So that the block length T can be adjusted according to the pitch shift amount in addition to the period of τ _{D at} the switching point.
By changing _M and the crossfade period τ _CF , the sense of discomfort in hearing is minimized.

さらに、タイミング・コントロール回路40における読
出しアドレスクロック生成回路の具体的な回路を第８図
に示し、また第９図に各主要部の出力波形を示して、そ
の構成及び動作について説明する。Further, FIG. 8 shows a specific circuit of the read address clock generation circuit in the timing control circuit 40, and FIG. 9 shows output waveforms of respective main parts to explain the configuration and operation thereof.

すなわち、上記読出しアドレスクロック生成回路は、
８ビットプリセッタブル同期式アップカウンタ60、イン
バータ61及びＤ型フリップフロップ62で構成されてお
り、システム・コントロール回路48から与えられる制御
データD_CNTを上記カウンタ60のプリセットデータとして
いる。尚、カウンタ60のCO端子から出力される信号S_CO
はキャリー出力である。ここで、規定再生速度モードに
おけるワード同期クロック信号S_WDCKの周波数を_is、P
LL回路45における周波数変換倍率をＭ、この読出しアド
レスクロック生成回路に与えられる８ビットプリセット
データの10進変換値をD_CNTとすれば、この回路で生成さ
れる読出しアドレスクロック信号S_ADCKの周波数_ADCK
は、 で与えられる。一般に、音程シフト装置は、等分平均律
音階に従って±1/2オクターブの範囲にわたって半音ス
テップ（100セントステップ）で上下６段階の音程シフ
トを行なうようになされている。等分平均律音階におい
ては１オクターブの区間を12の等しい区間に分割し、隣
接する音の周波数比が となるようにしている。つまり、出発音の周波数を
_O、出発音からＮ半音の音の周波数F_Nは、 により与えられる。また、上記セントとは周波数比が となる任意の２音の音程を表わすものであり、半音が10
0セントに等しく、出発音からｎセントの音の周波数F_n
は、（２）式と同様に出発音を_Oとして、 で与えられる。このことから、上記制御データD_CNTはｎ
をシフト量として（１）より算出すると、 となる。この制御データD_CNTは整数であるから、システ
ム・コントロール回路48では、 が最小となるD_CNTを選択している。したがって、音程シ
フトのみであればPLL回路45の動作が可能な範囲におい
て種々のサンプリング周波数のPCMデータ信号S_PCMを出
力する機器に接続できることになる。That is, the read address clock generation circuit is
It is composed of an 8-bit presettable synchronous up counter 60, an inverter 61 and a D-type flip-flop 62, and the control data D _CNT given from the system control circuit 48 is used as preset data of the counter 60. The signal S _CO output from the CO terminal of the counter 60
Is the carry output. Here, the frequency of the word sync clock signal _SWDCK in the specified playback speed mode _is
If the frequency conversion rate in the LL circuit 45 is M and the decimal conversion value of the 8-bit preset data given to this read address clock generation circuit is D _CNT , the frequency _{ADCK of the} read address clock signal S _ADCK generated by this circuit
Is Given in. Generally, the pitch shifting device is adapted to perform pitch shifting in six steps up and down in semitone steps (100 cent steps) over a range of ± 1/2 octave according to the equal tempered scale. In the equal tempered scale, one octave section is divided into 12 equal sections, and the frequency ratio of adjacent notes is I am trying to become. In other words, the frequency of the pronunciation
_O , the frequency F _N of the sound from the _output to N semitones is Given by Also, the frequency ratio with the above cent is Represents the pitch of any two tones, and a semitone is 10
The frequency F _n of the sound that is equal to 0 cent and equal to 0 cent
Is the same as formula (2), with the pronunciation being _O , Given in. From this, the control data D _CNT is n
When the shift amount is calculated from (1), Becomes Since this control data D _CNT is an integer, in the system control circuit 48, The D _CNT that minimizes is selected. Therefore, if only the pitch is shifted, it can be connected to a device that outputs the PCM data signal S _PCM of various sampling frequencies within the range in which the PLL circuit 45 can operate.

次に、音楽信号の再生速度を変化させた場合には音程
の変化を伴なうが、この音程変化を音程シフト装置は下
記のようにして補償している。すなわち、音楽信号の再
生速度を規定速度から±ｘ％変化させた場合、規定速度
での音程を基準とした音程変化Ｄセントは次のように与
えられる。Next, when the reproduction speed of the music signal is changed, a change in pitch is accompanied, and the pitch shift device compensates for this change in pitch as follows. That is, when the reproduction speed of the music signal is changed by ± x% from the specified speed, the pitch change D cent based on the pitch at the specified speed is given as follows.

（但し、シフトダウン時はｘ＜100）そこで、規定速度
における音程を得るようにするには、−Ｄセントの音程
シフトを行なえば良い。つまり、±ｘ％再生速度を変化
させた場合のPCMデータ信号S_PCMのサンプリング周波数
_O′は、規定速度でのワード同期クロック信号S_WDCKの
周波数を_isとすれば、 となり、−Ｄセントの音程シフトを行なう場合のRAM37
からの読出し周波数_O″は、 となる。結局、音程補償を行なう場合には、RAM37から
の読出し周期を1/_isに固定すればよいことになる。 (However, when shifting down, x <100) Therefore, in order to obtain a pitch at a specified speed, a pitch shift of -D cent may be performed. In other words, sampling frequency of PCM data signal S _PCM when ± x% playback speed is changed
_O ′ is the frequency of the word sync clock signal _SWDCK at the specified speed _is , And RAM37 when performing a pitch shift of -D cent
The read frequency from _O ″ is Becomes After all, when performing pitch compensation, it is sufficient to fix the read cycle from the RAM 37 to 1 / _is .

第４図に示した従来のデジタル音程シフト装置では、
音程変化の補償をしない（NORMAL）モードで、入力PCM
データ信号S_PCMのサンプリング周波数が規定周波数でか
つ音程シフト量が０の場合、出力アナログ信号S_Aの歪率
を低くおさえるためクロスフェード処理を停止させ、メ
モリ回路34及びクロスフェード回路42を単に遅延を行な
うシフトレジスタとして動作させている。そして、メモ
リ回路34への書込み及び読出しの同期をとる必要から、
読出しアドレスクロックS_RDCKを生成するタイミング・
コントロール回路40のマスタクロック は、ワード同期クロックS_WDCKを基準入力とするPLL回路
45で生成されるクロックS_PLLとしているが、切換スイッ
チ511を（COMP）側にセットした音程変化補償モードで
は、タイミング・コントロール回路40のマスタクロック
はCD再生装置11の再生速度変化に同期して周波数が変化
する信号S_PLLから水晶発振分周回路47により生成される
固定周波数クロック信号 に切換えられる。このクロック信号 の周波数は_Mであるので、（１）式により を満たす制御データを読出しアドレスクロック生成回路
に与えることで_RDCK≒_Oの周波数に固定される。
尚、音程変化補償動作においても、RAM37に対する書込
み周期と読出し周期が異なることによって生じる書込み
アドレスと読出しアドレスとの交錯を防止するために、
再生速度変化に応じて読出しアドレスカウンタ38,39の
切換点、ブロック長T_M及びクロスフェード期間τ_CFを設
定しなければならないので、この動作を行なうためには
音程シフト装置側で再生速度変化を検出する必要があ
る。そこで、上記音程シフト装置30では、CD再生装置11
からVCO回路25の制御電圧V_Cを入力し、A/D回路49により
制御電圧V_CからCD再生装置11の再生速度情報をデジタル
量で得て、システム・コントロール回路48によりアドレ
スカウンタ切換点、ブロック長およびクロスフェード期
間を設定するために必要な制御データD_CNTを生成してタ
イミング・コントロール回路40に与えている。In the conventional digital pitch shift device shown in FIG. 4,
Input PCM in NORMAL mode without pitch change compensation
When the sampling frequency of the data signal S _PCM is the specified frequency and the pitch shift amount is 0, the crossfade processing is stopped to suppress the distortion rate of the output analog signal S _A , and the memory circuit 34 and the crossfade circuit 42 are simply delayed. It operates as a shift register that performs. Since it is necessary to synchronize writing and reading with respect to the memory circuit 34,
Timing of generating read address clock S _RDCK
Master clock of control circuit 40 Is a PLL circuit that uses the word synchronization clock _SWDCK as a reference input.
Although the clock S _PLL generated by 45 is used, in the pitch change compensation mode in which the changeover switch 511 is set to the (COMP) side, the master clock of the timing control circuit 40 synchronizes with the change in the playback speed of the CD playback device 11. fixed frequency clock signal generated by a crystal oscillator divider 47 from signal S _PLL whose frequency varies Is switched to. This clock signal Since the frequency of is _M , according to equation (1) By _supplying control data satisfying the above conditions to the read address clock generation circuit, the frequency is fixed at _RDCK ≈ _O.
In the pitch change compensating operation as well, in order to prevent the write address and the read address from intersecting due to the difference between the write cycle and the read cycle for the RAM 37,
The switching points of the read address counters 38 and 39, the block length T _M and the crossfade period τ _CF must be set according to the change in the reproduction speed. Need to detect. Therefore, in the pitch shift device 30, the CD playback device 11
The control voltage V _C of the VCO circuit 25 is input from the A / D circuit 49, the reproduction speed information of the CD reproducing device 11 is obtained from the control voltage V _C by the A / D circuit 49 in a digital amount, and the system control circuit 48 sets the address counter switching point. The control data D _CNT required for setting the block length and the crossfade period are generated and given to the timing control circuit 40.

〔背景技術の問題点〕[Problems of background technology]

しかしながら、上記のような従来のデジタル音程シフ
ト装置では、A/D変換回路49で得られるデジタルデータ
はCD再生装置11側の可変抵抗VRの可動端子移動位置と正
確に対応しているが、VCO回路25の発振周波数変化、す
なわちCD再生装置11の再生速度変化と正確に対応してい
るとは限らない。これはVCO回路25を構成する部品のば
らつきによるもので、例えば第10図に示すように、制御
電圧V_Cに対するVCO回路25の発振周波数_Vついてａが所
望の特性であるとすれば、再生装置によってはこれに適
合しないｂまたはｃの特性を有するものもある。However, in the conventional digital pitch shift device as described above, the digital data obtained by the A / D conversion circuit 49 exactly corresponds to the moving position of the movable terminal of the variable resistor VR on the CD reproducing device 11 side. It does not always correspond exactly to the change in the oscillation frequency of the circuit 25, that is, the change in the reproduction speed of the CD reproducing device 11. This is because of variations in the components that make up the VCO circuit 25. For example, as shown in FIG. 10, if the oscillation frequency _V of the VCO circuit 25 with respect to the control voltage V _C is a desired characteristic, then the reproducing device Some have properties of b or c that are not compatible with this.

このため、CD再生装置との組み合わせによっては、音
程補償動作を行なう場合、音程シフト装置側では実際の
再生速度に適合しない読出しアドレスカウンタ切換点、
ブロック長、クロスフェード幅を設定することがあり、
この場合には読出しアドレスと書込みアドレスの交錯が
生じてD/A変換回路43で復元した音楽信号に聴感上違和
感を生じさせる。上記VCO回路25を構成する部品を精度
の高い部品とする、あるいは調整により所望の特性とな
るように制御手段を設ける等により上記問題を回避する
としても、これではCD再生装置の経済性が損われ、また
調整時間増加等の問題も生じてしまうことになる。ま
た、CD再生装置の機種によってはデジタル出力のみ設け
ている、あるいはVCO制御電圧V_C出力を設けていても制
御電圧V_Cを発生するための基準電圧＋Ｖが異なることも
あり、上記音程シフト装置では特定の機種との間で音程
変化補償が可能となるという、汎用性に欠けた装置とな
る欠点も有している。さらに、音程変化補償は特定のサ
ンプリング周波数_Oを有するデジタルオーディオ再生
機器に対してのみ有効である点でも汎用性を欠いてい
る。Therefore, depending on the combination with the CD playback device, when performing the pitch compensation operation, the read address counter switching point that does not match the actual playback speed on the pitch shift device side,
Block length and crossfade width may be set,
In this case, the read address and the write address are crossed with each other, and the music signal reconstructed by the D / A conversion circuit 43 is uncomfortable to the listener. Even if the above-mentioned problem is avoided by making the parts constituting the VCO circuit 25 high-precision parts, or by providing a control means so that desired characteristics can be obtained by adjustment, this will impair the economical efficiency of the CD reproducing device. In addition, problems such as increase in adjustment time will occur. Further, depending on the model of the CD reproducing device, only the digital output is provided, or even if the VCO control voltage V _C output is provided, the reference voltage + V for generating the control voltage V _C may be different, so the pitch shifting device described above. However, it also has a drawback that it becomes a device lacking versatility that it is possible to compensate pitch changes with a specific model. Furthermore, pitch change compensation lacks versatility in that it is effective only for a digital audio playback device having a specific sampling frequency _O.

〔発明の目的〕[Object of the Invention]

この発明は上記のような問題を改善するためになされ
たもので、デジタルデータ信号の供給源である可変速度
再生機能を有するデジタルオーディオ信号再生機器側の
ばらつきによらず、再生速度変化に適合した音程変化補
償機能を有し、かつ汎用性のあるデジタル音程シフト装
置を提供することを目的とする。The present invention has been made to solve the above problems, and adapts to a change in reproduction speed regardless of variations on the side of a digital audio signal reproducing device having a variable speed reproduction function which is a source of supplying a digital data signal. An object of the present invention is to provide a versatile digital pitch shift device having a pitch change compensation function.

〔発明の概要〕[Outline of Invention]

すなわち、この発明に係るデジタル音程シフト装置
は、デジタルオーディオ信号記録媒体の可変速度再生機
能を有し、前記記録媒体からデジタルオーディオ信号を
再生すると共にワード同期クロック信号を再生して、各
信号を外部出力可能とするデジタルオーディオ信号再生
機器と組合わせて用いられ、シフト量に応じて再生デジ
タルオーディオ信号をデジタル処理することによって、
そのアナログ変換後の音程をシフトするデジタル音程シ
フト装置において、前記デジタルオーディオ信号を記憶
するメモリ回路と、前記デジタルオーディオ信号を前記
ワード同期クロック信号に同期して前記メモリ回路に書
込む書込み制御手段と、それぞれ交互に駆動され、前記
メモリ回路に記憶されたデジタルオーディオ信号を指定
読出しアドレス位置から指定速度で読み出す第１、第２
の読出し制御手段と、前記第１、第２の読出し制御手段
でそれぞれ読み出された２系統のデジタルオーディオ信
号を指定位置でクロスフェード処理によって接続するク
ロスフェード処理手段と、前記ワード同期クロック信号
の周期または周波数を前記デジタルオーディオ信号の再
生速度情報として検出する再生速度検出手段と、前記シ
フト量及び前記再生速度検出手段で検出された再生速度
情報から前記第１、第２の読出し制御手段の駆動切換
点、読出しアドレス位置及び読出し速度を求めると共
に、前記クロスフェード処理手段の接続位置を求めて、
それぞれの手段に指定するタイミング制御手段とを具備
したことを特徴とするものである。That is, the digital pitch shift device according to the present invention has a variable speed reproduction function for a digital audio signal recording medium, reproduces a digital audio signal from the recording medium, reproduces a word synchronization clock signal, and outputs each signal to an external device. It is used in combination with a digital audio signal playback device that enables output, and by digitally processing the playback digital audio signal according to the shift amount,
In a digital pitch shift device for shifting the pitch after the analog conversion, a memory circuit for storing the digital audio signal, and a write control means for writing the digital audio signal in the memory circuit in synchronization with the word synchronization clock signal. First and second, which are alternately driven and read the digital audio signal stored in the memory circuit from a designated read address position at a designated speed.
Read control means, crossfade processing means for connecting two systems of digital audio signals read by the first and second read control means by crossfade processing at a specified position, and the word synchronization clock signal. Reproduction speed detecting means for detecting a cycle or frequency as reproduction speed information of the digital audio signal, and driving of the first and second read control means based on the shift amount and the reproduction speed information detected by the reproduction speed detecting means. The switching point, the read address position, and the read speed are obtained, and the connection position of the crossfade processing means is obtained,
It is characterized in that it is provided with timing control means for designating each means.

〔発明の実施例〕Example of Invention

以下、第１図乃至第３図を参照してこの発明の一実施
例を詳細に説明する。但し、第１図において第４図と同
一部分には同一符号を付して示し、ここでは異なる部分
についてのみ述べる。An embodiment of the present invention will be described in detail below with reference to FIGS. However, in FIG. 1, the same parts as those in FIG. 4 are designated by the same reference numerals, and only different parts will be described here.

第１図はその構成を示すもので、このデジタル音程シ
フト装置に入力されたワード同期クロック信号S_WDCKは
前記タイミング・コントロール回路40、後述する切換ス
イッチ74及び分周回路71にそれぞれ供給され、分周回路
71で1/Pまたは1/Qに分周された後、周期カウンタ回路72
に供給される。この周期カウンタ回路72は、第２図に取
出して示すように、分周回路71からの分周信号S_INより
周期τ_M（一定）のパルス信号S_MMを生成するデジタルワ
ンショット回路721、遅延回路722、ｍビットカウンタ72
3、ｍビットラッチ回路724、ラッチクロック生成回路72
5及びｍビットカウンタ723が上限限界及び下限限界にな
ったことを検出するアッパー・ロアー検出回路726で構
成されるもので、水晶発振分周回路73から出力されるカ
ウントクロック信号S_COUNTを入力して周期カウントを行
ない、前記システム・コントロール回路48からの要求信
号S_RQに応じてカウント結果である計数データD_SPDをシ
ステム・コントロール回路48に与えるものである。FIG. 1 shows the configuration thereof. The word synchronizing clock signal _SWDCK input to this digital pitch shift device is supplied to the timing control circuit 40, a changeover switch 74 and a frequency _dividing circuit 71 which will be described later, respectively, and is divided. Circuit
After being divided into 1 / P or 1 / Q by 71, the period counter circuit 72
Is supplied to. As shown in FIG. 2, the cycle counter circuit 72 includes a digital one-shot circuit 721 for generating a pulse signal S _MM having a period τ _M (constant) from a frequency-divided signal S _IN from the frequency divider circuit 71, a delay circuit 721. Circuit 722, m-bit counter 72
3, m-bit latch circuit 724, latch clock generation circuit 72
It is composed of an upper / lower detection circuit 726 for detecting that the 5 and m-bit counter 723 has reached the upper limit and the lower limit, and receives the count clock signal S _COUNT output from the crystal oscillation frequency dividing circuit 73. Cycle counting is performed and the count data D _SPD as the count result is given to the system control circuit 48 in response to the request signal S _RQ from the system control circuit 48.

さらに上記周期カウンタ回路72について詳述する。ま
ず、第３図（ａ）に示すようなクロック信号S_INを入力
すると、デジタルワンショット回路721はクロック信号S
_INから同図（ｂ）に示すようにある一定の期間τ_Mだけ
Ｈ（ハイ）レベルとなるパルス信号S_MMを生成する。こ
のパルス信号S_MMは遅延回路722により同図（ｃ）に示す
ように所定時間遅延されてｍビットカウンタ723のクリ
ア端子CLEARに供給される。つまり、このｍビットカウ
ンタ723は遅延回路722の出力信号S_INDLがＨレベルのと
きクリア期間t_CLEARとなり、Ｌ（ロー）レベルのときカ
ウント期間t_COUNTとなる。ここで、ｍビットカウンタ72
3はクロック入力端CLOCKに供給される水晶発振分周回路
73からのカウントクロック信号S_COUNTを上記カウント期
間t_COUNTのみカウントする。つまり、同図（ｄ）に示す
ようなカウントクロック信号S_COUNTを入力したときその
カウント内容は同図（ｅ）に示すようになってｍビット
ラッチ回路724に供給される。ここで、ラッチクロック
生成回路725は、システム・コントロール回路48からの
要求信号S_RAに応じて入力クロック信号S_INの１周期を検
出し、同図（ｆ）に示すようなラッチクロック信号S_LT
を生成してｍビットラッチ回路724のクロック入力端子C
LOCKに出力している。このため、ｍビットラッチ回路72
4はラッチクロック信号S_LTを入力する毎にｍビットカウ
ンタ723のカウント内容をラッチする。このｍビットラ
ッチ回路724でラッチされたデータは計数データD_SPDと
して前記システム・コントロール回路48に供給される。Further, the cycle counter circuit 72 will be described in detail. First, when a clock signal S _IN as shown in FIG. 3A is input, the digital one-shot circuit 721 causes the clock signal S _IN to enter.
_{From IN} , a pulse signal S _MM which is at H (high) level for a certain period τ _M is generated as shown in FIG. The pulse signal S _MM is delayed by the delay circuit 722 for a predetermined time as shown in FIG. 7C and supplied to the clear terminal CLEAR of the m-bit counter 723. That is, the m-bit counter 723 has a clearing period t _CLEAR when the output signal S _INDL of the delay circuit 722 is at H level, and has a counting period t _COUNT when it is at L (low) level. Where m-bit counter 72
3 is a crystal oscillation frequency divider supplied to the clock input terminal CLOCK
The count clock signal S _COUNT from 73 is counted only in the count period t _COUNT . That is, when the count clock signal S _COUNT as shown in FIG. 7D is input, the count content is supplied to the m-bit latch circuit 724 as shown in FIG. Here, the latch clock generation circuit 725 detects one cycle of the input clock signal S _IN according to the request signal S _RA from the system control circuit 48, and the latch clock signal S _LT as shown in FIG.
Clock input terminal C of the m-bit latch circuit 724
Outputting to LOCK. Therefore, the m-bit latch circuit 72
4 latches the count content of the m-bit counter 723 every time the latch clock signal S _LT is input. The data latched by the m-bit latch circuit 724 is supplied to the system control circuit 48 as the count data D _SPD .

また、上記水晶発振分周回路73は発振周波数 の水晶振動子による発振回路と分周回路とから構成さ
れ、システム・コントロール回路48に前記マスタクロッ
ク信号 を、周期カウンタ回路72にカウントクロック信号S_COUNT
を、切換スイッチ74に周波数が もしくは の基準クロック信号 をそれぞれ生成出力するものである。また、上記切換ス
イッチ74は固定端子Ｘに供給されるワード同期クロック
信号S_WDCK及び固定端子Ｙに供給される基準クロック信
号 を可動端子Ｚの接続切換により選択出力するもので、こ
の切換スイッチ74で選択されたクロック信号は前記PLL
回路45に供給される。このPLL回路45は前述したように
入力クロック信号に同期したマスタクロック信号 を生成するもので、このマスタクロック信号 は前記タイミング・コントロール回路40に供給される。In addition, the crystal oscillation frequency divider circuit 73 It is composed of an oscillator circuit and a frequency divider circuit using the crystal oscillator of the above, and the master clock signal is supplied to the system control circuit 48. The count in period counter circuit 72 the clock signal S _COUNT
To the selector switch 74 Or Reference clock signal Are generated and output respectively. Further, the changeover switch 74 is a word synchronization clock signal _SWDCK supplied to the fixed terminal X and a reference clock signal supplied to the fixed terminal Y. Is selectively output by switching the connection of the movable terminal Z, and the clock signal selected by the changeover switch 74 is the PLL.
It is supplied to the circuit 45. This PLL circuit 45 is a master clock signal synchronized with the input clock signal as described above. This master clock signal produces Is supplied to the timing control circuit 40.

ここで、図中符号76はサンプリング周波数切換スイッ
チであり、この切換スイッチ76は当該音程シフト装置に
接続される可変速度再生機能を有するデジタルオーディ
オ信号再生機器の規定サンプリング周波数を上記システ
ム・コントロール回路48に供給するためのものである。
つまり、これは再生機器のサンプリング周波数が であればＨ側に閉じ、 であればＬ側に閉じることによってなされるものであ
る。そして、システム・コントロール回路48では上記ス
イッチ76の設定位置を読取って切換制御信号S_PQを生成
し、この制御信号S_PQを上記分周回路71及び水晶発振分
周回路73に供給して分周比（1/P,1/Q）の選択及び基準
クロック信号 の周波数 の選択を行なうようになされており、また操作／表示部
51のモード切換スイッチ511の操作に応じて切換制御信
号S_N/Cを生成し、この制御信号S_N/Cを切換スイッチ74に
供給してワード同期クロック信号S_WDCK及び基準クロッ
ク信号 の選択を行なうようになされている。Here, reference numeral 76 in the figure denotes a sampling frequency changeover switch, and this changeover switch 76 sets the specified sampling frequency of the digital audio signal reproducing device having a variable speed reproducing function connected to the pitch shifting device to the system control circuit 48. Is to supply to.
In other words, this is because the sampling frequency of the playback device is If so, close to H side, If so, it is done by closing to the L side. Then, the system control circuit 48 reads the setting position of the switch 76 generates a switching control signal S _PQ, dividing the control signal S _PQ to supply to the divider 71 and the crystal oscillator frequency dividing circuit 73 Select ratio (1 / P, 1 / Q) and reference clock signal Frequency It is designed to select the
A changeover control signal S _{N / C} is generated in response to the operation of the mode changeover switch 511 of 51, and this control signal S _{N / C} is supplied to the changeover switch 74 to supply the word synchronization clock signal S _WDCK and the reference clock signal. The choice is made.

さらに、前記操作／表示部51にはシステム・コントロ
ール回路48から表示データD_DISPが供給され、カウント
表示部514に規定再度速度に対する再生速度変化量を％
表示すると共に、この変化量が上限限界及び下限限界に
達したとき警告LED515,516を点灯させるようになされて
いる。Further, the display data D _DISP is supplied from the system control circuit 48 to the operation / display unit 51, and the count display unit 514 again displays the playback speed change amount relative to the speed in%.
While displaying, the warning LEDs 515 and 516 are turned on when the amount of change reaches the upper limit and the lower limit.

上記のような構成において、以下その動作について説
明する。The operation of the above configuration will be described below.

まず、PCMデータ信号の供給源であるデジタルオーデ
ィオ信号再生機器の再生速度が規定速度であり、サンプ
リング周波数がＰ・_Sであるとする。この場合は操作
／表示部51のモード切換スイッチ511を（NORMAL）側に
セットする。この（NORMAL）側は音程シフトモードであ
り、このときスイッチ74はシステム・コントロール回路
48からの切換制御信号S_N/Cにより固定端子Ｘ側に閉じら
れるため、PLL回路45は周波数Ｐ・_Sのワード同期クロ
ック信号S_WDCKに同期したマスタクロック信号 を生成してタイミング・コントロール回路40に出力する
ようになる。この場合の音程シフト動作については従来
のものと同様であるのでここでは説明を省略する。First, the playback speed of the digital audio signal reproducing apparatus which is a supply source of the PCM data signal is the specified speed, the sampling frequency is assumed to be P · _S. In this case, the mode selector switch 511 of the operation / display section 51 is set to the (NORMAL) side. This (NORMAL) side is the pitch shift mode, and at this time, the switch 74 is the system control circuit.
The PLL circuit 45 is closed to the fixed terminal X side by the switching control signal S _{N / C} from the 48, so that the PLL circuit 45 synchronizes with the word synchronization clock signal _SWDCK of the frequency P · _S. Is generated and output to the timing control circuit 40. Since the pitch shifting operation in this case is the same as the conventional one, the description is omitted here.

次に、上記操作／表示部51のモード切換スイッチ511
を（COMP）側にセットすることにより、音程変化補償動
作に入る。この音程変化補償動作時には、上記デジタル
オーディオ信号再生機器の規定サンプリング周波数に応
じて切換スイッチ76をセットする。ここで、スイッチ76
にセットされたサンプリング周波数が_is＝Ｐ・_Sで
あるとすれば、システム・コントロール回路48はスイッ
チ76の状態を読取って制御信号S_PQを生成出力し、分周
回路71の分周比を1/Pに切換えかつ水晶発振分周回路73
から出力される基準クロック信号 の周波数をＰ・_Sに切換える。このとき、システム・
コントロール回路48は切換制御信号S_N/Cにより切換スイ
ッチ74を固定端子Ｙ側に閉じるため、上記基準クロック
信号 がPLL回路45に供給されるようになる。Next, the mode selection switch 511 of the operation / display unit 51 described above.
Set to (COMP) side to enter pitch change compensation operation. During this pitch change compensation operation, the changeover switch 76 is set according to the specified sampling frequency of the digital audio signal reproducing device. Where switch 76
Assuming that the sampling frequency set to _is = P · _S , the system control circuit 48 reads the state of the switch 76 to generate and output the control signal _SPQ, and the frequency division ratio of the frequency division circuit 71 is set to 1 / P and crystal oscillation frequency divider 73
Reference clock signal output from Switching the frequency of the P · _S. At this time, the system
The control circuit 48 closes the changeover switch 74 to the fixed terminal Y side by the changeover control signal S _{N / C.} Will be supplied to the PLL circuit 45.

ここで、上記タイミング・コントロール回路40及びPL
L回路45は従来のものと同様であるので、マスタクロッ
ク信号 の周波数 及び読出しアドレスクロック信号S_ADCKの周波数_ADCK
は下記のように与えられる。Here, the timing control circuit 40 and the PL
Since the L circuit 45 is the same as the conventional one, the master clock signal Frequency And read address clock signal S _ADCK frequency _ADCK
Is given as:

また、音程変化補償動作時には、_ADCK＝_is＝Ｐ・
_Sとしなければならないので、システム・コントロー
ル回路48は、 なる制御データ （整数）を生成してタイミング・コントロール回路40に
供給する。 Also, during pitch change compensation operation, _ADCK = _is = P
_Since it must be _S , the system control circuit 48 Control data (Integer) is generated and supplied to the timing control circuit 40.

ところで、分周回路71で1/Pに分周されたワード同期
クロック信号S_WDCKは周期カウンタ回路72によりその周
期を計数される。この周期カウンタ回路72はその計数値
をｍビットデータD_SPDとしてシステム・コントロール回
路48に供給する。このシステム・コントロール回路48で
は上記データD_SPDから現在の再生速度の規定速度に対す
る変化量を計算し、再生速度に適した読出しアドレスカ
ウンタ38,39の切換点、ブロック長及びクロスフェード
期間の制御データD_CNTを生成してタイミング・コントロ
ール回路40に供給し、音程変化補償を行なう。By the way, the period of the word synchronization clock signal _{SWDCK divided} by 1 / P in the frequency _dividing circuit 71 is counted by the period counter circuit 72. The cycle counter circuit 72 supplies the count value to the system control circuit 48 as m-bit data D _SPD . The system control circuit 48 calculates the amount of change of the current playback speed from the specified speed from the data D _SPD , and controls the read address counters 38, 39 switching points, block length and crossfade period control data suitable for the playback speed. D _CNT is generated and supplied to the timing control circuit 40 to perform pitch change compensation.

尚、上記周期カウンタ回路72のカウント範囲はデジタ
ルオーディオ信号再生機器の再生速度可変範囲のばらつ
きを吸収できるように設定する。通常、再生速度可変幅
は音程変化との対応から±６％（±１半音の変化）ある
いは±12％（±２半音の変化）に設定される。すなわ
ち、デジタルオーディオ信号再生機器において上記の範
囲を越える再生速度変化は、記録媒体からの信号読取り
能力の低下、デジタル信号処理部の動作周波数限界の点
からほとんど行われないので、周期カウンタ回路72のカ
ウント範囲は±20％付近に設定される。この周期カウン
タ回路72の計数値から得られる規定速度に対する再生速
度の変化量はカウント表示部514に％表示され、上限限
界及び下限限界に達すると警告LED515,516によって点灯
表示される。The count range of the cycle counter circuit 72 is set so as to absorb variations in the reproduction speed variable range of the digital audio signal reproducing device. Usually, the reproduction speed variable width is set to ± 6% (change of ± 1 semitone) or ± 12% (change of ± 2 semitone) according to the change in pitch. That is, in the digital audio signal reproducing device, the reproduction speed change exceeding the above range is hardly performed in view of the deterioration of the signal reading ability from the recording medium and the limit of the operating frequency of the digital signal processing unit. The count range is set around ± 20%. The amount of change in the reproduction speed with respect to the specified speed obtained from the count value of the cycle counter circuit 72 is displayed in% on the count display unit 514, and when the upper limit and the lower limit are reached, the warning LEDs 515 and 516 turn on and display.

さらに、規定サンプリング周波数がＱ・_SのPCMデー
タ信号を入力して音程変化補償を動作させる場合には、
切換スイッチ76をＬ側に切換え、分周回路71の分周比を
1/Qに切換えかつPLL回路45への基準クロック信号 の周波数をＱ・_Sに設定する。この動作においても周
期カウンタ回路72の入力信号S_INの中心周波数は前述し
た_is＝Ｐ・_Sの場合と同様に_is＝Ｑ・_Sとなり、
これによって上記周期カウンタ回路72は何等変更も行な
うことなく周期カウントによる再生速度変化量データD
_SPDを得ることができる。また、読出しアドレスクロッ
ク信号S_ADCKの周波数_ADCKは_ADCK＝Ｑ・_Sの固定周
波数に設定され、これによって音程変化の補償が可能と
なる。尚、音程変化補償モードであっても、読出しアド
レスクロック生成回路の周波数設定データS_CNT、読出し
アドレスカウンタ38,39の切換点、ブロック長、クロス
フェード期間の操作により、従来と同様に再生速度を変
化させながら音程シフトを行なうこともできる。Furthermore, when inputting a PCM data signal with a specified sampling frequency of Q · _S to operate pitch change compensation,
Change the selector switch 76 to the L side, and change the frequency division ratio of the frequency divider circuit 71.
Switching to 1 / Q and reference clock signal to PLL circuit 45 Set the frequency of Q to _S. Also in this operation, the center frequency of the input signal S _IN of the cycle counter circuit 72 _{is is} = Q · _S , as in the case of _is = P · _S described above,
As a result, the cycle counter circuit 72 does not make any changes and the reproduction speed change amount data D
You can get _SPD . _Further , the frequency _ADCK of the read address clock signal S _ADCK is set to a fixed frequency of _ADCK = Q · _S , whereby the pitch change can be compensated. Even in the pitch change compensation mode, the playback speed can be set in the same way as in the past by operating the frequency setting data S _CNT of the read address clock generation circuit, the switching points of the read address counters 38 and 39, the block length, and the crossfade period. It is also possible to shift the pitch while changing it.

したがって、上記のように構成したデジタル音程シフ
ト装置は、音程変化補償動作を行なう場合に、入力PCM
データ信号のサンプリング周期（周波数でもよい）をカ
ウントすることにより、PCMデータ信号の供給源である
デジタルオーディオ信号再生機器の再生速度変化を正確
に検出することができるので、再度速度に適合した正確
な音程変化補償が可能となる。また、周期（もしくは周
波数）のカウント範囲を適切に設定することにより、再
生機器側のばらつき、具体的には可変周波数システムク
ロック生成用VCO回路のばらつきを無視することができ
るようになる。さらに、周期カウンタ回路72へワード同
期クロック信号S_WDCKを1/Pあるいは1/Q分周して２通り
に供給できるようにし、またPLL回路35への基準クロッ
ク信号 の周波数をＰ・_SあるいはＱ・_Sと小さな整数比の２
通りに設定できるようにしたことにより、量子化ビット
数が同じであれば異なるサンプリング周波数 及び をもつデジタルオーディオ信号再生機器に対して可変速
度再生時の音程変化の補償が可能となる。さらに、上記
分周回路71の分周比を1/P,1/Q,1/R,…、及びPLL回路45
へのクロック信号周波数をＰ・_S,Q・_S,R・_S，…
と拡張することにより、３種類以上のサンプリング周波
数に対応させることも可能である。Therefore, the digital pitch shift device configured as described above is used in the input PCM when performing the pitch change compensation operation.
By counting the sampling period (or frequency) of the data signal, it is possible to accurately detect the change in the playback speed of the digital audio signal playback device that is the source of the PCM data signal, so it is possible to accurately measure the speed again. It becomes possible to compensate the pitch change. Further, by appropriately setting the count range of the cycle (or frequency), it becomes possible to ignore the variation on the reproducing device side, specifically, the variation on the VCO circuit for generating the variable frequency system clock. Further, the word synchronous clock signal _SWDCK is _divided into 1 / P or 1 / Q to be supplied to the period counter circuit 72 in two ways, and the reference clock signal to the PLL circuit 35 is supplied. Frequency of P · _S or Q · _S and small integer ratio of 2
As the number of quantization bits is the same, different sampling frequencies can be set. as well as It becomes possible to compensate the pitch change at the time of variable speed reproduction for a digital audio signal reproducing device having. Further, the frequency division ratio of the frequency divider circuit 71 is set to 1 / P, 1 / Q, 1 / R, ..., And the PLL circuit 45.
The clock signal frequency to P ・_S , Q ・_S , R ・_S , ...
It is also possible to support three or more kinds of sampling frequencies by expanding the above.

〔発明の効果〕〔The invention's effect〕

以上詳述したようにこの発明によれば、デジタルデー
タ信号の供給源である可変速度再生機能を有するデジタ
ルオーディオ再生機器側のばらつきによらず、再生速度
変化に適合した音程変化補償機能を有し、かつ汎用性の
あるデジタル音程シフト装置を提供することができる。As described above in detail, according to the present invention, the pitch change compensation function adapted to the change in the reproduction speed is provided regardless of the variation on the side of the digital audio reproduction device having the variable speed reproduction function which is the source of the digital data signal. It is possible to provide a versatile digital pitch shift device.

【図面の簡単な説明】[Brief description of drawings]

第１図はこの発明に係るデジタル音程シフト装置の一実
施例を示すブロック回路構成図、第２図は同実施例の周
期カウンタ回路の構成を示すブロック回路図、第３図は
上記周期カウンタ回路の動作を説明するための出力波形
図、第４図は従来のデジタル音程シフト装置及びCD再生
装置の構成を示すブロック回路図、第５図乃至第７図は
それぞれ音程シフトの動作原理を説明するためのタイミ
ングチャート、第８図及び第９図はそれぞれデジタル音
程シフト装置に適用される読出しアドレスクロック生成
回路の構成及び動作を説明するための図、第10図は上記
CD再生装置に用いられるVCO回路の発振特性図である。 11……CD再生装置、18……デジタル信号処理回路、19…
…モード切換スイッチ、24……水晶発振回路、25……VC
O回路、26……制御電圧生成回路、30……デジタル音程
シフト装置、34……メモリ回路、35……書込みバッファ
回路、36……書込みアドレスカウンタ、37……RAM、38,
39……読出しアドレスカウンタ、40……タイミングコン
トロール回路、41……アドレス・マルチプレクサ、42…
…クロスフェード回路、43……D/A変換回路、45……PLL
回路、46……切換スイッチ、47……水晶発振分周回路、
48……システム・コントロール回路、49……A/D変換回
路、51……操作／表示部、511……モード切換スイッ
チ、512……音程シフト量選択釦、513……表示器、514
……カウント表示部、515,516……警報LED、60……アッ
プカウンタ、61……インバータ、62……Ｄ型フリップフ
ロップ、71……分周回路、72……周期カウンタ回路、72
1……デジタルワンショット回路、722……遅延回路、72
3……ｍビットカウンタ、724……ｍビットラッチ回路、
725……ラッチクロック生成回路、726……アッパー・ロ
ワー検出回路、73……水晶発振分周回路、74……切換ス
イッチ、S_PCM……PCMデータ信号、S_WDCK……ワード同期
クロック信号、V_C……制御電圧、D_SPD……計数データ、
D_CNT……制御データ。FIG. 1 is a block circuit configuration diagram showing an embodiment of a digital pitch shift device according to the present invention, FIG. 2 is a block circuit diagram showing the configuration of a period counter circuit of the same embodiment, and FIG. 3 is the period counter circuit. 4 is an output waveform diagram for explaining the operation of FIG. 4, FIG. 4 is a block circuit diagram showing the configuration of a conventional digital pitch shift device and a CD reproducing device, and FIGS. 5 to 7 explain the principle of pitch shift operation. 8 is a timing chart for explaining the configuration and operation of the read address clock generation circuit applied to the digital pitch shift device, and FIG. 10 is the above.
FIG. 7 is an oscillation characteristic diagram of a VCO circuit used in a CD reproducing device. 11 ... CD player, 18 ... Digital signal processing circuit, 19 ...
… Mode switch, 24 …… Crystal oscillator, 25 …… VC
O circuit, 26 ... control voltage generation circuit, 30 ... digital pitch shift device, 34 ... memory circuit, 35 ... write buffer circuit, 36 ... write address counter, 37 ... RAM, 38,
39 ... Read address counter, 40 ... Timing control circuit, 41 ... Address multiplexer, 42 ...
… Crossfade circuit, 43 …… D / A conversion circuit, 45 …… PLL
Circuit, 46 …… Changeover switch, 47 …… Crystal oscillation frequency divider,
48 ... System control circuit, 49 ... A / D conversion circuit, 51 ... Operation / display section, 511 ... Mode selection switch, 512 ... Pitch shift amount selection button, 513 ... Indicator, 514
...... Count display, 515,516 …… Alarm LED, 60 …… Up counter, 61 …… Inverter, 62 …… D type flip-flop, 71 …… Dividing circuit, 72 …… Cycle counter circuit, 72
1 ... Digital one-shot circuit, 722 ... Delay circuit, 72
3 …… m-bit counter, 724 …… m-bit latch circuit,
725 ... Latch clock generation circuit, 726 ... Upper / lower detection circuit, 73 ... Crystal oscillation frequency division circuit, 74 ... _Changeover switch, S _PCM ... PCM data signal, S _WDCK ... Word synchronization clock signal, V _C …… control voltage, D _SPD …… count data,
D _CNT: Control data.

Claims (1)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】デジタルオーディオ信号記録媒体の可変速
度再生機能を有し、前記記録媒体からデジタルオーディ
オ信号を再生すると共にワード同期クロック信号を再生
して、各信号を外部出力可能とするデジタルオーディオ
信号再生機器と組合わせて用いられ、シフト量に応じて
再生デジタルオーディオ信号をデジタル処理することに
よって、そのアナログ変換後の音程をシフトするデジタ
ル音程シフト装置において、 前記デジタルオーディオ信号を記憶するメモリ回路と、 前記デジタルオーディオ信号を前記ワード同期クロック
信号に同期して前記メモリ回路に書込む書込み制御手段
と、 それぞれ交互に駆動され、前記メモリ回路に記憶された
デジタルオーディオ信号を指定読出しアドレス位置から
指定速度で読み出す第１、第２の読出し制御手段と、 前記第１、第２の読出し制御手段でそれぞれ読み出され
た２系統のデジタルオーディオ信号を指定位置でクロス
フェード処理によって接続するクロスフェード処理手段
と、 前記ワード同期クロック信号の周期または周波数を前記
デジタルオーディオ信号の再生速度情報として検出する
再生速度検出手段と、 前記シフト量及び前記再生速度検出手段で検出された再
生速度情報から前記第１、第２の読出し制御手段の駆動
切換点、読出しアドレス位置及び読出し速度を求めると
共に、前記クロスフェード処理手段の接続位置を求め
て、それぞれの手段に指定するタイミング制御手段と、 を具備したことを特徴とするデジタル音程シフト装置。1. A digital audio signal having a variable speed reproduction function of a digital audio signal recording medium, reproducing a digital audio signal from the recording medium and a word synchronization clock signal, and enabling each signal to be output to the outside. In a digital pitch shift device which is used in combination with a playback device and digitally processes a playback digital audio signal according to a shift amount to shift the pitch after analog conversion, a memory circuit for storing the digital audio signal and Write control means for writing the digital audio signal in the memory circuit in synchronization with the word synchronization clock signal, and alternately driving the digital audio signal stored in the memory circuit from a designated read address position to a designated speed. 1st and 2nd reading Control means, crossfade processing means for connecting two systems of digital audio signals read by the first and second read control means by crossfade processing at designated positions, and a cycle of the word synchronization clock signal or Reproduction speed detecting means for detecting a frequency as reproduction speed information of the digital audio signal, and drive switching points of the first and second readout control means based on the shift amount and the reproduction speed information detected by the reproduction speed detecting means. And a timing control means for determining a read address position and a read speed and a connection position of the crossfade processing means, and designating each of the means, and a digital pitch shift device.