JP2558234B2 - Pattern generator - Google Patents

Description

【発明の詳細な説明】 （ａ）発明の技術分野 この発明は、ダイナミックメモリ（以下、DRAMとい
う。）を使用したパターン発生装置についてのものであ
る。DETAILED DESCRIPTION OF THE INVENTION (a) Technical Field of the Invention The present invention relates to a pattern generator using a dynamic memory (hereinafter referred to as DRAM).

（ｂ）従来技術と問題点 ICの機能を試験するためのパターンの容量は、試験さ
れるICがもつゲート数の２乗から３乗に比例するといわ
れている。(B) Prior art and problems The capacity of the pattern for testing the function of the IC is said to be proportional to the square to the cube of the number of gates of the tested IC.

例えば、１万ゲートをもつICのすべての機能を試験す
るためには、少なくとも１億個のパターンが必要にな
る。For example, to test all functions of an IC with 10,000 gates, at least 100 million patterns are needed.

このような場合の従来装置はメモリなどで構成されて
おり、メモリに記憶されているパターン信号をメモリか
ら読み出すようにしている。The conventional device in such a case is composed of a memory or the like, and the pattern signal stored in the memory is read from the memory.

メモリとしてはスタティックメモリに比べて消費電力
が小さく記憶容量の大きなDRAMを使用する方法も考えら
れる。As a memory, a method of using a DRAM that consumes less power and has a larger storage capacity than a static memory can be considered.

しかし、DVAMを使用すると、DRAMから連続して読み出
せるパターンの長さがDRAMのリフレッシュ周期で制限さ
れてしまうという問題がある。However, when DVAM is used, there is a problem that the length of a pattern that can be continuously read from DRAM is limited by the refresh cycle of DRAM.

次に、パターン信号の周期が50nsの場合に、１億個の
パターン信号をDRAMから読み出す場合を第３図のDRAMの
動作状態図で説明する。Next, a case where 100 million pattern signals are read from the DRAM when the cycle of the pattern signal is 50 ns will be described with reference to the operation state diagram of the DRAM of FIG.

第３図アはDRAMの動作状態を示し、第３図アのT1はDR
AMのデータ保持時間で、時間T1の間にDRAMからパターン
信号を読み出す。なお、第３図アは時間T1が2msの場合
を示す。Figure 3a shows the operating state of the DRAM, and T1 in Figure 3a is DR.
A pattern signal is read from the DRAM during the time T1 in the data retention time of AM. Note that FIG. 3A shows the case where the time T1 is 2 ms.

第３図アの時間T2でDRAMをリフレッシュする。 The DRAM is refreshed at time T2 in FIG.

したがって、第３図イに示すように、DRAMから連続し
て読み出せるパターン信号の個数は、2ms÷50ns/個＝40
万個になる。Therefore, as shown in FIG. 3A, the number of pattern signals that can be continuously read from the DRAM is 2 ms / 50 ns / piece = 40
It will be ten thousand.

DRAMから周期50nsのパターン信号を１億個読み出すた
めには、第３図アのDRAMの動作を１億個÷４万個＝250
回繰り返す必要があるが、パターン信号を発生するの
に、途中で第３図アの時間T2が250回必要になり、連続
的なパターンを発生することができないという問題があ
る。To read 100 million pattern signals with a period of 50 ns from DRAM, the operation of the DRAM in FIG.
Although it is necessary to repeat the number of times, the time T2 of FIG. 3A is required 250 times in the middle to generate the pattern signal, and there is a problem that a continuous pattern cannot be generated.

（ｃ）発明の目的 この発明は、同じパターン信号を記憶するDRAMを複数
採用し、DRAMのデータ保持時間に対応する長さのパター
ン信号よりも長いパターン信号を連続して読み出せるパ
ターン発生装置の提供を目的とする。(C) Object of the Invention The present invention is directed to a pattern generation device that employs a plurality of DRAMs that store the same pattern signal and is capable of continuously reading a pattern signal that is longer than a pattern signal having a length corresponding to the data holding time of the DRAM. For the purpose of provision.

（ｄ）発明の実施例 次に、この発明による実施例の構成図を第１図に示
す。(D) Embodiment of the Invention Next, FIG. 1 shows a configuration diagram of an embodiment according to the present invention.

第１図の１はアドレス発生部、２はリフレッシュ制御
部、３と４はセレクタ、５と６はDRAM、７はセレクタ、
８は出力端子である。In FIG. 1, 1 is an address generator, 2 is a refresh controller, 3 and 4 are selectors, 5 and 6 are DRAMs, 7 is a selector,
8 is an output terminal.

アドレス発生部１は、パターンアドレス11を出し、パ
ターンアドレス11をセレクタ３の入力ＡとセレクタＡの
入力Ｂに入れる。The address generator 1 outputs the pattern address 11 and inputs the pattern address 11 into the input A of the selector 3 and the input B of the selector A.

リフレッシュ制御部２は、リフレッシュアドレス21と
セレクト信号22を出す。The refresh controller 2 issues a refresh address 21 and a select signal 22.

リフレッシュアドレス21はセレクタ３の入力Ｂとセレ
クタ４の入力Ａに加えられる。The refresh address 21 is applied to the input B of the selector 3 and the input A of the selector 4.

セレクト信号22は、繰り返し時間Ｔで論理「０」と
「１」に変わる信号であり、セレクタ３・４・７の各制
御端子Ｓに加えられる。The select signal 22 is a signal that changes to logic “0” and “1” at the repetition time T, and is applied to each control terminal S of the selectors 3, 4 and 7.

セレクタ３・４・７には、それぞれ入力Ａ・入力Ｂ・
出力Ｃがあり、セレクト信号22により入力Ａまたは入力
Ｂを出力Ｃに接続する。Input A, input B, and
There is an output C, and the select signal 22 connects the input A or the input B to the output C.

セレクト信号22の繰り返し時間Ｔは、例えばDRAM5・
６のデータ保持時間が2msの場合、２倍の4msになるよう
に設定される。The repeat time T of the select signal 22 is, for example, DRAM5.
When the data holding time of 6 is 2 ms, it is set to double 4 ms.

セレクタ３は、セレクト信号22が論理「０」のとき、
入力Ａを出力Ｃに接続し、アドレス発生部１からのパタ
ーンアドレス11をDRAM5に加える。セレクト信号22が論
理「１」のとき、入力Ｂを出力Ｃに接続し、リフレッシ
ュアドレス21をDRAM5に加える。When the select signal 22 is logic “0”, the selector 3
The input A is connected to the output C, and the pattern address 11 from the address generator 1 is added to the DRAM 5. When the select signal 22 is logic "1", the input B is connected to the output C and the refresh address 21 is added to the DRAM5.

セレクタ４に対するパターンアドレス11とリフレッシ
ュアドレス21の接続は、セレクタ３に対する接続と反対
になっている。すなわち、パターンアドレス11はセレク
タ４の入力Ｂに接続されており、リフレッシュアドレス
21はセレクタ４の入力Ａに接続されている。The connection of the pattern address 11 and the refresh address 21 to the selector 4 is opposite to the connection to the selector 3. That is, the pattern address 11 is connected to the input B of the selector 4, and the refresh address
Reference numeral 21 is connected to the input A of the selector 4.

DRAM5はセレクト信号22が「０」のとき、パターンア
ドレス11により格納しているパターン信号51を出し、セ
レクタ７の入力Ａに加える。When the select signal 22 is "0", the DRAM 5 outputs the pattern signal 51 stored by the pattern address 11 and adds it to the input A of the selector 7.

また、DRAM5はセレクト信号22が「１」のとき、リフ
レッシュアドレス21でリフレッシュされる。The DRAM 5 is refreshed with the refresh address 21 when the select signal 22 is "1".

なお、DRAM5とDRAM6には同じパターン信号を格納す
る。The same pattern signal is stored in DRAM5 and DRAM6.

セレクタ７は、セレクト信号22が「０」のとき、入力
Ａを出力Ｃに接続し、DRAM5からのパターン信号51を出
力端子８に出し、セレクト信号22が「１」のとき、入力
Ｂを出力Ｃに接続し、DRAM6からのパターン信号61を出
力端子８に出す。The selector 7 connects the input A to the output C when the select signal 22 is "0", outputs the pattern signal 51 from the DRAM 5 to the output terminal 8, and outputs the input B when the select signal 22 is "1". It connects to C and outputs the pattern signal 61 from the DRAM 6 to the output terminal 8.

第１図の作用をまとめると、次のようになる。 The operation of FIG. 1 is summarized as follows.

セレクト信号22を「０」にすると、セレクタ３・４・
７の各入力Ａがそれぞれ出力Ｃに接続され、パターンア
ドレス11がDRAM5に加えられ、DRAM5に格納されているパ
ターン信号51が出力端子８に出てくるとともに、リフレ
ッシュアドレス21がDRAM6に加えられ、DRAM6はリフレッ
シュされる。When the select signal 22 is set to “0”, the selectors 3, 4, ...
Each input A of 7 is connected to each output C, the pattern address 11 is added to the DRAM 5, the pattern signal 51 stored in the DRAM 5 appears at the output terminal 8, and the refresh address 21 is added to the DRAM 6, DRAM6 is refreshed.

セレクト信号22を「１」にすると、セレクタ３・４・
７の各入力Ｂがそれぞれ出力Ｃに接続され、パターンア
ドレス11がDRAM6に加えられ、DRAM6に格納されているパ
ターン信号61が出力端子８に出てくるとともに、リフレ
ッシュアドレス21がDRAM5に加えられ、DRAM5はリフレッ
シュされる。When the select signal 22 is set to "1", the selectors 3, 4, ...
Each input B of 7 is connected to each output C, the pattern address 11 is added to the DRAM 6, the pattern signal 61 stored in the DRAM 6 appears at the output terminal 8, and the refresh address 21 is added to the DRAM 5. DRAM5 is refreshed.

次に、第１図の作用を第２図のタイムチャートを参照
して説明する。Next, the operation of FIG. 1 will be described with reference to the time chart of FIG.

第２図では、DRAM5・６のデータ保持時間がT/2である
とする。In FIG. 2, it is assumed that the data holding time of the DRAMs 5 and 6 is T / 2.

第２図アはアドレス発生部１からのパターンアドレス
11の波形図であり、パターンアドレス11が「１」〜
「８」の場合を示す。2A shows the pattern address from the address generator 1.
11 is a waveform diagram of 11 in which the pattern address 11 is "1"-
The case of "8" is shown.

第２図イは、繰り返し時間Ｔのセレクト信号22の波形
図であり、論理「０」の時間と論理「１」の時間は同じ
で、T/2である。FIG. 2A is a waveform diagram of the select signal 22 at the repetition time T. The time of logic "0" and the time of logic "1" are the same, that is, T / 2.

第２図ウはリフレッシュ制御部２からのリフレッシュ
アドレス21の波形図である。FIG. 2C is a waveform diagram of the refresh address 21 from the refresh controller 2.

第２図エはセレクタ３の出力波形図であり、第２図オ
はセレクタ４の出力波形図である。2D is an output waveform diagram of the selector 3, and FIG. 2E is an output waveform diagram of the selector 4.

第２図エと第２図オは、第２図イの論理「０」と
「１」の時間に対応して、それぞれ次のような状態を示
す。2D and 2E show the following states, respectively, corresponding to the times of logic "0" and "1" in FIG. 2A.

第２図イのセレクト信号22が論理「０」の繰り返し時
間のとき 第２図エは、第２図アのパターンアドレス11の
「１」〜「４」と同じものである。When the select signal 22 of FIG. 2A is the repetition time of logic "0", FIG. 2D is the same as "1" to "4" of the pattern address 11 of FIG. 2A.

第２図オは第２図ウのリフレッシュアドレス21と同
じものである。FIG. 2E is the same as the refresh address 21 in FIG.

すなわち、DRAM5のアドレス「１」〜「４」に記憶
されているパターン信号51がDRAM5から読み出される。That is, the pattern signal 51 stored in the addresses “1” to “4” of the DRAM 5 is read from the DRAM 5.

DRAM6はリフレッシュアドレス21でリフレッシュさ
れる。The DRAM 6 is refreshed with the refresh address 21.

第２図イのセレクト信号22が論理「１」の繰り返し時
間のとき 第２図エは第２図ウのリフレッシュアドレス21と同
じものである。When the select signal 22 of FIG. 2A is the repetition time of logic "1", FIG. 2D is the same as the refresh address 21 of FIG. 2C.

第２図オは、第２図アのパターンアドレス11の
「５」〜「８」と同じものになる。FIG. 2e is the same as the pattern address 11 "5" to "8" in FIG. 2a.

すなわち、DRAM5はリフレッシュアドレス21でリフ
レッシュされる。That is, the DRAM 5 is refreshed with the refresh address 21.

DRAM6のアドレス「５」〜「８」に記憶されている
パターン信号61がDRAM6から読み出される。The pattern signal 61 stored in the addresses "5" to "8" of the DRAM 6 is read from the DRAM 6.

第２図カは、セレクタ７の出力波形図であり、第２図
イが論理「０」のときは、DRAM5からのパターン信号51
に対応する。FIG. 2F is an output waveform diagram of the selector 7. When the logic of FIG. 2A is “0”, the pattern signal 51 from the DRAM 5 is output.
Corresponding to.

また、第２図カは、第２図イが論理「１」のときは、
DRAM6からのパターン信号61に対応する。Further, FIG. 2C shows that when FIG. 2B is a logic "1",
It corresponds to the pattern signal 61 from the DRAM 6.

すなわち、第２図カは、DRAM5・６のデータ保持時間
（T/2）の２倍の時間（Ｔ）、セレクタ７から連続して
パターン信号51・61が取り出されている状態を示す。That is, FIG. 2F shows a state in which the pattern signals 51 and 61 are continuously extracted from the selector 7 for a time (T) that is twice the data retention time (T / 2) of the DRAMs 5 and 6.

（ｅ）発明の効果 この発明によれば、同じパターン信号を格納している
DRAMを複数採用し、交互にDRAMからパターン信号を読み
出すとともに、読み出しをしていないDRAMはリフレッシ
ュしているので、DRAMのデータ保持時間に対応する長さ
のパターン信号よりも長いパターン信号を連続してDRAM
から取り出すことができる。(E) Effect of the Invention According to the present invention, the same pattern signal is stored.
Since a plurality of DRAMs are adopted and the pattern signals are alternately read from the DRAMs and the DRAMs that are not being read are refreshed, a pattern signal that is longer than the length of the pattern signal that corresponds to the data retention time of the DRAM is continuously output. DRAM
Can be taken from.

【図面の簡単な説明】[Brief description of drawings]

第１図はこの発明による実施例の構成図、第２図は第１
図のタイムチャートを示す図、第３図はDRAMの動作状態
図である。 １……アドレス発生部、２……リフレッシュ制御部、３
・４……セレクタ、５・６……DRAM、７……セレクタ、
８……出力端子、11……パターンアドレス、21……リフ
レッシュアドレス、22……セレクト信号、51……パター
ン信号、61……パターン信号。FIG. 1 is a block diagram of an embodiment according to the present invention, and FIG.
FIG. 3 is a diagram showing a time chart in the figure, and FIG. 3 is an operation state diagram of the DRAM. 1 ... Address generator, 2 ... Refresh controller, 3
・ 4 …… Selector, 5 ・ 6 …… DRAM, 7 …… Selector,
8: output terminal, 11: pattern address, 21: refresh address, 22: select signal, 51: pattern signal, 61: pattern signal.

Claims (1)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】パターンアドレスを出すアドレス発生部
と、 リフレッシュアドレスと周期Ｔのセレクト信号を出すリ
フレッシュ制御部と、 前記パターンアドレスを入力Ａに接続し、前記リフレッ
シュアドレスを入力Ｂに接続し、前記セレクト信号で入
力Ａまたは入力Ｂを出力Ｃに接続する第１のセレクタ
と、 前記パターンアドレスを入力Ｂに接続し、前記リフレッ
シュアドレスを入力Ａに接続し、前記セレクト信号で入
力Ｂまたは入力Ａを出力Ｃに接続する第２のセレクタ
と、 パターン信号を格納し、第１のセレクタ出力Ｃをアドレ
ス入力とし、（T/2）以上のデータ保持時間を持つ第１
のダイナミックメモリと、 前記パターン信号と同一内容を格納し、第２のセレクタ
出力Ｃをアドレス入力とし、（T/2）以上のデータ保持
時間を持つ第２のダイナミックメモリと、 第１のダイナミックメモリ出力を入力Ａに接続し、第２
のダイナミックメモリ出力を入力Ｂに接続し、前記セレ
クト信号で入力Ａまたは入力Ｂを出力Ｃに接続する第３
のセレクタとを備え、 前記セレクト信号で第１のセレクタ・第２のセレクタ及
び第３のセレクタの入力Ａをそれぞれ出力Ｃに接続する
ことにより、第１のダイナミックメモリに格納されてい
る前記パターンを読み出すとともに第２のダイナミック
メモリをリフレッシュし、 前記セレクト信号で第１のセレクタ・第２のセレクタ及
び第３のセレクタの入力Ｂをそれぞれ出力Ｃに接続する
ことにより、第２のダイナミックメモリに格納されてい
る前記パターンを読み出すとともに、第１のダイナミッ
クメモリをリフレッシュすることを特徴とするパターン
発生装置。1. An address generating section for outputting a pattern address, a refresh control section for outputting a refresh address and a select signal of a cycle T, the pattern address is connected to an input A, the refresh address is connected to an input B, and A first selector that connects the input A or the input B to the output C by a select signal, the pattern address is connected to the input B, the refresh address is connected to the input A, and the input signal B or the input A is connected by the select signal. A second selector connected to the output C and a pattern signal are stored, the first selector output C is used as an address input, and the first data holding time of (T / 2) or more is held.
And a second dynamic memory that stores the same contents as the pattern signal, uses the second selector output C as an address input, and has a data retention time of (T / 2) or more, and a first dynamic memory. Connect output to input A, second
A third dynamic memory output of which is connected to the input B and the input signal A or the input B is connected to the output C by the select signal.
Of the first selector, the second selector, and the third selector by the select signal, respectively, to connect the input A to the output C so that the pattern stored in the first dynamic memory is By reading and refreshing the second dynamic memory, and connecting the inputs B of the first selector, the second selector, and the third selector to the output C by the select signal, the data is stored in the second dynamic memory. The pattern generating apparatus characterized in that the first dynamic memory is refreshed at the same time as the above-mentioned pattern being read out.