JP2555862Y2 - Load drive - Google Patents

Description

【考案の詳細な説明】 概要 デユーテイ制御などで負荷をパルス的に駆動する負荷
駆動装置において、制御回路からの駆動信号と、この駆
動信号に応答して出力回路から負荷へ導出される駆動出
力とのレベルを比較する。その比較の結果、たとえば前
記駆動信号がハイレベルであるときには駆動出力はハイ
レベルであり、駆動信号がローレベルであるときには駆
動出力はローレベルであるという具合に、駆動信号のレ
ベル変化に応答して駆動出力がレベル変化しているとき
には、出力回路および負荷が正常であると判断して負荷
の制御を行う。DETAILED DESCRIPTION OF THE INVENTION Overview In a load driving device that drives a load in a pulsed manner by a duty control or the like, a driving signal from a control circuit and a driving output derived from the output circuit to the load in response to the driving signal. Compare levels. As a result of the comparison, for example, when the drive signal is at a high level, the drive output is at a high level, and when the drive signal is at a low level, the drive output is at a low level. When the drive output is changing, the output circuit and the load are determined to be normal and the load is controlled.

これに対して、前記駆動出力がハイレベルであり駆動
信号がローレベルである不一致期間の積算値と、または
駆動出力がローレベルであり駆動信号がハイレベルであ
る不一致期間の積算値とのいずれか一方が予め定める値
以上となると、出力回路および負荷の少なくともいずれ
か一方に異常が発生したものと判断し、前記駆動信号の
出力を停止する。On the other hand, either the integrated value of the mismatch period in which the drive output is at the high level and the drive signal is at the low level, or the integrated value of the mismatch period in which the drive output is at the low level and the drive signal is at the high level, If one of them becomes equal to or more than a predetermined value, it is determined that an abnormality has occurred in at least one of the output circuit and the load, and the output of the drive signal is stopped.

これによつて、短いパルス幅の駆動信号であっても、
駆動出力との不一致期間の積算値を求めることによつて
高精度な異常検知を可能とし、出力回路の電力容量の低
減を図る。Thus, even if the drive signal has a short pulse width,
An abnormality can be detected with high accuracy by calculating an integrated value of a period in which the drive output does not coincide with the drive output, and the power capacity of the output circuit is reduced.

産業上の利用分野 本考案は、モータや電極ソレノイドなどの負荷をデユ
ーテイ制御等のパルスによつて駆動する駆動装置におい
て好適に実施される負荷駆動装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a load driving device suitably implemented in a driving device that drives a load such as a motor or an electrode solenoid by a pulse such as a duty control.

従来の技術 第10図は、典型的な従来技術の駆動装置１の電気的構
成を示すブロツク図である。この駆動装置１は、電磁ソ
レノイドなどの負荷を駆動パルスによつてディーティ制
御する。マイクロコンピュータなどで実現される制御回
路３は、抵抗4,5および出力トランジスタ６から成る出
力回路７へ駆動信号を出力する。2. Prior Art FIG. 10 is a block diagram showing an electrical configuration of a typical prior art driving device 1. As shown in FIG. The drive device 1 performs duty control of a load such as an electromagnetic solenoid by a drive pulse. A control circuit 3 realized by a microcomputer or the like outputs a drive signal to an output circuit 7 including resistors 4, 5 and an output transistor 6.

負荷２の一方の端子はハイレベルの電源に接続されて
おり、他方の端子は前記出力回路７へ接続されている。
出力回路７は、前記駆動信号に応答した駆動出力を導出
し、こうして出力回路７は、電流のいわゆる流し込みに
よつて負荷２を駆動制御する。One terminal of the load 2 is connected to a high-level power supply, and the other terminal is connected to the output circuit 7.
The output circuit 7 derives a drive output in response to the drive signal. Thus, the output circuit 7 controls the drive of the load 2 by so-called current flowing.

前記出力回路７の出力電圧はまた、比較器８と基準電
圧源９とから成る出力モニタ回路10を介して、モニタ信
号として前記制御回路３に入力されている。制御回路３
内にはカウンタ11が設けられており、このカウンタ11
は、前記駆動信号とモニタ信号とを比較し、両者が不一
致である期間を積算し、両者が一致しているときにはリ
セツトされる。その積算値が予め定める値T1以上となる
と、制御回路３は前記駆動信号の出力を停止する。The output voltage of the output circuit 7 is also input to the control circuit 3 as a monitor signal via an output monitor circuit 10 including a comparator 8 and a reference voltage source 9. Control circuit 3
The counter 11 is provided in the
Is compared with the drive signal and the monitor signal, the period during which they do not match is integrated, and when both match, reset is performed. When the integrated value exceeds a predetermined value T1, the control circuit 3 stops outputting the drive signal.

したがつて、制御回路３から第11図（１）で示される
駆動信号が出力されており、これに応答して出力モニタ
回路10から第11図（２）で示されるような前記駆動信号
に一致したモニタ信号が出力されているときには、第11
図（３）で示されるように前記カウンタ11はカウント動
作を停止している。Accordingly, the drive signal shown in FIG. 11 (1) is output from the control circuit 3, and in response to this, the output monitor circuit 10 outputs the drive signal shown in FIG. 11 (2). When the matched monitor signal is output, the eleventh
As shown in FIG. 3C, the counter 11 has stopped counting.

これに対して、負荷２の短絡によって、または出力回
路７の出力トランジスタ６が遮断したままとなることに
よって、故障発生時には、出力トランジスタ６のコレク
タが常に電源電圧のハイレベルであり、したがって第12
図（１）で示される前記駆動信号に対して、第12図
（２）で示されるような常にローレベルであるモニタ信
号が導出される。したがって前記カウンタ11は第12図
（３）で示されるようにカウンタ動作を行う。そのカウ
ント値が前記予め定める値T1以上となると、その時刻t1
において、制御回路３は前記第12図（１）で示されるよ
うに、駆動信号の出力を停止するように構成されてい
る。On the other hand, when the load 2 is short-circuited or the output transistor 6 of the output circuit 7 is kept shut off, the collector of the output transistor 6 is always at the high level of the power supply voltage when a failure occurs.
With respect to the drive signal shown in FIG. 1A, a monitor signal which is always at a low level as shown in FIG. 12B is derived. Therefore, the counter 11 performs a counter operation as shown in FIG. 12 (3). When the count value becomes equal to or more than the predetermined value T1, the time t1
In FIG. 12, the control circuit 3 is configured to stop outputting the drive signal as shown in FIG. 12 (1).

考案が解決しようとする課題 上述の従来技術では、制御回路３は前記駆動信号と、
モニタ信号との不一致状態が前記カウント値T1に対応し
た時間W1以上となると、前記駆動信号の出力を停止す
る。したがって、前記時間W1以上に亘つて駆動信号が導
出されているときには、負荷２および出力回路７の異常
を検出することはできるけれども、時刻t2以降で示され
るように、負荷２がパルスによつて駆動されている場合
には、カウンタ11のカウント値が前記値T1に達すること
はなく、前記異常検出を行うことは不可能である。Problem to be Solved by the Invention In the above-described conventional technology, the control circuit 3 controls the driving signal,
When the state of mismatch with the monitor signal is equal to or longer than the time W1 corresponding to the count value T1, the output of the drive signal is stopped. Therefore, when the drive signal is derived for the time W1 or more, the abnormality of the load 2 and the output circuit 7 can be detected, but the load 2 is pulsed as shown after time t2. When driven, the count value of the counter 11 does not reach the value T1, and the abnormality detection cannot be performed.

したがつて出力回路７の設計にあたつては、出力トラ
ンジスタ６の電流容量に充分な余裕を確保する必要があ
り、コストが上昇してしまう。Therefore, when designing the output circuit 7, it is necessary to secure a sufficient margin for the current capacity of the output transistor 6, which increases the cost.

本考案の目的は、負荷がパルスによつて駆動される場
合、負荷および出力回路の異常を確実に検出することが
できる負荷駆動装置を提供することである。An object of the present invention is to provide a load driving device capable of reliably detecting an abnormality in a load and an output circuit when the load is driven by a pulse.

本考案は、制御回路からのパルス状の駆動信号に応答
して出力回路が負荷へパルス状の駆動出力を導出する負
荷駆動装置において、 前記駆動信号が所定の一方のレベルである期間中の駆
動出力のレベルと駆動信号のレベルとを比較する第１の
比較手段と、 前記第１の比較手段の出力に応答し、前記駆動信号が
前記所定の一方のレベルである期間中に駆動出力のレベ
ルと駆動信号のレベルが不一致となる期間を積算し、前
記駆動出力のレベルと駆動信号のレベルが一致すれば前
記積算した値を減少させる第１カウンタと、 前記駆動信号が前記所定の一方のレベルの他方のレベ
ルである期間中の駆動出力のレベルと駆動信号のレベル
とを比較する第２の比較手段と、 前記第２の比較手段の出力に応答し、前記駆動信号が
前記他方のレベルである期間中に駆動出力のレベルと駆
動信号のレベルが不一致となる期間を積算し、前記駆動
出力のレベルと駆動信号のレベルが一致すれば前記積算
した値を減少させる第２カウンタとを含み、 前記制御回路は、前記第１および第２カウンタの出力
に応答し、第１または第２カウンタの積算値が予め定め
る値以上となった時点で、前記出力回路あるいは負荷に
異常が発生したものと判断し、前記駆動信号の出力を停
止することを特徴とする負荷駆動装置である。The present invention is directed to a load driving device in which an output circuit derives a pulsed drive output to a load in response to a pulsed drive signal from a control circuit, wherein a drive during a period in which the drive signal is at a predetermined one level is provided. First comparing means for comparing the level of the output with the level of the driving signal; and the level of the driving output in response to the output of the first comparing means, while the driving signal is at the predetermined one level. And a first counter that integrates a period in which the level of the drive signal and the level of the drive signal do not match, and decreases the integrated value if the level of the drive output matches the level of the drive signal; A second comparing means for comparing the level of the driving output with the level of the driving signal during the period which is the other level of the second level; is there A second counter that integrates a period during which the level of the drive output and the level of the drive signal do not match during the period, and reduces the integrated value if the level of the drive output matches the level of the drive signal; The control circuit responds to the outputs of the first and second counters and determines that an abnormality has occurred in the output circuit or the load when the integrated value of the first or second counter becomes equal to or greater than a predetermined value. And a load driving device for stopping the output of the driving signal.

作用 本考案に従えば、デユーテイ制御などで負荷をパルス
的に駆動する負荷駆動装置において、制御回路は駆動信
号を出力し、この駆動信号に応答して出力回路が負荷へ
制御出力を導出する。前記駆動出力はまた、比較手段に
おいて前記駆動信号と比較されており、その比較結果は
第１および第２カウンタへ出力されている。According to the present invention, in a load driving device that drives a load in a pulsed manner by duty control or the like, the control circuit outputs a driving signal, and the output circuit derives a control output to the load in response to the driving signal. The drive output is also compared with the drive signal by comparison means, and the comparison result is output to first and second counters.

第１カウンタは、パルス状駆動信号が所定の一方レベ
ルである期間中に、前記駆動出力のレベルと駆動信号の
レベルとの不一致期間を積算する。前記第２カウンタ
は、駆動信号が他方レベルである期間中に、駆動出力の
レベルと駆動信号のレベルとの不一致期間を積算する。
すなわち、たとえば駆動信号がハイレベルである期間中
に、駆動出力がローレベルである不一致期間では第１カ
ウンタが積算を行い、駆動信号がローレベルである期間
中に、駆動出力がハイレベルである不一致期間では第２
カウンタが積算を行う。The first counter integrates a period in which the level of the drive output does not match the level of the drive signal during a period in which the pulse drive signal is at a predetermined one level. The second counter integrates a period during which the level of the drive output does not match the level of the drive signal during a period when the drive signal is at the other level.
That is, for example, during a period in which the drive signal is at a high level, the first counter performs integration during a mismatch period in which the drive output is at a low level, and the drive output is at a high level during a period in which the drive signal is at a low level. Second in the discrepancy period
The counter performs integration.

第１および第２カウンタは、駆動出力のレベルと駆動
信号のレベルとが一致すれば、積算した値を減少させ
る。したがって異常時の信号ノイズの発生などに起因し
て、前記不一致が生じても、その後、一致が生じること
によって、第１および第２カウンタの積算値が増大して
しまうおそれはなく、したがって故障である異常を確実
に検出することができるようになる。The first and second counters reduce the integrated value when the level of the drive output matches the level of the drive signal. Therefore, even if the mismatch occurs due to the occurrence of signal noise at the time of abnormality or the like, there is no danger that the integrated value of the first and second counters will increase by the subsequent occurrence of a match. An abnormality can be reliably detected.

第１または第２カウンタの積算値が予め定める値以上
となつた時点で、異常が発生したものと判断し、前記駆
動信号の出力を停止する。When the integrated value of the first or second counter becomes equal to or greater than a predetermined value, it is determined that an abnormality has occurred, and the output of the drive signal is stopped.

実施例 第１図は本考案の一実施例の駆動装置21の電気的構成
を示すブロツク図であり、第２図はこの駆動装置21が用
いられる自動車のアンチロツクブレーキ装置の構成を示
すブロツク図である。アンチロツクブレーキ装置が第２
図で示されるように非制御中であるときには、ブレーキ
ペダル31の踏込みによつてマスターシリンダ32内に発生
した制動油圧が、インレツトバルブ33を介してホイルシ
リンダ34へ供給される。これによつて、第３図（２）に
おいて時刻t11〜t12間で示されるように、該ホイルシリ
ンダ34内の油圧が上昇して、ブレーキパツド35がブレー
キデイスク36を挟圧し、車輪37の制動が行われる。なお
このとき、前記ホイルシリンダ34とリザーバタンク38と
の間に介在されるアウトレツドバルブ39は遮断状態とさ
れている。FIG. 1 is a block diagram showing an electric configuration of a driving device 21 according to an embodiment of the present invention, and FIG. 2 is a block diagram showing a configuration of an anti-lock brake device of an automobile using the driving device 21. It is. Anti-lock brake device is second
As shown in the drawing, when the vehicle is not being controlled, the brake oil pressure generated in the master cylinder 32 due to the depression of the brake pedal 31 is supplied to the wheel cylinder 34 via the inlet valve 33. As a result, as shown in FIG. 3 (2) between times t11 and t12, the hydraulic pressure in the wheel cylinder 34 increases, the brake pad 35 clamps the brake disk 36, and the braking of the wheels 37 is stopped. Done. At this time, the outlet valve 39 interposed between the wheel cylinder 34 and the reservoir tank 38 is in a closed state.

これに対して、アンチロツクブレーキの制御中におい
て、第３図（１）で示される車輪速が低下し、車輪がロ
ツクしかかると、インレツトバルブ33が遮断状態とされ
るとともにアウトレツドバルブ39が導通され、時刻t12
〜t13間で示されるように、ホイルシリンダ34内の制動
油圧の減圧が行われる。この減圧によつて車輪速が回復
すると、２つのバルブ33,39が遮断状態とされて、時刻t
13〜t14間で示されるように前記制動油圧が保持され
る。On the other hand, during the control of the anti-lock brake, when the wheel speed shown in FIG. 3 (1) decreases and the wheel starts to lock, the inlet valve 33 is shut off and the outlet valve 39 is opened. Is turned on at time t12
As shown from to t13, the brake hydraulic pressure in the wheel cylinder 34 is reduced. When the wheel speed recovers due to this pressure reduction, the two valves 33 and 39 are closed, and the time t
The braking oil pressure is maintained as shown between 13 and t14.

またはアウトレツトバルブ39が遮断状態とされ、イン
レツトバルブ33が導通状態とされて、油圧ポンプ40から
の油圧によつて、前記ホイルシリンダ34内の制動油圧が
時刻t14〜t15間で示されるように増圧制御され、もしく
は時刻t15〜t16間で示されるように、後述するパルス増
圧制御される。このようにして、車輪37と路面との間の
スリツプ率が小さくなるように、前記制動油圧を制御す
ることによつて、アンチロツクブレーキ制御が実現され
る。Alternatively, the outlet valve 39 is turned off, the inlet valve 33 is turned on, and the hydraulic pressure from the hydraulic pump 40 indicates the braking oil pressure in the wheel cylinder 34 between times t14 and t15. Pressure increase control is performed, or pulse increase control described later is performed as shown between times t15 and t16. In this way, anti-lock brake control is realized by controlling the braking oil pressure so that the slip ratio between the wheel 37 and the road surface is reduced.

第１図を参照して、負荷である前記インレツトバルブ
33は、駆動装置21によつてパルス駆動される。駆動装置
21は、マイクロコンピユータなどで実現される処理回路
22と、出力回路23と、出力モニタ回路24とを含んで構成
されている。なお、前記アウトレツトバルブ39に関して
もこのインレツトバルブ33と同様に、出力回路23とモニ
タ回路24とが設けられており、以下の説明では説明の簡
略化のためにインレツトバルブ33について述べる。Referring to FIG. 1, the inlet valve which is a load
33 is pulse-driven by the driving device 21. Drive
21 is a processing circuit realized by a micro computer, etc.
22, an output circuit 23, and an output monitor circuit 24. Note that the output circuit 23 and the monitor circuit 24 are provided for the outlet valve 39 as well as the inlet valve 33, and the inlet valve 33 will be described below for simplification of the description.

処理回路22は、駆動信号を出力する制御部41と、比較
手段である２つの比較部42,43と、カウンタ44,45とを含
んで構成されている。制御部41へは、各車輪37に関連し
て設けられた車輪速センサ46からの車輪速パルスが、波
形整形回路47で矩形波に波形整形されて入力されてい
る。また制御部41へは、前記ブレーキペダル31が踏込ま
れたか否かを検出するブレーキスイツチ48からの出力
が、入力インタフエイス回路49を介して入力されてい
る。The processing circuit 22 is configured to include a control unit 41 that outputs a drive signal, two comparison units 42 and 43 that are comparison units, and counters 44 and 45. A wheel speed pulse from a wheel speed sensor 46 provided in association with each wheel 37 is shaped into a rectangular wave by a waveform shaping circuit 47 and input to the control unit 41. Further, an output from a brake switch 48 for detecting whether or not the brake pedal 31 is depressed is input to the control unit 41 via an input interface circuit 49.

制御部41は、これらの入力結果に対応して、前記バル
ブ33,39などのアクチユエータへ制御出力を導出し、上
述のようなアンチロツクブレーキ制御動作を行う。The control unit 41 derives a control output to the actuators such as the valves 33 and 39 in response to these input results, and performs the above-described anti-lock brake control operation.

また制御部41は、ライン１を介して出力回路23へ駆
動信号を出力し、この駆動信号は出力回路23内の抵抗6
1,62を介して出力トランジスタ63のベースに与えられて
いる。出力トランジスタ63のコレクタは、前記インレツ
トバルブ33の電磁ソレノイドの一方の端子に接続され、
また前記電磁ソレノイドの他方の端子はハイレベルの電
源＋Ｂに接続されている。Further, the control unit 41 outputs a drive signal to the output circuit 23 via the line 1, and the drive signal is output from the resistor 6 in the output circuit 23.
It is provided to the base of the output transistor 63 via 1 and 62. The collector of the output transistor 63 is connected to one terminal of an electromagnetic solenoid of the inlet valve 33,
The other terminal of the electromagnetic solenoid is connected to a high-level power supply + B.

したがつて、制御部41からハイレベルの駆動信号が導
出されると、出力トランジスタ63が導通し、いわゆる電
流の流し込みによつて、インレツトバルブ33に駆動出力
が与えられ、こうして前記増圧制御またはパルス増圧制
御のための制動油圧が発生される。Accordingly, when a high-level drive signal is derived from the control unit 41, the output transistor 63 is turned on, and a drive output is given to the inlet valve 33 by a so-called current flow. Alternatively, braking hydraulic pressure for pulse pressure increase control is generated.

一方、前記出力トランジスタ63からラインl2に導出さ
れる前記駆動出力はまた、出力モニタ回路24の比較器64
の反転入力端子に与えられており、この比較器64の非反
転入力端子には基準電圧源65からの基準電圧が与えられ
ている。したがつて比較器64からは、インレツトバルブ
33および出力回路23が正常であるときには、前記駆動信
号に一致したモニタ信号が出力される。On the other hand, the drive output derived from the output transistor 63 to the line l2 is also supplied to the comparator 64 of the output monitor circuit 24.
And a non-inverting input terminal of the comparator 64 is supplied with a reference voltage from a reference voltage source 65. Therefore, from comparator 64, the inlet valve
When the output 33 and the output circuit 23 are normal, a monitor signal corresponding to the drive signal is output.

前記モニタ信号は、ラインl3を介して前記処理回路22
に入力され、比較部42の反転入力端子と、比較部43の非
反転入力端子とに共通に与えられている。比較部42の非
反転入力端子と、比較部43の反転入力端子とには、共通
に前記駆動信号が入力されている。The monitor signal is sent to the processing circuit 22 via a line l3.
And is commonly provided to the inverting input terminal of the comparing unit 42 and the non-inverting input terminal of the comparing unit 43. The drive signal is commonly input to the non-inverting input terminal of the comparing section 42 and the inverting input terminal of the comparing section 43.

比較部42,43は、非反転入力端子の入力レベルがハイ
で反転入力端子の入力レベルがローであるときにハイレ
ベルの出力を導出し、それ以外の組合わせの入力レベル
であるときには、ローレベルの出力を導出する。The comparing sections 42 and 43 derive a high-level output when the input level of the non-inverting input terminal is high and the input level of the inverting input terminal is low, and output low when the input level of the other combination is low. Derive the level output.

前記各比較部42,43からの出力はそれぞれカウンタ44,
45に与えられており、これらのカウンタ44,45は比較部4
2,43からの出力がハイレベルである時間を積算する。カ
ウンタ44,45は、そのカウント値が予め定める値T11とな
つた時点で、ラインl4を介して前記制御部41へリセツト
信号を出力し、駆動信号の出力を停止させる。The output from each of the comparison units 42 and 43 is a counter 44,
The counters 44 and 45 are provided to the comparator 4
The time when the output from 2,43 is high level is integrated. When the count value reaches a predetermined value T11, the counters 44 and 45 output a reset signal to the control unit 41 via the line 14 and stop outputting the drive signal.

上述のように構成された駆動装置21において、インレ
ツトバルブ33の電磁ソレノイドおよび出力回路23がとも
に正常であるときには、第４図（１）で示される駆動信
号に対応して、出力モニタ回路24からは第４図（２）で
示されるモニタ信号が出力される。前記駆動信号とモニ
タ信号とは相互に等しく、したがつて比較部42,43の出
力は、第４図（３）および第４図（５）でそれぞれ示さ
れるようにローレベルとなる。このため、カウンタ44,4
5のカウント値は、それぞれ第４図（４）および第４図
（６）で示されるように０のままであり、したがつてラ
インl4を介する制御部41へのリセツト信号は第４図
（７）で示されるようにローレベルのままである。In the drive device 21 configured as described above, when both the electromagnetic solenoid of the inlet valve 33 and the output circuit 23 are normal, the output monitor circuit 24 corresponds to the drive signal shown in FIG. Outputs a monitor signal shown in FIG. 4 (2). The drive signal and the monitor signal are equal to each other, so that the outputs of the comparison units 42 and 43 are at a low level as shown in FIGS. 4 (3) and 4 (5), respectively. Therefore, counters 44 and 4
The count value of 5 remains at 0 as shown in FIG. 4 (4) and FIG. 4 (6), respectively, so that the reset signal to the control unit 41 via the line l4 is shown in FIG. It remains at the low level as shown in 7).

インレツトバルブ33の前記電磁ソレノイドが短絡して
いるときには、ラインl2はハイレベルの電源＋Ｂの電圧
のままであるので、第５図（１）および第６図（１）で
示される前記駆動信号に対して、モニタ信号はそれぞれ
第５図（２）および第６図（２）で示されるようにロー
レベルになり、したがつて比較部42からの出力は第５図
（３）および第６図（３）で示されるようになり、カウ
ンタ44は第５図（４）および第６図（４）で示されるよ
うに駆動信号のパルスを積算してゆく。When the electromagnetic solenoid of the inlet valve 33 is short-circuited, the line 12 remains at the voltage of the high-level power supply + B, so that the drive signal shown in FIG. 5 (1) and FIG. 6 (1). On the other hand, the monitor signal goes low as shown in FIGS. 5 (2) and 6 (2), and the output from the comparing section 42 is accordingly low in FIGS. 5 (3) and 6 (2). As shown in FIG. 3 (3), the counter 44 accumulates the pulses of the drive signal as shown in FIGS. 5 (4) and 6 (4).

その積算値が、前記予め定める値T11となると、その
時刻t21,t22において第５図（７）および第６図（７）
で示されるようにリセツト信号が出力される。なおこの
とき、比較部43からの出力は第５図（５）および第６図
（５）で示されるようにローレベルのままであり、した
がつてカウンタ45のカウント値は第５図（６）および第
６図（６）で示されるように０のままである。出力回路
23の出力トランジスタ63が遮断したままになる異常が生
じたときにも、ラインl2は常にハイレベルのままにな
り、したがって上述と同様に、すなわち前記電磁ソレノ
イドが短絡したときと同様に、上述の動作が行われる。When the integrated value reaches the predetermined value T11, at times t21 and t22, FIG. 5 (7) and FIG. 6 (7)
A reset signal is output as shown by. At this time, the output from the comparing section 43 remains at the low level as shown in FIGS. 5 (5) and 6 (5), and the count value of the counter 45 is accordingly changed as shown in FIGS. ) And FIG. 6 (6). Output circuit
When an abnormality occurs in which the 23 output transistors 63 remain shut off, the line l2 always remains at the high level, and therefore, as described above, that is, as when the electromagnetic solenoid is short-circuited, The operation is performed.

さらにまた前記電磁ソレノイドが断線しているときに
は、ラインl2はローレベルのままであるので、第７図
（１）および第８図（１）で示される駆動信号に対し
て、モニタ信号がそれぞれ第７図（２）および第８図
（２）で示されるようにハイレベルのままであり、した
がつて比較部43からは第７図（５）および第８図（５）
で示される出力が導出され、カウンタ45は第７図（６）
および第８図（６）で示されるように駆動信号のパルス
を積算してゆく。Further, when the electromagnetic solenoid is disconnected, the line l2 remains at the low level, so that the monitor signal is changed to the drive signal shown in FIG. 7 (1) and FIG. 8 (1) respectively. As shown in FIGS. 7 (2) and 8 (2), it remains at the high level, and therefore, the comparing section 43 outputs the signals from FIGS. 7 (5) and 8 (5).
Is derived, and the counter 45 is set as shown in FIG. 7 (6).
And, as shown in FIG. 8 (6), the pulses of the drive signal are integrated.

こうして積算値が前記値T11となると、その時刻t23,t
24において第７図（７）および第８図（７）で示される
ようにリセツト信号が出力される。なおこのとき、比較
部42の出力は第７図（３）および第８図（３）で示され
るようにローレベルであり、したがつてカウンタ44のカ
ウント値は第７図（４）および第８図（４）で示される
ように０のままである。出力回路23の出力トランジスタ
63が短絡したままになる異常が生じたときにも、前記電
磁ソレノイドが断線しているときと同様に、ラインl2は
常にローレベルのままとなり、上述の動作が行われる。When the integrated value reaches the value T11 in this way, the time t23, t
At 24, a reset signal is output as shown in FIGS. 7 (7) and 8 (7). At this time, the output of the comparing section 42 is at a low level as shown in FIGS. 7 (3) and 8 (3), so that the count value of the counter 44 is as shown in FIG. 7 (4) and FIG. 8 It remains at 0 as shown in FIG. Output transistor of output circuit 23
Even when an abnormality occurs in which the 63 remains short-circuited, the line l2 always remains at the low level, and the above-described operation is performed, as in the case where the electromagnetic solenoid is disconnected.

第９図は、上述の第４図〜第８図で示される異常検出
動作を説明するためのフローチヤートである。ステツプ
n1では、前記カウンタ44,45のカウント値のリセツトな
どの初期化処理が行われる。ステツプn2では、駆動信号
がハイレベルであるか否かが判断され、そうであるとき
にはステツプn3に移り、そうでないときにはステツプn1
3に移る。FIG. 9 is a flowchart for explaining the abnormality detecting operation shown in FIGS. 4 to 8 described above. Step
In n1, initialization processing such as resetting of the count values of the counters 44 and 45 is performed. At step n2, it is determined whether or not the drive signal is at a high level. If so, the process proceeds to step n3; otherwise, the process proceeds to step n1.
Move to 3.

ステツプn3では、前記比較部42における比較演算が行
われ、駆動信号とモニタ信号とが相互に等しくないとき
にはステツプn4に移り、カウンタ44のカウント値Caが上
昇される。ステツプn5では前記カウント値Caが予め定め
る時間T11以上となつたか否かが判断され、そうである
ときにはステツプn6で異常検出フラグＦを１にセツトし
た後、ステツプn7の他の動作に移り、そうでないときに
は直接ステツプn7へ移る。In step n3, the comparison operation in the comparing section 42 is performed. When the drive signal and the monitor signal are not equal to each other, the process proceeds to step n4, and the count value Ca of the counter 44 is increased. In step n5, it is determined whether or not the count value Ca has exceeded a predetermined time T11. If so, the abnormality detection flag F is set to 1 in step n6, and the process proceeds to another operation in step n7. If not, go directly to step n7.

前記ステツプn3において、駆動信号とモニタ信号とが
相互に等しいときにはステツプn8に移り、前記カウンタ
44のカウント値Caが減算され、ステツプn9でそのカウン
ト値が０となつたか否かが判断され、そうであるときに
はステツプn10で前記異常検出フラグＦが０にリセツト
された後ステツプn7へ移り、そうでないときには直接ス
テツプn7に移る。In step n3, when the drive signal and the monitor signal are equal to each other, the process proceeds to step n8, where the counter
The count value Ca of 44 is subtracted, and it is determined in step n9 whether or not the count value has become 0. If so, the abnormality detection flag F is reset to 0 in step n10, and then the process proceeds to step n7. Otherwise, go directly to step n7.

一方、ステツプn13では、前記比較部43における比較
演算が行われ、駆動信号とモニタ信号とが相互に等しく
ないときにはステツプn14に移り、カウンタ45のカウン
ト値Cbが上昇される。ステツプn15では前記カウント値C
bが予め定める時間T11以上となつたか否かが判断され、
そうであるときにはステツプn16で異常検出フラグＦを
１にセツトした後前記ステツプn7に移り、そうでないと
きには直接ステツプn7へ移る。On the other hand, in step n13, the comparison operation in the comparing section 43 is performed, and when the drive signal and the monitor signal are not equal to each other, the process proceeds to step n14, and the count value Cb of the counter 45 is increased. In step n15, the count value C
It is determined whether or not b has reached a predetermined time T11 or more,
If so, in step n16, the abnormality detection flag F is set to 1, and then the operation proceeds to step n7, otherwise, the operation proceeds directly to step n7.

前記ステツプn13において、駆動信号とモニタ信号と
が相互に等しいときにはステツプn18に移り、前記カウ
ンタ45のカウント値Cbが減算され、ステツプn19でその
カウント値が０となつたか否かが判断され、そうである
ときにはステツプn20で前記異常検出ウフラグＦが０に
リセツトされた後ステツプn7へ移り、そうでないときに
は直接ステツプn7に移る。In step n13, when the drive signal and the monitor signal are equal to each other, the process proceeds to step n18, where the count value Cb of the counter 45 is decremented, and it is determined in step n19 whether the count value has become 0 or not. If so, the abnormality detection flag F is reset to 0 in step n20, and then the operation proceeds to step n7. Otherwise, the operation proceeds directly to step n7.

このように本考案に従う駆動装置21では、駆動信号が
ハイレベルである期間とローレベルである期間とにおい
て、それぞれ該駆動信号に一致したモニタ信号が出力さ
れているか否かを検出し、一致していない時間の積算値
が予め定める値T11以上となつた時点で、制御部41から
の駆動信号の出力を停止するようにしたので、駆動信号
のパルス幅が短い場合であつても、負荷の異常を確実に
検出することができる。As described above, in the driving device 21 according to the present invention, during the period when the drive signal is at the high level and during the period when the drive signal is at the low level, it is detected whether or not the monitor signal corresponding to the drive signal is output. Since the output of the drive signal from the control unit 41 is stopped when the integrated value of the non-operating time becomes equal to or more than the predetermined value T11, even if the pulse width of the drive signal is short, the load of the load is not affected. An abnormality can be reliably detected.

したがつて、出力トランジスタ63の電流容量を不所望
に大きく設定する必要はなくなり、コストを低減するこ
とができる。また、駆動信号がローレベルであつて負荷
を駆動していない期間中においても、出力トランジスタ
63の短絡を検出することができ、出力回路23の異常検出
も行うことができる。Therefore, it is not necessary to unnecessarily set the current capacity of the output transistor 63 to be large, and the cost can be reduced. Also, during the period when the drive signal is low and the load is not driven, the output transistor
63 can be detected, and abnormality of the output circuit 23 can be detected.

考案の効果 以上のように本考案によれば、デユーテイ制御などで
負荷をパルスによつて駆動する駆動装置において、駆動
信号が一方レベルであるときの該駆動信号と駆動出力と
の不一致期間と、駆動信号が他方レベルであるときの該
駆動信号と駆動出力との不一致期間をそれぞれ積算し、
その積算値のいずれか一方が予め定める値以上となつた
時点で前記駆動信号の出力を停止するようにしたので、
負荷が比較的長時間に亘つて連続して駆動される場合と
同様に、短いパルスによつて駆動される場合であつて
も、負荷および出力回路の異常を確実に検出することが
可能となる。したがつて、出力回路の電流容量が小さく
ても、該出力回路内のトランジスタなどのスイツチング
素子の破壊を防止することができ、したがつて出力回路
を低コストで作成することができる。制御回路から出力
される駆動信号がパルス状の信号であるとき、出力回路
あるいは負荷の異常発生時に、比較手段の出力が一致、
不一致を繰り返して、不一致期間を積算するカウンタの
積算値が不要に減少することもなく、異常検出を確実に
行うことが可能となり、また、出力回路あるいは負荷に
異常が発生して、駆動信号とは無関係に駆動出力のレベ
ルが所定の一方のレベル、あるいは他方のレベルのいず
れのレベルとなったときでも、異常の検出が可能とな
る。Effects of the Invention As described above, according to the present invention, in a drive device that drives a load by a pulse in a duty control or the like, when a drive signal is at one level, a mismatch period between the drive signal and the drive output is obtained. When the drive signal is at the other level, the drive signal and the drive output are respectively integrated in a non-coincidence period,
Since the output of the drive signal is stopped when one of the integrated values becomes equal to or more than a predetermined value,
As in the case where the load is driven continuously for a relatively long time, the abnormality of the load and the output circuit can be reliably detected even when the load is driven by a short pulse. . Therefore, even if the current capacity of the output circuit is small, it is possible to prevent a switching element such as a transistor in the output circuit from being destroyed, and to produce the output circuit at low cost. When the drive signal output from the control circuit is a pulse signal, when the output circuit or load abnormality occurs, the output of the comparing means matches,
Repeated inconsistencies do not unnecessarily reduce the integrated value of the counter that accumulates the inconsistency period, making it possible to reliably detect abnormalities.Also, when an abnormality occurs in the output circuit or load, the drive signal and Irrespective of this, an abnormality can be detected regardless of whether the level of the drive output becomes one of the predetermined one level and the other level.

また本考案によれば、第１および第２カウンタは、駆
動出力のレベルと駆動信号のレベルとが一致すれば、積
算した値を減少させるので、異常時に信号ノイズが発生
することによって、負荷または出力回路が短絡、断線な
どの異常でないにもかかわらず、不一致となる期間が積
算されて増大してゆくことが防がれ、誤検出が防がれる
ことになる。Further, according to the present invention, the first and second counters reduce the integrated value when the level of the drive output and the level of the drive signal coincide with each other. Even though the output circuit is not abnormal such as a short circuit or a disconnection, it is possible to prevent the period during which a mismatch occurs from accumulating and increasing, thereby preventing erroneous detection.

【図面の簡単な説明】[Brief description of the drawings]

第１図は本考案の一実施例の駆動装置21の電気的構成を
示すブロツク図、第２図は駆動装置21が用いられるアン
チロツクブレーキ装置の構成を示すブロツク図、第３図
はアンチロツクブレーキ装置の動作を説明するための車
輪速と制動油圧との関係を示すタイミングチヤート、第
４図〜第８図はインレツトバルブ33の電磁ソレノイドお
よび出力回路23の異常検出動作を説明するための波形
図、第９図は第４図〜第８図で示される異常検出動作を
説明するためのフローチヤート、第10図は従来技術の駆
動装置１の電気的構成を示すブロツク図、第11図および
第12図は駆動装置１の出力回路７および負荷２の異常検
出動作を説明するためのタイミングチヤートである。 21…駆動装置、22…処理回路、23…出力回路、24…出力
モニタ回路、31…ブレーキペダル、33,39…バルブ、40
…油圧ポンプ、41…制御部、42,43…比較部、44,45…カ
ウンタ、63…出力トランジスタFIG. 1 is a block diagram showing an electric configuration of a drive unit 21 according to an embodiment of the present invention, FIG. 2 is a block diagram showing a configuration of an anti-lock brake device using the drive unit 21, and FIG. FIGS. 4 to 8 are timing charts showing the relationship between the wheel speed and the braking oil pressure for explaining the operation of the brake device, and FIGS. 4 to 8 are diagrams for explaining the abnormality detection operation of the electromagnetic solenoid of the inlet valve 33 and the output circuit 23. Waveform diagrams, FIG. 9 is a flowchart for explaining the abnormality detection operation shown in FIGS. 4 to 8, FIG. 10 is a block diagram showing an electric configuration of the conventional driving device 1, and FIG. FIG. 12 is a timing chart for explaining an abnormality detection operation of the output circuit 7 and the load 2 of the driving device 1. 21: Drive unit, 22: Processing circuit, 23: Output circuit, 24: Output monitor circuit, 31: Brake pedal, 33, 39: Valve, 40
... Hydraulic pump, 41 ... Control unit, 42,43 ... Comparison unit, 44,45 ... Counter, 63 ... Output transistor

Claims (1)

(57)【実用新案登録請求の範囲】(57) [Scope of request for utility model registration] 【請求項１】制御回路からのパルス状の駆動信号に応答
して出力回路が負荷へパルス状の駆動出力を導出する負
荷駆動装置において、 前記駆動信号が所定の一方のレベルである期間中の駆動
出力のレベルと駆動信号のレベルとを比較する第１の比
較手段と、 前記第１の比較手段の出力に応答し、前記駆動信号が前
記所定の一方のレベルである期間中に駆動出力のレベル
と駆動信号のレベルが不一致となる期間を積算し、前記
駆動出力のレベルと駆動信号のレベルが一致すれば前記
積算した値を減少させる第１カウンタと、 前記駆動信号が前記所定の一方のレベルの他方のレベル
である期間中の駆動出力のレベルと駆動信号のレベルと
を比較する第２の比較手段と、 前記第２の比較手段の出力に応答し、前記駆動信号が前
記他方のレベルである期間中に駆動出力のレベルと駆動
信号のレベルが不一致となる期間を積算し、前記駆動出
力のレベルと駆動信号のレベルが一致すれば前記積算し
た値を減少させる第２カウンタとを含み、 前記制御回路は、前記第１および第２カウンタの出力に
応答し、第１または第２カウンタの積算値が予め定める
値以上となった時点で、前記出力回路あるいは負荷に異
常が発生したものと判断し、前記駆動信号の出力を停止
することを特徴とする負荷駆動装置。1. A load driving device in which an output circuit derives a pulsed drive output to a load in response to a pulsed drive signal from a control circuit, wherein the load signal is at a predetermined one level. First comparing means for comparing the level of the driving output with the level of the driving signal; and responsive to the output of the first comparing means, the driving output of the driving signal is kept at the predetermined one level during the period. A first counter that integrates a period in which the level and the level of the drive signal do not match, and decreases the integrated value if the level of the drive output matches the level of the drive signal; Second comparing means for comparing the level of the driving output with the level of the driving signal during a period that is the other of the levels, and the driving signal is responsive to the output of the second comparing means, and In A second counter that integrates a period in which the level of the drive output and the level of the drive signal do not match during a period of time, and reduces the integrated value if the level of the drive output matches the level of the drive signal; The control circuit is responsive to the output of the first and second counters, and when the integrated value of the first or second counter becomes equal to or greater than a predetermined value, the output circuit or the load is determined to have failed. A load driving device, which determines and stops outputting the driving signal.