JP2555622B2 - Burst conversion circuit - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、入力信号をスピードの速い信号に変換して
バースト状に出力するバースト変換回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a burst conversion circuit that converts an input signal into a high speed signal and outputs the burst signal.

［従来の技術］ 従来、この種のバースト変換回路としては、例えば、
第５図に示すような構成のものがあった。[Prior Art] Conventionally, as a burst conversion circuit of this type, for example,
There was a structure as shown in FIG.

第５図において、201はFIFO（First−In,First−Out;
入出力が独立なシーケンシャルメモリ）であり、書き込
みパルス18による制御のもと入力デジタル信号列４と入
力タイミングパルス５を入力する。また読み出しパルス
17による制御のもと、基準クロック２に対して位相吸
収，フレーム整合およびバースト変換を行ない、バース
ト信号列３および出力タイミングパルス19を出力する。
さらにエンプティ情報20およびオーバーフロー情報21を
出力する。In FIG. 5, 201 is a FIFO (First-In, First-Out;
The input / output is an independent sequential memory), and the input digital signal train 4 and the input timing pulse 5 are input under the control of the write pulse 18. Read pulse
Under the control of 17, the reference clock 2 is subjected to phase absorption, frame matching and burst conversion, and the burst signal train 3 and the output timing pulse 19 are output.
Further, empty information 20 and overflow information 21 are output.

202は出力制御回路であり、基準タイミングパルス１
および基準クロック２を入力し、エンプティ情報20およ
び後述する比較結果22にもとづき、読み出しパルス17を
出力してFIFO201を制御する。203は入力制御回路であ
り、入力クロック６を入力し、オーバーフロー情報21に
もとづき書き込みパルス18を出力してFIFO201を制御す
るとともに、マスターリセット23を出力する。204は比
較回路であり、基準タイミングパルス１と出力タイミン
グパルス19を入力し、フレーム整合が行なえるように比
較結果22を出力し、これにより出力制御回路202を制御
する。202 is an output control circuit, which is a reference timing pulse 1
Then, the reference clock 2 is input, and the read pulse 17 is output based on the empty information 20 and the comparison result 22 described later to control the FIFO 201. Reference numeral 203 denotes an input control circuit, which receives the input clock 6 and outputs the write pulse 18 based on the overflow information 21 to control the FIFO 201 and output the master reset 23. Reference numeral 204 denotes a comparison circuit, which receives the reference timing pulse 1 and the output timing pulse 19 and outputs a comparison result 22 so that frame matching can be performed, thereby controlling the output control circuit 202.

上述したバースト変換回路では、入出力の制御はそれ
ぞれ独立に行なわれている。そこで、まず入力側の動作
を第６図のタイミングチャートにもとづき説明する。入
力制御回路203は、FIFO201より出力されるオーバーフロ
ー情報21（６−ｅ）が“H"レベルであるとき、FIFO201
にまだ書き込めるスペースがあると判断し、入力クロッ
ク６（６−ａ）に従い書き込みパルス18（６−ｂ）を出
力する。FIFO201は、書き込みパルス18にしたがい、ｎ
ビット周期（n:自然数）の入力タイミングパルス５（６
−ｃ）と入力デジタル信号列４（６−ｄ）（i:自然数１
≦ｉ＜ｎ）を順次書き込んでいく。一方、オーバーフロ
ー情報21が“L"レベルであるとき、入力制御回路203はF
IFO201に書き込めるスペースがないと判断し、FIFO201
を初期状態にするためにマスターリセット23（６−ｆ）
を出力する。In the burst conversion circuit described above, input / output control is performed independently. Therefore, first, the operation on the input side will be described with reference to the timing chart of FIG. When the overflow information 21 (6-e) output from the FIFO 201 is at the “H” level, the input control circuit 203 receives the FIFO 201.
It is determined that there is still a space for writing, and the write pulse 18 (6-b) is output according to the input clock 6 (6-a). The FIFO 201 responds to the write pulse 18 with n
Input timing pulse 5 (6) of bit cycle (n: natural number)
-C) and input digital signal sequence 4 (6-d) (i: natural number 1
≦ i <n) is sequentially written. On the other hand, when the overflow information 21 is at “L” level, the input control circuit 203
FIFO201 determines that there is no space to write to FIFO201.
Reset (23-6-f) to reset the initial state
Is output.

次に、出力側の動作を第７図のタイミングチャートに
もとづき説明する。マスターリセット23により初期状態
にされたFIFO201は何も書き込まれていないので、エン
プティ情報20（７−ｆ）として“L"レベルを出力する。
出力制御回路202は、エンプティ情報20と比較結果22
（７−ｇ）が“H"レベルであり、かつ、バースト信号列
３（７−ｅ）を出力すべきタイミングであるとき、基準
クロック２（７−ａ）にしたがい読み出しパルス17（７
−ｃ）を出力する（なお、比較結果21は、初期状態では
“H"レベルである）。Next, the operation of the output side will be described based on the timing chart of FIG. Since nothing has been written to the FIFO 201 that has been initialized by the master reset 23, the "L" level is output as the empty information 20 (7-f).
The output control circuit 202 displays the empty information 20 and the comparison result 22.
When (7-g) is at "H" level and it is time to output the burst signal sequence 3 (7-e), the read pulse 17 (7) is generated according to the reference clock 2 (7-a).
-C) is output (the comparison result 21 is "H" level in the initial state).

読み出しパルス17にしたがい、FIFO201はバースト信
号列３と出力タイミングパルス19（７−ｄ）を出力す
る。比較回路204は基準タイミングパルス１（７−ｂ）
と出力タイミングパルス19を比較し、整合がとれている
かどうかを判断し、整合がとれていないときには比較結
果22として“L"レベルを出力する。比較結果22が“L"レ
ベルになると出力制御回路202は読み出しパルス17を出
力するのを止める。この状態でFIFO201の出力は保持さ
れる。According to the read pulse 17, the FIFO 201 outputs the burst signal train 3 and the output timing pulse 19 (7-d). The comparison circuit 204 uses the reference timing pulse 1 (7-b)
And the output timing pulse 19 are compared with each other, and it is judged whether or not there is a match, and when there is no match, the comparison result 22 is output at "L" level. When the comparison result 22 becomes “L” level, the output control circuit 202 stops outputting the read pulse 17. In this state, the output of FIFO201 is held.

基準タイミングパルス１が出力制御回路202と比較回
路204に入力すると、比較結果22が“H"レベルとなり、
再び出力制御回路202より読み出しパルス17が出力され
読み出しが再開する。このようにしてFIFOを用いてバー
スト変換を行なっていた。When the reference timing pulse 1 is input to the output control circuit 202 and the comparison circuit 204, the comparison result 22 becomes "H" level,
The output control circuit 202 outputs the read pulse 17 again, and the reading is restarted. In this way, burst conversion is performed using the FIFO.

［解決すべき問題点］ 上述した従来のバースト変換回路は、FIFOを用いた構
成であった。FIFOは、Ｓ−Ｒラッチを何個も連ねてシー
ケンシャルメモリを構成しているため、動作速度および
容量に限界がある。したがって、高速デジタル信号列を
処理する場合には、デジタル信号列を並列処理し、一列
あたりの速度を落す必要があった。また、大容量のデジ
タル信号列を処理する場合には、容量確保のためFIFOを
いくつも並べる必要があり、バースト変換回路としての
回路構成が複雑かつ大規模になる。このように、従来の
バースト変換回路は、高速処理ならびに大容量デジタル
信号列には適さないという欠点があった。[Problems to be Solved] The conventional burst conversion circuit described above has a configuration using a FIFO. Since the FIFO constitutes a sequential memory by connecting a number of SR latches, there is a limit in operating speed and capacity. Therefore, when processing a high-speed digital signal train, it is necessary to process the digital signal train in parallel to reduce the speed per train. Further, when processing a large-capacity digital signal sequence, it is necessary to arrange several FIFOs in order to secure the capacity, and the circuit configuration of the burst conversion circuit becomes complicated and large-scale. As described above, the conventional burst conversion circuit has a drawback that it is not suitable for high-speed processing and large-capacity digital signal sequences.

本発明は上記問題を解決するもので、高速でかつ大容
量なデュアルポートRAMを使用することにより、高速信
号処理，大容量信号処理に適した小形のバースト変換回
路の提供を目的とする。The present invention solves the above problems, and an object of the present invention is to provide a small-sized burst conversion circuit suitable for high-speed signal processing and large-capacity signal processing by using a high-speed and large-capacity dual port RAM.

［問題点の解決手段］ 上記目的を達成するために、本発明は、入力信号をス
ピードの速い信号に変換してバースト状に出力するバー
スト変換回路において、書き込み制御および読み出し制
御を同時に行なうための入力ポートと出力ポートを個別
に備え、入力デジタル信号を書き込むとともに、同回路
出力側の基準クロックと基準タイミングパルスに対し、
位相吸収，フレーム整合およびバースト変換を行ないバ
ースト信号列を出力するデュアルポートRAMと、上記基
準クロックおよび基準タイミングパルスを入力し、この
基準タイミングパルスの周期を１フレームとしてＮフレ
ーム（Ｎは２以上の自然数）単位の読み出しアドレスお
よび読み出し制御信号を上記デュアルポートRAMに出力
するとともに、Ｎフレーム周期の第一制御パルス，この
第一パルスよりＭビット（Ｍは自然数）遅れた第二制御
パルスおよび判定パルスを出力する読み出し制御回路
と、上記第一制御パルスおよび第二制御パルスを入力
し、このうちいずれか一方のパルスを選択し制御パルス
として出力する選択回路と、入力タイミングパルス，入
力クロックおよび上記制御パルスを入力し、Ｎフレーム
単位の書き込みアドレスおよび書き込み制御信号を上記
デュアルポートRAMに出力するとともに、上記制御パル
スに対する入力タイミングパルスの位相情報を出力する
書き込み制御回路と、上記位相情報および判定パルスを
入力し、上記制御パルスに対する入力タイミングパルス
の位相を判定し、その判定結果にもとづき上記選択回路
を制御する判定回路とを具備した構成としてある。[Means for Solving the Problems] In order to achieve the above object, the present invention provides a burst conversion circuit for converting an input signal into a high-speed signal and outputting the signal in a burst form so as to perform write control and read control at the same time. Equipped with input port and output port separately, while writing the input digital signal, to the reference clock and reference timing pulse of the same circuit output side,
A dual port RAM that outputs a burst signal train by performing phase absorption, frame matching and burst conversion, and the above-mentioned reference clock and reference timing pulse are input, and the period of this reference timing pulse is set as one frame for N frames (N is 2 or more). A read address and a read control signal in units of a natural number) are output to the dual port RAM, and a first control pulse of N frame periods, a second control pulse and a determination pulse delayed by M bits (M is a natural number) from the first pulse. And a read control circuit for outputting the first control pulse and the second control pulse, and a selection circuit for selecting one of these pulses and outputting the selected control pulse, an input timing pulse, an input clock, and the above control. Input a pulse and write address in N frame units. And a write control signal for outputting the write control signal to the dual port RAM and outputting the phase information of the input timing pulse for the control pulse, and the phase information and the determination pulse are input, and the input timing pulse for the control pulse A determination circuit for determining the phase and controlling the selection circuit based on the determination result is provided.

［実施例］ 以下、本発明の一実施例について図面を参照して説明
する。[Embodiment] An embodiment of the present invention will be described below with reference to the drawings.

第１図は本実施例に係るバースト変換回路を示すブロ
ック図である。FIG. 1 is a block diagram showing a burst conversion circuit according to this embodiment.

図面において、101はデュアルポートRAMであり、入力
ポートと出力ポートを個別に備え、書き込みアドレス13
および書き込み制御信号14にしたがって、入力デジタル
信号４を書き込む。また、読み出しアドレス７および読
み出し制御信号８にしたがってバースト信号列３を読み
出す。デュアルポートRAM101は、これら書き込み制御，
読み出し制御を独立して同時に行なえるものである。In the drawing, 101 is a dual port RAM, which is provided with an input port and an output port separately, and has a write address 13
And according to the write control signal 14, the input digital signal 4 is written. Further, the burst signal train 3 is read according to the read address 7 and the read control signal 8. The dual port RAM 101 has these write controls,
The read control can be performed independently and simultaneously.

102は読み出し制御回路で、基準タイミングパルス１
と基準クロック２を入力し、Ｎフレーム周期（Ｎは２以
上の自然数）の読み出しアドレス７および読み出し制御
信号８を出力してデュアルポートRAM101の読み出し制御
を行なう。また、読み出し制御回路102は、Ｎフレーム
周期の第一制御パルス９、この第一制御パルス９に対し
てＭビット（Ｍは自然数）遅れた第二制御パルス10、お
よび判定パルス11を出力する。第一制御パルス９および
第二制御パルス10は、入力デジタル信号列４、入力タイ
ミングパルス５、および入力クロック６のビット内およ
びビット単位での位相変動を制御するためのものであ
る。102 is a read control circuit, which is a reference timing pulse 1
And the reference clock 2 are input, and the read address 7 and the read control signal 8 of N frame cycles (N is a natural number of 2 or more) are output to control the read of the dual port RAM 101. The read control circuit 102 also outputs a first control pulse 9 having an N frame period, a second control pulse 10 delayed by M bits (M is a natural number) from the first control pulse 9, and a determination pulse 11. The first control pulse 9 and the second control pulse 10 are for controlling the phase fluctuation within the bit of the input digital signal train 4, the input timing pulse 5, and the input clock 6 and in bit units.

103は選択回路であり、第一制御パルス９および第二
制御パルス10を入力し、このうちいずれか一方のパルス
を選択し制御パルス12として出力する。Reference numeral 103 denotes a selection circuit which inputs the first control pulse 9 and the second control pulse 10, selects one of the pulses and outputs it as the control pulse 12.

104は書き込み制御回路であり、入力タイミングパル
ス５、入力クロック６、および制御パルス12を入力し、
Ｎフレーム周期の書き込みアドレス13および書き込み制
御信号14を出力してデュアルポートRAM101の書き込み制
御を行なう。また、制御パルス12に対する入力タイミン
グ５の位相情報16を出力する。104 is a write control circuit, which inputs the input timing pulse 5, the input clock 6, and the control pulse 12,
The write address 13 and the write control signal 14 of the N frame period are output to control the write of the dual port RAM 101. Also, the phase information 16 of the input timing 5 for the control pulse 12 is output.

105は判定回路で、判定パルス11および位相情報16を
入力し、制御パルス12に対する入力タイミングパルス５
の位相を判定し、その判定結果15にもとづき選択回路10
3を制御する。Reference numeral 105 denotes a determination circuit, which inputs the determination pulse 11 and the phase information 16 and inputs the control pulse 12 with the input timing pulse 5
Of the selection circuit 10 based on the judgment result 15
Control 3

次に、第１図および第２〜４図のタイミングチャート
にもとづき、上記バースト変換回路の動作を説明する。
なお、以下の説明は、制御パルス幅が１フレームの場合
を例にとっている。Next, the operation of the burst conversion circuit will be described with reference to the timing charts of FIGS. 1 and 2-4.
In the following description, the case where the control pulse width is 1 frame is taken as an example.

まず、書き込み側の動作を説明する（第１図，第２図
参照）。入力クロック６（２−ａ）、入力タイミングパ
ルス５（２−６）および制御パルス12（２−ｃ）を入力
した書き込み制御回路104は、制御パルス12が“H"レベ
ルの間にある入力タイミングパルス５をアドレスの基準
とし、Ｎフレーム単位の書き込みアドレス13と書き込み
信号14を出力する。デュアルポートRAM101は、書き込み
制御回路104からの書き込みアドレス13と書き込み制御
信号14にしたがい入力デジタル信号列４（２−ｄ）を入
力する。First, the operation on the write side will be described (see FIGS. 1 and 2). The write control circuit 104, to which the input clock 6 (2-a), the input timing pulse 5 (2-6) and the control pulse 12 (2-c) are input, has the input timing when the control pulse 12 is in the “H” level. Using the pulse 5 as the address reference, the write address 13 and the write signal 14 in N frame units are output. The dual port RAM 101 inputs the input digital signal sequence 4 (2-d) according to the write address 13 and the write control signal 14 from the write control circuit 104.

次いで、読み出し側の動作を説明する（第１図，第３
図参照）。基準クロック２（３−ａ）および基準タイミ
ングパルス１（３−ｂ）を入力した読み出し制御回路
は、入力タイミングパルス５の位相が不確定である。バ
ースト変換するためには書き込みの基準と読み出しの基
準が1/2フレーム以上離れるようにしなければならな
い。そこで、第一の制御パルス９（３−ｃ）の“H"レベ
ル間にある基準タイミングパルス１の次にくる基準タイ
ミングパルス１（＊印）をアドレスの基準とし、Ｎフレ
ーム単位の読み出しアドレス７と読み出し制御信号８
（３−ｄ）を出力する。デュアルポートRAM101は、読み
出し制御回路102からの読み出しアドレス７と読み出し
制御信号８にしたがいバースト信号列３（３−ｅ）を出
力する。この結果、書き込み側のアドレスと読み出し側
のアドレスが１対１に対応し、かつ読み出し側でバース
ト状に読み出すものでフレーム整合とバースト変換が行
なえたことになる。Next, the operation on the read side will be described (see FIGS. 1 and 3).
See figure). In the read control circuit to which the reference clock 2 (3-a) and the reference timing pulse 1 (3-b) are input, the phase of the input timing pulse 5 is indefinite. In order to perform burst conversion, the write reference and the read reference must be separated by 1/2 frame or more. Therefore, the reference timing pulse 1 (* mark) following the reference timing pulse 1 between the “H” levels of the first control pulse 9 (3-c) is used as the address reference, and the read address 7 in N frame units is used. And read control signal 8
Output (3-d). The dual port RAM 101 outputs the burst signal sequence 3 (3-e) according to the read address 7 and the read control signal 8 from the read control circuit 102. As a result, the address on the write side and the address on the read side have a one-to-one correspondence, and the read side reads data in bursts, which means that frame matching and burst conversion can be performed.

最後に、基準クロック２と基準タイミングパルス１に
対して、ビット内およびビット単位での位相が不確定
な、入力クロック6,入力タイミングパルス５およびデジ
タル信号列４につき位相吸収を行なう動作を説明する
（第１図，第４図）。選択回路103は、第一制御パルス
９と第一制御パルス９に対してＭビット遅れた第二の制
御パルス10を入力し、判定結果にしたがい制御パルス12
（４−ａ）を出力する。書き込み制御回路104は、制御
パルス12と入力タイミングパルス５（４−ｂ）により位
相情報16（４−ｃ）を出力する。この場合基準タイミン
グパルス１と入力タイミングパルス５の位相が悪いの
で、位相情報16としては“H"レベルの部分が二つでてく
る。判定回路105は、Ｎフレーム周期で入力される判定
パルス11により位相情報として２ビットであることを判
定し、判定結果15を反転させ、制御パルス12よりＭビッ
ト遅れた制御パルス12（４−ｄ）を選択回路103から出
力させる。この結果として、位相情報16（４−ｅ）が得
られる。Ｍの値を１フレームの1/2に設定すれば、位相
マージンとして±1/2フレームのマージンを得ることが
できる。Finally, the operation of performing phase absorption for the input clock 6, the input timing pulse 5 and the digital signal train 4 in which the phase in the bit and in the bit unit is uncertain with respect to the reference clock 2 and the reference timing pulse 1 will be described. (Figs. 1 and 4). The selection circuit 103 inputs the first control pulse 9 and the second control pulse 10 delayed by M bits with respect to the first control pulse 9, and the control pulse 12 according to the determination result.
Output (4-a). The write control circuit 104 outputs the phase information 16 (4-c) according to the control pulse 12 and the input timing pulse 5 (4-b). In this case, since the phases of the reference timing pulse 1 and the input timing pulse 5 are bad, the phase information 16 has two "H" level portions. The determination circuit 105 determines that the phase information is 2 bits by the determination pulse 11 input in the N frame period, inverts the determination result 15, and delays the control pulse 12 by M bits, and then the control pulse 12 (4-d). ) Is output from the selection circuit 103. As a result, the phase information 16 (4-e) is obtained. If the value of M is set to 1/2 of one frame, a margin of ± 1/2 frame can be obtained as a phase margin.

上述した実施例は制御パルス幅が１フレームの場合に
ついて説明したが、制御パルス幅をｊフレーム（j:自然
数）とし、ｊフレーム中の任意の１フレームをアドレス
の基準とすれば、位相マージンとして±1/2×ｊフレー
ムのマージンを得ることができる。また、上述の実施例
では、読み出し側のアドレスの基準を第一制御パルス９
として説明したが、第二制御パルス10をアドレスの基準
としても同様に説明できる。その他、発明の要旨を変更
しない範囲で種々変形実施の可能なことは勿論である。In the above-described embodiment, the case where the control pulse width is one frame has been described. However, if the control pulse width is j frames (j: natural number) and any one of the j frames is used as the address reference, a phase margin is obtained. A margin of ± 1/2 × j frames can be obtained. Further, in the above-described embodiment, the reference of the address on the read side is the first control pulse 9
However, the second control pulse 10 can also be used as the address reference. Of course, various modifications can be made without departing from the spirit of the invention.

［発明の効果］ 以上説明したように、本発明によれば、高速でかつ大
容量のデュアルポートRAMを使用することにより、信号
処理の高速化、大容量化を小形の構造にて実現できる効
果がある。[Effects of the Invention] As described above, according to the present invention, by using a high-speed and large-capacity dual-port RAM, high-speed signal processing and large-capacity can be realized with a small structure. There is.

【図面の簡単な説明】[Brief description of drawings]

第１図は本発明の実施例に係るバースト変換回路のブロ
ック図、第２図，第３図，第４図はそれぞれ同バースト
変換回路の動作を示すタイミングチャート、第５図は従
来のバースト変換回路のブロック図、第６図，第７図は
従来例の動作を示すタイミングチャートである。 101:デュアルポートRAM 102:読み出し制御回路、103:選択回路 104:書き込み制御回路、105:判定回路 201:FIFO、202:出力制御回路 203:入力制御回路、204:比較回路FIG. 1 is a block diagram of a burst conversion circuit according to an embodiment of the present invention, FIGS. 2, 3, and 4 are timing charts showing the operation of the burst conversion circuit, and FIG. 5 is a conventional burst conversion circuit. Circuit block diagrams, FIGS. 6 and 7 are timing charts showing the operation of the conventional example. 101: Dual port RAM 102: Read control circuit, 103: Selection circuit 104: Write control circuit, 105: Judgment circuit 201: FIFO, 202: Output control circuit 203: Input control circuit, 204: Comparison circuit

Claims (1)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】入力信号をスピードの速い信号に変換して
バースト状に出力するバースト変換回路において、書き
込み制御および読み出し制御を同時に行なうための入力
ポートと出力ポートを個別に備え、入力デジタル信号を
書き込むとともに、同回路出力側の基準クロックと基準
タイミングパルスに対し、位相吸収，フレーム整合およ
びバースト変換を行ないバースト信号列を出力するデュ
アルポートRAMと、上記基準クロックおよび基準タイミ
ングパルスを入力し、この基準タイミングパルスの周期
を１フレームとしてＮフレーム（Ｎは２以上の自然数）
単位の読み出しアドレスおよび読み出し制御信号を上記
デュアルポートRAMに出力するとともに、Ｎフレーム周
期の第一制御パルス，この第一パルスよりＭビット（Ｍ
は自然数）遅れた第二制御パルスおよび判定パルスを出
力する読み出し制御回路と、上記第一制御パルスおよび
第二制御パルスを入力し、このうちいずれか一方のパル
スを選択し制御パルスとして出力する選択回路と、入力
タイミングパルス，入力クロックおよび上記制御パルス
を入力し、Ｎフレーム単位の書き込みアドレスおよび書
き込み制御信号を上記デュアルポートRAMに出力すると
ともに、上記制御パルスに対する入力タイミングパルス
の位相情報を出力する書き込み制御回路と、上記位相情
報および判定パルスを入力し、上記制御パルスに対する
入力タイミングパルスの位相を判定し、その判定結果に
もとづき上記選択回路を制御する判定回路とを具備した
ことを特徴とするバースト変換回路。1. A burst conversion circuit for converting an input signal into a high-speed signal and outputting it in a burst form, wherein an input port and an output port for simultaneously performing write control and read control are individually provided, and an input digital signal is supplied. While writing, input the dual port RAM that outputs the burst signal sequence by performing phase absorption, frame matching and burst conversion to the reference clock and reference timing pulse on the output side of the circuit and the reference clock and reference timing pulse. N frames (N is a natural number of 2 or more) where the cycle of the reference timing pulse is 1 frame
A unit read address and a read control signal are output to the dual port RAM, and a first control pulse of an N frame cycle, and M bits (M
Is a natural number) A read control circuit that outputs a delayed second control pulse and a determination pulse, and a selection that inputs the first control pulse and the second control pulse, selects one of these pulses, and outputs the selected control pulse. A circuit, an input timing pulse, an input clock, and the control pulse are input, and a write address and a write control signal in N frame units are output to the dual port RAM, and phase information of the input timing pulse with respect to the control pulse is output. A write control circuit and a determination circuit for inputting the phase information and the determination pulse, determining the phase of an input timing pulse with respect to the control pulse, and controlling the selection circuit based on the determination result. Burst conversion circuit.