JP2555597B2 - Burst clock synchronizer - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデイジタル通信の分野におけるビツトクロツ
ク再生に係り、特に一定周期で時分割デイジタル信号を
伝送する際にビツトクロツク再生用として送出するバー
ストクロツク信号からビツトクロツク信号をつくりだす
バーストクロツク同期装置に関するものである。The present invention relates to bit clock reproduction in the field of digital communication, and more particularly to a burst clock signal transmitted for bit clock reproduction when transmitting a time division digital signal at a constant cycle. The present invention relates to a burst clock synchronizer that produces a bit clock signal from a.

〔従来の技術〕[Conventional technology]

従来、この種に近い技術としては、映像信号のカラー
バーストに同期した連続のカラーサブキヤリアを作り出
すものがある。以下、第３図および第４図を用いて説明
する。Conventionally, as a technique close to this type, there is a technique of creating a continuous color subcarrier synchronized with a color burst of a video signal. This will be described below with reference to FIGS. 3 and 4.

第３図は従来のバースト同期方式の一例を示すブロツ
ク図、第４図はこの第３図の動作説明に供するタイムチ
ヤートで、（ａ）は映像信号ａを示したものであり、
（ｂ）は同期信号検出器14の出力である同期信号ｂ、
（ｃ）はバーストゲート発生器15の出力であるバースト
ゲート信号ｃ、（ｄ）はバーストアンプ12の出力である
カラーバースト信号ｄを示したものである。FIG. 3 is a block diagram showing an example of a conventional burst synchronization system, and FIG. 4 is a time chart used to explain the operation of FIG. 3, and (a) shows a video signal a.
(B) is a sync signal b output from the sync signal detector 14,
(C) shows the burst gate signal c which is the output of the burst gate generator 15, and (d) shows the color burst signal d which is the output of the burst amplifier 12.

まず、第４図（ａ）に示した映像信号ａは第３図の入
力端子11によりバーストアンプ12および同期信号検出器
14に与えられ、この同期信号検出器14では映像信号ａか
ら同期信号部を検出する。そして、次のバーストゲート
発生器15では第４図（ｂ）に示す同期信号検出器14の出
力である同期信号ｂを基準にして第４図（ｃ）で示すカ
ラーバースト幅のバーストゲート信号ｃを発生する。こ
のバーストゲート発生器15でつくられたバーストゲート
信号ｃは、バーストアンプ12およびバースト制御型APC
（Automatic Phase Control）回路13の位相検波器13−
１に与えられる。そして、バーストアンプ12は、バース
トゲート信号ｃによりカラーバーストのみ増幅し、その
増幅されたカラーバースト信号ｄ（第４図（ｄ）参照）
はバースト制御型APC回路13の位相検出器13−１に与え
られる。First, the video signal a shown in FIG. 4 (a) is obtained by inputting the input terminal 11 shown in FIG.
The sync signal detector 14 detects the sync signal portion from the video signal a. Then, in the next burst gate generator 15, the burst gate signal c of the color burst width shown in FIG. 4 (c) is based on the synchronization signal b which is the output of the synchronization signal detector 14 shown in FIG. 4 (b). To occur. The burst gate signal c generated by the burst gate generator 15 is the burst amplifier 12 and the burst control type APC.
(Automatic Phase Control) Circuit 13 phase detector 13 −
Given to 1. Then, the burst amplifier 12 amplifies only the color burst by the burst gate signal c, and the amplified color burst signal d (see FIG. 4 (d)).
Is applied to the phase detector 13-1 of the burst control type APC circuit 13.

つぎに、バースト制御型APC回路13は位相検波器13−
１とこの位相検波器13−１の出力を入力とするループフ
イルタ13−２およびこのループフイルタ13−２の出力に
よつて発振周波数が制御される電圧制御発振器13−３か
らなり、この電圧制御発振器13−３の出力は出力端子16
に送出されると共に位相検波器13−１に供給されるよう
に構成されている。そして、このバースト制御型APC回
路13では、カラーバースト信号ｄと同タイミングのバー
ストゲート信号ｃによりバースト期間のみ位相追従制御
する。ここで、バーストゲート期間以外は、バースト期
間での位相追従結果がホールド状態になつている。Next, the burst control type APC circuit 13 has a phase detector 13-
1 and a loop filter 13-2 which receives the output of the phase detector 13-1 and a voltage controlled oscillator 13-3 whose oscillation frequency is controlled by the output of the loop filter 13-2. The output of oscillator 13-3 is output terminal 16
And is supplied to the phase detector 13-1. In the burst control type APC circuit 13, the phase tracking control is performed only in the burst period by the burst gate signal c having the same timing as the color burst signal d. Here, except for the burst gate period, the phase tracking result during the burst period is in the hold state.

以上の方法により、映像信号のカラーバーストに同期
した連続のカラーサブキヤリアをつくりだすことができ
た。By the above method, it was possible to create a continuous color sub-carrier synchronized with the color burst of the video signal.

〔発明が解決しようとする問題点〕[Problems to be solved by the invention]

上述した従来のバースト同期方式では、バーストゲー
ト信号となる同期信号が検出されることが必須条件であ
つた。したがつて、新しい技術の一例として従来の同期
信号の部分にデイジタル化した同期信号およびデイジタ
ルデータを挿入した場合には、バーストゲート信号を作
り出す基準の信号が見いだせなくなるので、カラーバー
スト信号に同期した連続のカラーサブキヤリアがとりだ
せないという問題点があつた。In the above-mentioned conventional burst synchronization method, it is an essential condition that the synchronization signal which becomes the burst gate signal is detected. Therefore, as an example of the new technology, when the digitalized sync signal and digital data are inserted in the conventional sync signal part, the reference signal that creates the burst gate signal cannot be found, so the sync signal is synchronized with the color burst signal. There was a problem that a continuous color subcarrier could not be taken out.

なお、デイジタル化した同期信号をデコードすれば、
上記問題点は解決するのだが、デコードするためのクロ
ツク信号とカラーサブキヤリアを兼用しているため不可
能である。If you decode the digitalized sync signal,
Although the above problem is solved, it is impossible because the clock signal for decoding and the color subcarrier are used in common.

〔問題点を解決するための手段〕[Means for solving problems]

本発明のバーストクロツク同期装置は、同期パターン
信号を含んだバーストクロツク信号から同期パターンを
検出する同期パターン検出器と、クロツク信号に基づい
てバーストクロツクと同周期の信号を生成するカウンタ
と、このカウンタからの出力と同期パターン検出器から
の同期パターンを比較し、これらの同期が不一致のとき
は不一致パルスを出力する不一致検出器と、カウンタに
上記クロック信号を与えると共に、上記不一致パルスが
出力されたときはクロック信号の力を１クロック分禁止
するクロックゲートと、上記カウンタで発生した信号か
らバーストクロック幅のゲートパルスを発生するバース
トゲート発生器と、上記バーストクロック信号をバース
トゲート発生器からのゲートパルスに応じてゲートパル
ス期間のみ増幅するバーストアンプと、このバーストア
ンプの出力を入力とし、バーストゲート発生器からのゲ
ートパルスに応じてゲートパルス期間のみ位相追従制御
するバースト制御型APC回路とを備え、バーストクロッ
クとゲートパルスの位置が合うまでゲートパルスの位相
を順次シフトするようにしたものである。A burst clock synchronizing apparatus of the present invention includes a sync pattern detector for detecting a sync pattern from a burst clock signal including a sync pattern signal, and a counter for generating a signal having the same period as the burst clock based on the clock signal. , The output from this counter is compared with the sync pattern from the sync pattern detector, and when the syncs do not match, a mismatch detector that outputs a mismatch pulse and the counter with the clock signal are output. When output, a clock gate for inhibiting the power of the clock signal by one clock, a burst gate generator for generating a gate pulse having a burst clock width from the signal generated by the counter, and a burst gate generator for the burst clock signal. Amplify only the gate pulse period according to the gate pulse from It is equipped with a burst amplifier and a burst control type APC circuit that receives the output of this burst amplifier as input and controls the phase following only the gate pulse period according to the gate pulse from the burst gate generator, until the position of the burst clock and the gate pulse match. The phase of the gate pulse is sequentially shifted.

〔作用〕[Action]

本発明においては、デイジタル信号の中に同期パター
ンをもたせ、その同期パターンが受信するまで、バース
トゲートの位相を順次シフトする。In the present invention, the digital signal has a synchronization pattern, and the phase of the burst gate is sequentially shifted until the synchronization pattern is received.

〔実施例〕〔Example〕

以下、図面に基づき本発明の実施例を詳細に説明す
る。Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.

第１図は本発明によるバーストクロツク同期装置の一
実施例を示すブロツク図である。FIG. 1 is a block diagram showing an embodiment of a burst clock synchronizer according to the present invention.

図においては、１はバーストクロツク信号が印加され
る入力端子、２は外部からのゲートパルス期間のみ増幅
するバーストアンプ、３は外部からのゲートパルス期間
のみ位相追従制御するバースト制御型APC回路、４は同
期パターン信号を含んだバーストクロツク信号から同期
パターンを検出する同期パターン検出器、５はバースト
クロツクと同周期のＮカウンタ、６はこのＮカウンタ５
の出力と同期パターン検出器４の出力から同期の不一致
を検出する不一致検出器、７はＮカウンタ５のクロツク
信号を不一致検出器６の不一致パルスで禁止をかけるク
ロツクゲート、８はＮカンウタ５で発生した信号からバ
ーストクロツク幅のゲートパルスを発生するバーストゲ
ート発生器、９は連続クロツク出力が得られる出力端子
である。In the figure, 1 is an input terminal to which a burst clock signal is applied, 2 is a burst amplifier which amplifies only a gate pulse period from the outside, 3 is a burst control type APC circuit which performs phase tracking control only during a gate pulse period from the outside, 4 is a sync pattern detector for detecting a sync pattern from a burst clock signal including a sync pattern signal, 5 is an N counter having the same period as the burst clock, and 6 is this N counter 5
No. 5 and the output of the sync pattern detector 4, a mismatch detector for detecting a sync mismatch, 7 is a clock gate for inhibiting the clock signal of the N counter 5 with a mismatch pulse of the mismatch detector 6, and 8 is generated by the N counter 5. A burst gate generator for generating a gate pulse having a burst clock width from the generated signal, and 9 is an output terminal for obtaining a continuous clock output.

そして、バースト制御型APC回路３は、バーストアン
プ２の出力とバーストゲート発生器８の出力を入力とす
る位相検波器３−１とこの位相検波器３−１の出力を入
力とするループフイルタ３−２およびこのループフイル
タ３−２の出力によつて発振周波数が制御される電圧制
御発振器３−３からなり、この電圧制御発振器３−３の
出力は出力端子９に送出されると共に位相検波器３−１
に供給され、さらに同期パターン検出器４およびクロツ
クゲート７に供給されるように構成されている。The burst control type APC circuit 3 includes a phase detector 3-1 which receives the output of the burst amplifier 2 and the output of the burst gate generator 8 and a loop filter 3 which receives the output of the phase detector 3-1. -2 and a voltage controlled oscillator 3-3 whose oscillation frequency is controlled by the output of the loop filter 3-2. The output of the voltage controlled oscillator 3-3 is sent to the output terminal 9 and the phase detector is detected. 3-1
To the sync pattern detector 4 and the clock gate 7.

つぎにこの第１図に示す実施例の動作を第２図を参照
して説明する。The operation of the embodiment shown in FIG. 1 will be described below with reference to FIG.

第２図は第１図の動作説明に供するタイミチヤート
で、（ａ）はバーストクロツク信号ａを示したものであ
り、（ｂ）はバーストゲート発生器８のバーストゲート
出力ｂ、（ｃ）は不一致検出器６の出力である不一致パ
ルス信号ｃ、（ｄ）および（ｅ）はそれぞれバーストゲ
ート発生器８のバーストゲート出力d,eを示したもので
ある。FIG. 2 is a timing chart for explaining the operation of FIG. 1, in which (a) shows the burst clock signal a, (b) shows the burst gate output b of the burst gate generator 8, and (c) shows The mismatch pulse signals c, (d) and (e) output from the mismatch detector 6 indicate the burst gate outputs d and e of the burst gate generator 8, respectively.

まず、入力端子１に印加されるバーストクロツク信号
ａは第２図（ａ）に示す通りバーストクロツク信号の他
に同期パターンおよびデータなどを含んでおり、入力端
子１よりバーストアンプ２および同期パターン検出器４
に与えられる。First, the burst clock signal a applied to the input terminal 1 includes a synchronization pattern and data in addition to the burst clock signal as shown in FIG. Pattern detector 4
Given to.

そして、同期パターン検出器４はこのバーストクロツ
ク信号ａから同期パターンを検出する。また、不一致検
出器６はこの同期パターン検出器４からの同期パターン
検出出力とバースト周期Ｎで回転するＮカウンタ５の出
力で比較し、同期が不一致の場合にはＮカウンタ５の１
クロツク分の不一致パルス信号ｃ（第２図（ｃ）参照）
を出力する。また、クロツクゲート７ではＮカウンタ５
に与えるクロツク信号を不一致パルス信号ｃにより禁止
をかけている。これにより、Ｎカウンタ５の回転位相は
不一致パルス信号ｃが出るごとに１クロツク幅で順次シ
フトを行なう。また、バーストゲート発生器８は、Ｎカ
ウンタ５の出力を基準にバーストクロツク幅のバースト
ゲート信号を発生する。Then, the sync pattern detector 4 detects the sync pattern from the burst clock signal a. Further, the non-coincidence detector 6 compares the sync pattern detection output from the sync pattern detector 4 with the output of the N counter 5 which rotates in the burst cycle N.
Inconsistent pulse signal c for clock (see FIG. 2 (c))
Is output. Also, in the clock gate 7, the N counter 5
The clock signal given to the signal is prohibited by the disagreement pulse signal c. As a result, the rotational phase of the N counter 5 is sequentially shifted by one clock width each time the mismatch pulse signal c is output. The burst gate generator 8 also generates a burst gate signal having a burst clock width based on the output of the N counter 5.

つぎに、このバーストゲート発生器８で作られたバー
ストゲート信号は、バーストアンプ２およびバースト制
御型APC回路３に与えられる。ここで、バーストアンプ
２およびバースト制御型APC回路３の動作は前述の従来
技術で説明したバーストアンプ12とバースト制御型APC
回路13の動作と同様であるので、ここでの説明を省略す
る。Next, the burst gate signal generated by the burst gate generator 8 is given to the burst amplifier 2 and the burst control type APC circuit 3. Here, the operations of the burst amplifier 2 and the burst control type APC circuit 3 are the same as the burst amplifier 12 and the burst control type APC described in the above-mentioned prior art.
Since the operation is the same as that of the circuit 13, its description is omitted here.

以上の各部の動作を第２図に示すタイムチヤートで具
体的に説明すると、例えば、バーストゲート発生器８か
らのバーストゲート出力が第２図（ｂ）に示すバースト
ゲート出力ｂの場合には、バーストゲートが第２図
（ａ）に示すバーストクロツク信号ａのバーストクロツ
ク位置とずれているため、バースト制御型APC回路３
は、バーストクロツクに同期していない。したがつて、
同期パターン検出器４では同期信号が検出されない。The operation of each of the above parts will be specifically described with reference to the time chart shown in FIG. 2. For example, when the burst gate output from the burst gate generator 8 is the burst gate output b shown in FIG. Since the burst gate is displaced from the burst clock position of the burst clock signal a shown in FIG. 2 (a), the burst control type APC circuit 3
Is not in sync with the burst clock. Therefore,
The sync signal is not detected by the sync pattern detector 4.

そして、不一致検出器６の出力には、第２図（ｃ）に
示すような不一致パルス信号ｃが発生し、Ｎカウンタ５
の位相を１クロツク分シフトすると共に、バーストゲー
ト出力も第２図（ｄ）に示すバーストゲート出力ｄの通
りシフトを行なう。Then, at the output of the mismatch detector 6, a mismatch pulse signal c as shown in FIG.
2 is shifted by one clock, and the burst gate output is also shifted as shown by the burst gate output d in FIG. 2 (d).

以上の動作を順次繰り返し最終的には第２図（ｅ）に
示すバーストゲート出力ｅの位置でバースト制御型APC
回路３は同期する。The above operation is sequentially repeated and finally the burst control type APC is performed at the position of the burst gate output e shown in FIG. 2 (e).
Circuit 3 is synchronized.

〔発明の効果〕〔The invention's effect〕

以上説明したように、本発明によれば、デイジタル信
号の中に同期パターンをもたせ、その同期パターンが受
信するまで、バーストゲートの位相を順次シフトするこ
とにより、本来のバーストゲートを作り出す同期信号が
なくてもバースト信号に同期した連続のクロツク信号を
自動的に作り出すことができるので、実用上の効果は極
めて大である。As described above, according to the present invention, a sync signal for producing an original burst gate is provided by providing a sync pattern in a digital signal and sequentially shifting the phase of the burst gate until the sync pattern is received. Even if it is not necessary, a continuous clock signal synchronized with the burst signal can be automatically generated, so that the practical effect is extremely large.

【図面の簡単な説明】[Brief description of drawings]

第１図は本発明によるバーストクロツク同期装置の一実
施例を示すブロツク図、第２図は第１図の動作説明に供
するタイムチヤート、第３図は従来のバースト同期方式
の一例を示すブロツク図、第４図は第３図の動作説明に
供するタイムチヤートである。 ２……バーストアンプ、３……バースト制御型APC回
路、４……同期パターン検出器、５……Ｎカウンタ、６
……不一致検出器、７……クロツクゲート、８……バー
ストゲート発生器。FIG. 1 is a block diagram showing an embodiment of a burst clock synchronization device according to the present invention, FIG. 2 is a time chart used for explaining the operation of FIG. 1, and FIG. 3 is a block diagram showing an example of a conventional burst synchronization system. FIG. 4 and FIG. 4 are time charts provided for explaining the operation of FIG. 2 ... Burst amplifier, 3 ... Burst control type APC circuit, 4 ... Synchronous pattern detector, 5 ... N counter, 6
…… Mismatch detector, 7 …… Clock gate, 8 …… Burst gate generator.

Claims (1)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】同期パターン信号を含んだバーストクロッ
ク信号から同期パターンを検出する同期パターン検出器
と、 クロック信号に基づいてバーストクロックと同周期の信
号を生成するカウンタと、 このカウンタからの出力と同期パターン検出器からの同
期パターンを比較し、これらの同期が不一致のときは不
一致パルスを出力する不一致検出器と、 カウンタに前記クロック信号を与えると共に、前記不一
致パルスが出力されたときはクロック信号の出力を１ク
ロック分禁止するクロックゲートと、 前記カンウタで発生した信号からバーストクロック幅の
ゲートパルスを発生するバーストゲート発生器と、 前記バーストクロック信号をバーストゲート発生器から
のゲートパルスに応じてゲートパルス期間のみ増幅する
バーストアンプと、 このバーストアンプの出力を入力とし、バーストゲート
発生器からのゲートパルスに応じてゲートパルス期間の
み位相追従制御するバースト制御型APC回路とを備え、
バーストクロックとゲートパルスの位置が合うまでゲー
トパルスの位相を順次シフトすることを特徴とするバー
ストクロック同期装置。1. A sync pattern detector for detecting a sync pattern from a burst clock signal containing a sync pattern signal, a counter for generating a signal having the same period as the burst clock based on the clock signal, and an output from this counter. The mismatch pattern detector compares the sync patterns from the sync pattern detector and outputs a mismatch pulse when these syncs do not match, and supplies the clock signal to the counter and the clock signal when the mismatch pulse is output. A clock gate for inhibiting the output of 1 clock for one clock, a burst gate generator for generating a gate pulse having a burst clock width from the signal generated by the counter, and the burst clock signal according to the gate pulse from the burst gate generator. A burst amplifier that amplifies only the gate pulse period, Comprising the receives the output from the burst amplifier, and a burst control type APC circuit for phase tracking control only the gate pulse duration in response to the gate pulse from the burst gate generator,
A burst clock synchronizer characterized by sequentially shifting the phase of a gate pulse until the positions of the burst clock and the gate pulse match.