JP2555461B2 - キャッシュメモリシステム - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、データ処理装置のキャッシュメモリシステ
ムに係り、特に、命令用，データ用等の複数のキャッシ
ュメモリからなるキャッシュメモリシステムにおいて、
データの一致保証に好適なキャッシュメモリ制御方式に
関する。

〔従来の技術〕

（１）背景 プロセッサの性能向上のためパイプライン方式が高度
化している。パイプライン方式は、１つの命令の実行に
必要な処理、例えば、命令フェッチ，デコード，アドレ
ス計算，データフェッチ，演算などの処理をそれぞれ独
立なステージとし、ステージ間で次々に命令を実行する
ことにより高性能化を図る手段である。パイプラインの
高度化にともない、従来、命令とデータとを単一のキャ
ッシュメモリい格納していた方式から、これらを分離す
る命令・データ分割キャッシュメモリ方式が不可欠にな
りつつある。命令キャッシュとデータキャッシュとを分
割することにより、命令フェッチとデータフェッチ・ス
トアとの競合を避け、パイプラインを効率よく動作させ
ることが可能となる。

このような命令・データ分割キャッシュメモリ方式で
新たに問題となるのは、命令・データストア競合の制御
である。すなわち、汎用計算機では、データストアによ
って命令を変更する場合がある。今、命令フェッチは命
令キャッシュ、データフェッチ・ストアはデータキャッ
シュと完全に分割したとする。この場合、データストア
による命令変更は、データキャッシュのみを変更し、命
令キャッシュには古いデータが残ったままとなる。命令
フェッチがこの古い命令を読み出して実行すると、正常
な動作が保証されない。

このため、データストアによる変更要求があった場合
は、命令・データストア競合制御により、命令キャッシ
ュとデータキャッシュの内容を常に一致させて最新情報
とする制御が必要となる。ここで注意すべき点として
は、データストアによる変更要求があれば、即座に命令
キャッシュとデータキャッシュの一致を保証しなければ
ならないことがある。これは、データストアによる命令
変更の後すぐに変更された命令をフェッチする場合でも
正常な動作を保証する必要があるからである。

（２）従来方式 命令・データストア競合制御で最も簡単な方式は、デ
ータストアによる変更要求があれば、命令キャッシュと
デーキャッシュの両者を即座に変更する方式である。こ
うすれば、データストアによる命令変更に続いて当該命
令フェッチが要求されても正常な動作を保証できる。し
かし、この方式では、命令キャッシュにおいて、命令フ
ェッチとデータストアのアクセス競合し、パイプライン
動作の障害となる。

この問題を解決する従来方式は、特開昭60−151749号
公報に開示されている。すなわち、データストア要求が
発行された場合、即座に命令キャッシュを変更せず、そ
の要求を多段の命令バッファに蓄積する。そして、命令
キャッシュがアクセスされていない時に、命令変更バッ
フアの内容に従って命令キャッシュを更新する方式であ
る。本方式によれば、命令フェッチとデータストアとが
競合することなく、パイプラインをスムーズに動作させ
ることができる。

〔発明が解決しようとする課題〕

上記従来技術によっても依然としていくつかの問題が
残る。第１に、データストアが連続する場合を考慮する
と、４段から８段程度の命令変更バッファが必要となる
ことである。このため、ハード量が増大する問題があ
る。

第２に、データストアによる命令変更に続いて当該命
令のフェッチが発行された時に、命令変更が命令変更バ
ッファに残っていて命令キャッシュに反映されない場合
がある。このため、命令変更バッファの全てのエントリ
に比較器を設け、要求されている命令が、命令変更バッ
ファに残っていないかどうかを検出する機構が不可決と
なる。これらの機構は、ハード量増大の要因になるとと
もに、命令変更バッファの管理が複雑になる問題があ
る。

本発明の目的は、従来方式のような命令変更バッファ
を設けることなく、命令・データ分離キャッシュメモリ
方式における命令・データストア競合の制御を実現する
キャッシュメモリシステムを提供することである。

〔課題をするための手段〕

上記目的は、命令キャッシュメモリとデータキャッシ
ュメモリとを分離したキャッシュメモリ方式において、
命令およびデータキャッシュメモリに存在する全ての情
報を識別するキャッシュデータ識別手段を設け、データ
キャッシュメモリの全ての登録データに当該データが命
令キャッシュに存在するかどうかを示す共有ビットを設
け、データキャッシュに要求するデータが存在しない場
合、主メモリから要求データを読み出し、新規に登録す
るとともに、前記キャッシュデータ識別手段により命令
キャッシュに該当するデータが存在するかどうかを検出
し、存在すればデータキャッシュの登録データの共有ビ
ットを「１」とし、これによって命令キャッシュとデー
タキャッシュに同一のデータが登録されたことを示す方
式により達成される。

すなわち、本発明は、上記目的を達成するために、主
記憶装置の命令の一部を格納する命令キャッシュメモリ
と、主記憶装置のデータの一部を格納するデータキャッ
シュメモリと、前記命令キャッシュメモリおよびデータ
キャッシュメモリに存在するすべての情報を識別するキ
ャッシュデータ識別手段とを有するキャッシュメモリシ
ステムにおいて、データキャッシュメモリに、格納する
基本データ単位ごとに当該データが命令キャッシュメモ
リに存在するか否かを示す共有データ識別情報を格納す
る領域を設け、命令キャッシュメモリまたはデータキャ
ッシュメモリに要求するデータが存在しない場合のみキ
ャッシュデータ識別手段により他のキャッシュメモリに
該当データが格納されているか否かを検出する手段と、
該当データが存在すれば共有データ識別情報を更新する
手段とを設けたキャッシュメモリシステムを提案するも
のである。

前記キャッシュメモリシステムは、データキャッシュ
メモリに更新したいデータが存在しない場合または共有
データ識別情報により同一データが命令キャッシュメモ
リにも存在することが検出された場合のみにキャッシュ
データ識別手段により命令キャッシュメモリに該当デー
タが格納されているか否かを検出する手段と、該当デー
タが存在すれば当該データを更新する手段とを備えるこ
ともできる。

〔作用〕

本発明においては、データストアが発行され、対象デ
ータがデータキャッシュに存在する場合、対象データの
共有ビットが「０」であれば、命令キャッシュへの変更
は不要となる。これは、この共有ビットにより命令キャ
ッシュとデータキャッシュの同一のデータが存在しない
ことが保証されているためである。また、共有ビットが
「１」であるかまたは対象データがデータキャッシュに
存在しない場合は、プログラムの実行を中断し、前記キ
ャッシュデータ識別手段により命令キャッシュに該当す
るデータが存在するかどうかを検出し、存在すればこれ
を更新する。データストアにおいては、８割から９割の
割合で対象データがデータキャッシュに存在し、かつ、
命令キャッシュとデータキャッシュで共有されるデータ
が非常に少ないため、プログラム実行を中断しての命令
キャッシュ更新は、ほとんど発生しない。

本発明によれば、従来方式の命令変更バッファを設け
ることなく、命令・データストア競合を制御でき、パイ
プライン動作への障害を極力抑えることが可能となる。

〔実施例〕

次に、第１図〜第４図を参照して、本発明によるキャ
ッシュメモリシステムの一実施例を詳細に説明する。

第１図は、本発明を適用するデータ処理装置の一例を
示している。図において、複数のプロセッサ100が共有
バス500を介して、主記憶装置200を共有している。共有
バス500には、ファイルを蓄積する固定ディスク装置300
や、外部入出力装置とのデータ転送を行なう入出力プロ
セッサ400が接続される。

プロセッサ100（他も同様）内部の命令フェッチユニ
ットIU100は、プログラムの実行に必要な命令を主記憶
装置200からフェッチする機能を持つ。フェッチされた
命令は、命令実行ユニットEU140に転送される。命令実
行ユニット140では、命令の意味を解釈して必要なデー
タを主記憶装置200からフェッチした後、演算を実行す
る。命令アドレス変換装置121は、命令フェッチユニッ
ト110が送出する論理アドレスを物理アドレスに変換す
る。命令キャッシュメモリ122は、主記憶装置200に記憶
される命令コピーを高速なメモリに蓄えている。命令ア
ドレス変換装置121によって変換された物理アドレスに
より命令キャッシュメモリ122が検索され、要求する命
令が命令キャッシュ122内に存在すれば、短時間で要求
命令がフェッチされる。要求する命令が存在しない場合
は、主記憶装置200から該当する命令が命令キャッシュ
メモリ122に転送され、新規登録されるとともに、命令
フェッチユニット110に要求命令が供給される。

データアドレス変換装置151は、命令実行ユニット140
が送出する論理アドレスを物理アドレスに変換する。デ
ータキャッシュメモリ152は、主記憶装置200に記憶され
るデータのコピーを高速なメモリに蓄えている。データ
アドレス変換装置151によって変換された物理アドレス
によりデータキャッシュメモリ152が検索され、要求す
るデータがデータキャッシュ152内に存在すれば、短時
間で要求データがフェッチされる。要求するデータが存
在しない場合は、主記憶装置置200から該当するデータ
がデータキャッシュメモリ152に転送され、新規登録さ
れるとともに、命令実行ユニット140に要求データが供
給される。キャッシュデータ識別装置130は、命令キャ
ッシュとデータキャッシュに格納されている全てのデー
タを識別できるメモリであり、命令キャッシュとデータ
キャッシュ間の干渉制御に用いられる。

第２図は、命令キャッシュ120,データキャッシュ150,
キャッシュデータ識別装置130の構成を示す図である。

まず、命令キャッシュ120の構成要素について説明す
る。令命アドレス変換装置1100は、論理アドレス情報11
01とこれに対応する物理アドレス情報1102とを対で保持
する連想メモリである。命令キャッシュメモリは、命令
そのものを保持する命令記憶部1300と、当該命令に対応
する物理アドレス情報を保持する命令ディレクトリ部12
00とを含んでいる。本実施例において、命令ディレクト
リ部1200は、ワード方向に４つの部分に分割され、それ
ぞれクラス０（1201）、クラス１（1202）、クラス２
（1203）、クラス３（1204）と呼ばれる。各クラスに
は、物理アドレスのビット〈０−19〉が保持される。ま
た、対応するデータが有効か無効かを示すＶビット1205
を有する。

データキャッシュメモリ150の構成要素であるデータ
アドレス変換装置1400,データ記憶部1600は、命令キャ
ッシュメモリ120の構成要素と同じであるので説明は省
略する。データディレクトリ部1500は、データディレク
トリ1500の各エントリに、対応するデータが命令キャッ
シュにも存在するかどうかを示す共有ビット1507を追加
した点が、命令ディレクトリ部1200と異なる。

キャッシュデータ識別装置130は、命令ディレクトリ1
200のコピーである命令識別ディレクトリ1700と、デー
タディレクトリ1500のコピーである識別ディレクトリ18
00とを含んでいる。命令・データ識別ディレクトリは、
４つのクラスを並列にアクセスし、比較器により一致検
証する構成となっている。

次に、各構成要素のアクセス方法を示す。命令アドレ
ス変換装置1100は命令論理アドレス1000のビット〈11−
19〉によって検索される。読み出された論理アドレス情
報1101は、命令論理アドレスのビット〈０−10〉と比較
され一致すれば、物理アドレス情報1102が命令キャッシ
ュに渡される。命令ディレクトリ部1200と命令記憶部13
00は、命令論理アドレスのビット〈18−31〉をインデク
スアドレスとして用いる。このうちビット〈18−19〉は
アドレス変換に依存して変化する部分であり、ビット
〈20−31〉は、アドレス変換の対象とならない部分であ
る。ビット〈18−19〉により、令命ディレクトリ部と命
令記憶部の４つのクラスの１つが選択され、ビット〈20
−31〉によって、クラス内のエントリーが選択される。
命令ディレクトリ1200から読み出された物理アドレス情
報は、命令アドレス変換装置1100からの物理アドレス情
報1102と比較され、一致検出される。

データアドレス変換装置1400、データディレクトリ部
1500、データ記憶部1600のアクセス方法に関しては、命
令の場合と同じであるので、説明を省略する。

命令論理アドレス1000のビット〈20−31〉、またはデ
ータ論理アドレス1005のビット〈20−31〉がセレクト19
02によって選択され、キャッシュデータ識別装置130の
命令識別ディレクトリ1700において、インデクスアドレ
スとして用いられる。命令識別ディレクトリ1700の４つ
のクラス1701−1704から読み出された物理アドレス情報
は、命令アドレス変換装置1100の物理アドレス情報1102
またはデータアドレス変換装置1400の物理アドレス情報
1402からセレクタ1901の選択した結果と比較され、一致
検証される。データ識別ディレクトリ1800のアクセス方
式もこれと同じである。

次に、第２図，第３図，第４図を参照して、命令実行
ユニットがデータキャッシュメモリをアクセスする処理
を説明する。第３図は、データフェッチ時の処理フロー
を示し、第４図は、データストア時の処理フローを示し
ている。なお、命令フェッチユニットによる命令キャッ
シュメモリのアクセス処理は、データフェッチの処理を
ほぼ同じになるため、説明を省略する。

（１）データフェッチのヒット時 命令実行ユニットからデータフェッチ要求があるとデ
ータ論理アドレスが1005にセットされる。データ論理ア
ドレスのビット〈０−19〉は、データアドレス変換装置
1400により物理アドレスのビット〈０−19〉に変換され
る。これと並行して、データディレクトリ部1500および
データ記憶部1600から、データ論理アドレスのビット
〈18−31〉がインデクスアドレスとして読み出される。
この時、データ論理アドレスのビット〈18−19〉でクラ
スが選択され、ビット〈20−30〉でクラス内のエントリ
が選択される。データディレクトリ1500部から読み出さ
れら情報は、比較器1506により、データアドレス変換装
置1400の出力である物理アドレスと比較される。比較し
た結果が一致すれば、ゲート1601が制御され、データ記
憶部から読み出されたデータ命令実行ユニットに転送さ
れる。

（２）データフェッチのミスヒット時 データキャッシュの一致検証の動作は前述の場合と同
様である。一致検証の結果ミスヒットであれば、物理ア
ドレスが主記憶装置200に転送され、要求データを含む
一定サイズのデータ（これをブロックと呼ぶ）の転送を
要求する。主記憶装置200からデータが転送されて来る
までに以下の処理を行なう。データ論理アドレスのビッ
ト〈20−31〉がセレクタ1902により選択され、命令識別
ディレクトリ1700とデータ識別ディレクトリ1800が同時
に読み出される。読み出された情報は、比較器1706また
は1806により、データアドレス変換装置1400により出力
される物理アドレス情報1402と比較される。命令識別デ
ィレクトリ1700で一致が検出された場合、新規に登録す
るデータキャッシュのエントリの共有ビット1507を
「１」として登録する。また、命令識別ディレクトリで
一致が検出されなかった場合は、新規に登録するデータ
キャッシュのエントリの共有ビット1507を「０」として
登録する。

データ識別ディレクトリ1800で一致が検出された場
合、エンコーダ1807により、比較器1806の結果から該当
データが存在するデータキャッシュのクラスアドレス18
08が生成される。このクラスアドレスとデータ論理アド
レスのビット〈20−31〉を結合したものを、データキャ
ッシュの無効化アドレスとする。無効化アドレスは、セ
レクタ1904により選択されてデータディレクトリ部1500
を検索し、対応するエントリのＶビット1505を「０」と
ることにより無効化する。

主記憶装置200に要求していたデータが転送されてく
ると、これをデータ論理アドレスのビット〈18−31〉に
従って、データキャッシュメモリに登録する。同時に、
要求データを命令実行ユニットに転送する。

（３）データストアのヒット時 データストア時には、データ論理アドレス1005に、ス
トアデータが1602にセットされる。

データ論理アドレスのビット〈０−19〉は、データア
ドレス変換装置1400により物理アドレスウのビット〈０
−19〉に変換される。これと並行して、データディレク
トリ部1500が、データ論理アドレスのビット〈18−31〉
をインデクスアドレスとして読み出す。この時、データ
論理アドレスのビット〈18−19〉でクラスが選択され、
ビット〈20−31〉によってクラス内のエントリが選択さ
れる。データディレクトリ部から読み出された情報は、
データアドレス変換装置1400の出力である物理アドレス
と比較器1506により比較される。比較した結果が一致
し、かつ対応する共有ビットが「０」であれば、ストア
データ1602がデータ記憶部1600に対応するエントリに書
き込まれるだけで処理は終了する。この時には、命令キ
ャッシュの変更またはデータキャッシュの他のクラスの
変更は不要である。これは、共有ビットにより命令キャ
ッシュには該当データが存在しないことが保証されるか
らである。

また、比較結果が一致し、かつ、対応する共有ビット
が「１」であれば、ストアデータ1602がデータ記憶部16
00の対応するエントリに書き込まれるとともに、プロセ
ッサの実行を中断し、キャッシュ識別装置130を検索す
る。すなわち、データ論理アドレスのビット〈20−31〉
がセレクタ1902により選択され、命令識別ディレクトリ
1700とデータ識別ディレクトリ1800とが同時に読み出さ
れる。読み出された情報は、比較器1706または1806によ
り、データアドレス変換装置1400から出力される物理ア
ドレス情報1402と比較される。命令識別ディレクトリ17
00で一致が検出された場合、比較器1706の結果からエン
コーダ1706により該当データが存在する命令キャッシュ
のクラスアドレス1708が生成される。該クラスアドレス
とデータ論理アドレスのビット〈20−31〉を結合したも
のを、命令キャッシュの変更アドレスとする。変更アド
レスは、セレクタ1903により選択されて命令記憶部1300
をアクセスし、対応するエントリにストアデータ1602を
書き込む。

以上の変更を終了した後、プロセッサの実行を再会す
る。

（４）データストアのミスヒット時 データキャッシュの一致検証の動作は前述の場合と同
様である。一致検証の結果ミスヒットであれば、プロセ
ッサの実行を中断し、キャッシュ識別装置130の検索を
行なう。すなわち、データ論理アドレスのビット〈20−
31〉がセレクタ1902により選択され、命令識別ディレク
トリ1700とデータ識別ディレクトリ1800とが同時に読み
出される。読み出された情報は、比較器1706または1806
により、データアドレス変換装置より出力される物理ア
ドレス情報1402と比較される。命令識別ディレクトリ17
00で一致が検出された場合、比較器1706の結果からエン
コーダ1706により該当データが存在する命令キャッシュ
のクラスアドレス1708が生成される。このクラスアドレ
スとデータ論理アドレスのビット〈20−31〉を結合した
ものを、命令キャッシュの変更アドレスとする。変更ア
ドレスは、セレクタ1903により選択されて、命令記憶部
1300をアクセスし、対応するエントリにストアデータ16
02を書き込む。

同様にデータ識別ディレクトリ1800で一致が検出され
た場合、比較器1806の結果からエンコーダ1807により該
当データが存在するデータキャッシュのクラスアドレス
1808が生成される。当該クラスアドレスとデータ論理ア
ドレスのビット〈20−31〉を結合したものを、データキ
ャッシュの変更アドレスとする。変更アドレスは、セレ
クタ1904により選択されてデータ記憶部1600をアクセス
し、対応するエントリにストアデータ1602を書き込む。

以上の２つの変更を終了した後、プロセッサの実行を
再開する。

〔発明の効果〕

本発明によれば、データキャッシュメモリあるいは命
令キャッシュメモリがミスヒットした場合のみ、または
ヒットしても共有されているデータについてのみ、命令
キャッシュとデータキャッシュの一致保証制御をすれば
よい。キャッシュメモリのヒット率は８割から９割と高
く、かつ、命令キャッシュとデータキャッシュで共有さ
えるデータが非常に少ないため、プログラム実行を中断
しての一致保証制御はほとんど発生しない。

したがって、従来方式の命令変更バッファを設けるこ
となく、少量のハードウエアで命令・データキャッシュ
の一致制御を実現でき、しかもパイプライン動作への障
害を極力抑えることが可能となる。

【図面の簡単な説明】

第１図は本発明を適用するデータ処理装置の一例の全体
構造を示すブロック図、第２図は本発明による実施例の
命令キャッシュ，データキャッシュ，キャッシュデータ
識別装置の構成を示す図、第３図はデータフェッチ時の
処理フローを示す図、第４図はデータストア時の処理フ
ローを示す図である。 100……プロセッサ、110……命令フェッチユニット、 120……命令キャッシュ、121……命令アドレス変換装
置、 122……命令キャッシュメモリ、130……キャッシュデー
タ識別装置、 140……命令実行ユニット、150……データキャッシュ、 151……データアドレス変簡装置、152……データキャッ
シュメモリ、 200……主記憶装置、300……固定ディスク、400……入
出力プロセッサ、 500……共通バス、1000……命令論理アドレス、 1005……データ論理アドレス、1100……命令アドレス変
換装置、 1200……命令ディレクトリ部、1300……命令記憶部、 1400……データアドレス変換装置、1500……データディ
レクトリ部、 1507……共有ビット、1600……データ記憶部、 1700……命令識別ディレクトリ、1800……データ識別デ
ィレクトリ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 沢本 英雄 神奈川県秦野市堀山下１番地 株式会社 日立製作所神奈川工場内 (72)発明者 小林 芳樹 茨城県日立市久慈町4026番地 株式会社 日立製作所日立研究所内 (72)発明者 小林 隆夫 茨城県日立市幸町３丁目２番１号 日立 エンジニアリング株式会社内 (56)参考文献 特開 昭63−193246（ＪＰ，Ａ)

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】主記憶装置の命令の一部を格納する命令キ
   ャッシュメモリと、主記憶装置のデータの一部を格納す
   るデータキャッシュメモリと、前記命令キャッシュメモ
   リおよびデータキャッシュメモリに存在するすべての情
   報を識別するキャッシュデータ識別手段とを有するキャ
   ッシュメモリシステムにおいて、 前記データキャッシュメモリに、格納する基本データ単
   位ごとに当該データが前記命令キャッシュメモリに存在
   するか否かを示す共有データ識別情報を格納する領域を
   設け、 前記命令キャッシュメモリまたはデータキャッシュメモ
   リに要求するデータが存在しない場合のみ前記キャッシ
   ュデータ識別手段により他のキャッシュメモリに該当デ
   ータが格納されているか否かを検出る手段と、 該当データが存在すれば前記共有データ識別情報を更新
   する手段と を備えたことを特徴とするキャッシュメモリシステム。
2. 【請求項２】請求項１に記載のキャッシュメモリシステ
   ムにおいて、 前記データキャッシュメモリに更新したいデータが存在
   しない場合または前記共有データ識別情報により同一デ
   ータが命令キャッシュメモリにも存在することが検出さ
   れた場合にのみ前記シャッシュデータ識別手段により命
   令キュッシュメモリに該当データが格納されているか否
   かを検出する手段と、 該当データが存在すれば当該データを更新する手段と を備えたことを特徴とするキャッシュメモリシステム。
3. 【請求項３】請求項１または２に記載されたキャッシュ
   メモリシステムを備えたコンピュータ。