JP2552313Y2 - Display area correction circuit - Google Patents

Description

【考案の詳細な説明】 ［考案の技術分野］ この考案は、液晶テレビなどの画像表示装置に適用で
きる表示エリア補正回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention relates to a display area correction circuit applicable to an image display device such as a liquid crystal television.

［従来技術と解決すべき課題］ 液晶テレビなどの画像表示装置においては、PLL回路
により映像信号の水平同期信号に内部で発生した水平同
期信号の位相をロックさせている。しかし、製品の個体
のばらつき及び温度変化の影響等により、位相比較出力
に変動が起こったままロックされ、画面がずれて画面の
左右が欠けることがあった。[Prior Art and Problems to be Solved] In an image display device such as a liquid crystal television, a PLL circuit locks a phase of a horizontal synchronization signal generated internally to a horizontal synchronization signal of a video signal. However, due to variations in individual products and the effects of temperature changes, the phase comparison output is locked with a change occurring, and the screen is displaced and the left and right sides of the screen may be missing.

この考案は上記事情に鑑みて成されたもので、製品個
体のばらつき等により生じる画面のずれを補正すること
を目的とする。The present invention has been made in view of the above circumstances, and has an object to correct a screen shift caused by variations in individual products.

［課題を解決するための手段及び作用］ この考案は上記目的を達成するために、映像信号をサ
ンプリングする手段と、映像信号の水平同期信号と内部
で発生した水平同期信号の位相を比較し、位相の進みま
たは遅れを検出する手段と、この手段の検出結果に応じ
て上記サンプリング手段のサンプリング開始タイミング
を変化させることによって水平走査線の表示位置を変化
させる手段と、を具備したことを特徴とする表示エリア
補正回路を提供するものである。[Means and Actions for Solving the Problems] In order to achieve the above object, the present invention compares a means for sampling a video signal with a horizontal synchronization signal of the video signal and a phase of a horizontal synchronization signal generated internally, Means for detecting a phase advance or delay, and means for changing the display position of a horizontal scanning line by changing the sampling start timing of the sampling means according to the detection result of the means. To provide a display area correction circuit.

このように構成することにより、PLL回路の位相比較
信号が変動しても、その変動に応じて映像信号をサンプ
リングするサンプリング開始タイミングを変化させるこ
とによって画面の水平走査線の表示位置を変化させるか
ら、画面の左右が欠けることを防ぐことができる。With this configuration, even if the phase comparison signal of the PLL circuit fluctuates, the display position of the horizontal scanning line on the screen is changed by changing the sampling start timing for sampling the video signal according to the fluctuation. This can prevent the left and right sides of the screen from being chipped.

［実施例］ 以下、図面を参照してこの考案の実施例について説明
する。第１図はこの考案の一実施例を示すブロック図で
ある。１はPLL回路であり、複合同期信号CSが入力さ
れ、電圧制御発振器VCOの発振クロックOSCと内部水平同
期信号φＨをタイミング回路２へ、位相比較信号PDを検
知回路３へそれぞれ出力する。タイミング回路２は発振
クロックOSC及び水平同期信号φＨを受けて各種タイミ
ング信号を作成するものであり、基本クロックCK、サン
プリングクロックφＳ、及び内部水平同期信号φＨを検
知回路３に、液晶駆動のための各種タイミング信号を液
晶駆動回路４にそれぞれ供給する。検知回路３は位相比
較信号PDの変動を検知する回路であり、この検知回路３
で検知された位相比較信号PDの変動に応じたタイミング
でサンプリングクロックφＳをA/D変換回路５に供給す
る。A/D変換回路５にはアナログ映像信号VDが供給され
ており、このアナログ映像信号VDがサンプリングクロッ
クφＳによりサンプリングされてデジタルデータに変換
され、液晶駆動回路４に供給される。[Embodiment] Hereinafter, an embodiment of the present invention will be described with reference to the drawings. FIG. 1 is a block diagram showing an embodiment of the present invention. Reference numeral 1 denotes a PLL circuit to which a composite synchronizing signal CS is input, and outputs an oscillation clock OSC of the voltage controlled oscillator VCO and an internal horizontal synchronizing signal φH to the timing circuit 2 and a phase comparison signal PD to the detection circuit 3, respectively. The timing circuit 2 generates various timing signals in response to the oscillation clock OSC and the horizontal synchronization signal φH. The timing circuit 2 sends the basic clock CK, the sampling clock φS, and the internal horizontal synchronization signal φH to the detection circuit 3 for driving the liquid crystal. Various timing signals are supplied to the liquid crystal drive circuit 4 respectively. The detection circuit 3 is a circuit for detecting a change in the phase comparison signal PD.
The sampling clock φS is supplied to the A / D conversion circuit 5 at a timing corresponding to the fluctuation of the phase comparison signal PD detected in the step (1). The analog video signal VD is supplied to the A / D conversion circuit 5. The analog video signal VD is sampled by the sampling clock φS, converted into digital data, and supplied to the liquid crystal drive circuit 4.

第２図は上記PLL回路１の構成を示し、第３図は第２
図の主要部の信号波形を示すタイムチャートである。FIG. 2 shows the configuration of the PLL circuit 1, and FIG.
4 is a time chart showing signal waveforms of main parts of the figure.

第２図において、位相比較用アナログスイッチ11には
基準信号である比較信号として第３図に示すような1H
（水平走査期間）周期、デュティ50％のクロックパルス
φＨが入力されると共に、映像信号から得られた第３図
に示すような複合同期信号CSが入力端子12、インバータ
13を介してコントロール信号として入力される。前記ア
ナログスイッチ11は端子12からインバータ13を介して入
力された複合同期信号CSに従って開閉され、入力基準信
号の1H（水平走査期間）周期、デュティ50％のクロック
パルスφＨを制御して第３図に示すような位相比較信号
PDをローパスフィルタ14に出力する。このローパスフィ
ルタ14はアナログスイッチ11から入力された位相比較信
号PDを積分し電圧制御発振器（VCO）15に出力する。こ
の電圧制御発振器15ではローパスフィルタ14から入力さ
れた出力電圧レベルによって決定された数MHzの発振周
波数fvcoの発振クロックOSCを発生し、出力端子16に出
力すると共に分周器17に出力する。この分周器17では電
圧制御発振器15から入力された発振クロックOSCを分周
し、1H（水平走査期間）周期、デュティ50％のクロック
パルスφＨを前記アナログスイッチ11に基準信号である
比較信号として出力する。そして、クロックパルスφＨ
を内部水平同期信号として使用し、発振クロックOSCと
共にタイミング回路２に送られ、位相比較信号PDは検知
回路３に送られる。しかして、このPLL回路１は位相比
較用アナログスイッチ11、ローパスフィルタ14、電圧制
御発振器（VCO）15、及び分周器17で構成される負帰還
回路で、前記アナログスイッチ11の比較信号である入力
クロックパルスφＨとコントロール信号である複合同期
信号CSが同期するよう電圧制御発振器15の制御電圧が自
動的にコントロールされる。従って、クロックパルスφ
Ｈの位相が複合同期信号CSに対して進むと、第４図
（ａ）に示すように位相比較信号PDのローレベルの期間
ロが長くなり、クロックパルスφＨの位相が遅れると同
図（ｂ）のように位相比較信号PDのハイレベルの期間イ
が長くなる。In FIG. 2, 1H as shown in FIG.
(Horizontal scanning period) A clock pulse φH having a period and a duty of 50% is input, and a composite synchronizing signal CS obtained from a video signal as shown in FIG.
It is input as a control signal via 13. The analog switch 11 is opened and closed in accordance with a composite synchronizing signal CS inputted from a terminal 12 via an inverter 13, and controls a 1H (horizontal scanning period) cycle of the input reference signal and a clock pulse φH at a duty of 50%. Phase comparison signal as shown in
The PD is output to the low-pass filter 14. This low-pass filter 14 integrates the phase comparison signal PD input from the analog switch 11 and outputs it to a voltage controlled oscillator (VCO) 15. The voltage-controlled oscillator 15 generates an oscillation clock OSC having an oscillation frequency fvco of several MHz determined by the output voltage level input from the low-pass filter 14, outputs the oscillation clock OSC to the output terminal 16, and outputs the oscillation clock OSC to the frequency divider 17. The frequency divider 17 divides the frequency of the oscillation clock OSC input from the voltage controlled oscillator 15 and uses a clock pulse φH of 1H (horizontal scanning period) and 50% duty as a comparison signal as a reference signal to the analog switch 11. Output. Then, the clock pulse φH
Is used as an internal horizontal synchronization signal, sent to the timing circuit 2 together with the oscillation clock OSC, and the phase comparison signal PD is sent to the detection circuit 3. The PLL circuit 1 is a negative feedback circuit composed of a phase comparison analog switch 11, a low-pass filter 14, a voltage controlled oscillator (VCO) 15, and a frequency divider 17, and is a comparison signal of the analog switch 11. The control voltage of the voltage controlled oscillator 15 is automatically controlled so that the input clock pulse φH and the composite synchronizing signal CS as a control signal are synchronized. Therefore, the clock pulse φ
When the phase of H advances with respect to the composite synchronizing signal CS, the low level period B of the phase comparison signal PD becomes longer as shown in FIG. 4A, and when the phase of the clock pulse φH is delayed, as shown in FIG. ), The period A of the high level of the phase comparison signal PD becomes longer.

第５図は上記検知回路３の構成を示す図である。PLL
回路１から入力される位相比較信号PDは、ハイレベル検
出回路21に入力され、波形のハイレベル部分イのみが検
出されると共に、ローレベル検出回路22で波形のローレ
ベル部分ロのみが検出される。検出されたハイレベル部
分イ及びローレベル部分ロはそれぞれパルス幅検出回路
23、24によりハイレベル期間中またはローレベル期間中
の基準クロックCKの数をカウントすることによりその長
さが計測され、比較回路25で比較される。イネーブル信
号発生回路26は内部水平同期信号φＨ及び基準クロック
CKを基に１水平走査期間中の映像信号のサンプリングタ
イミングを決定するためのイネーブル信号ENを発生する
もので、上記比較回路25の比較出力に応じてイネーブル
信号ENのタイミングを変化させる。すなわち、パルス幅
検出回路23、24は基準クロックCKのカウント数の形でパ
ルス幅を計測し、これを比較回路25へ出力する。比較回
路25は、この両者を減算し、符号によって位相の遅早を
判断すると共に、減算値の大きさにより位相のずれ量を
判断する。そして、この減算値の大きさに応じて内部水
平同期信号φＨのエッジ部分からイネーブル信号ENの立
上がりまでの時間を基準クロックCKをカウントする数を
変えることにより調整し、イネーブル信号ENを作成する
ものである。ゲート回路27は、タイミング回路２から送
られてくるサンプリングクロックφＳをイネーブル信号
ENがハイレベルの期間だけ通過させ、A/D変換回路５へ
送出する。FIG. 5 is a diagram showing a configuration of the detection circuit 3. PLL
The phase comparison signal PD input from the circuit 1 is input to the high-level detection circuit 21 where only the high-level portion A of the waveform is detected and the low-level detection circuit 22 detects only the low-level portion B of the waveform. You. The detected high level part A and low level part B are each a pulse width detection circuit.
The length is measured by counting the number of reference clocks CK during the high level period or the low level period according to 23 and 24, and the length is measured, and the comparison circuit 25 compares them. The enable signal generation circuit 26 receives the internal horizontal synchronizing signal φH and the reference clock.
An enable signal EN for determining the sampling timing of the video signal during one horizontal scanning period is generated based on CK. The timing of the enable signal EN is changed according to the comparison output of the comparison circuit 25. That is, the pulse width detection circuits 23 and 24 measure the pulse width in the form of the count number of the reference clock CK, and output this to the comparison circuit 25. The comparison circuit 25 subtracts the two, and determines the phase delay based on the sign, and also determines the phase shift amount based on the magnitude of the subtraction value. Then, the time from the edge of the internal horizontal synchronization signal φH to the rise of the enable signal EN is adjusted by changing the number of times of counting the reference clock CK in accordance with the magnitude of the subtraction value, thereby generating the enable signal EN. It is. The gate circuit 27 sends the sampling clock φS sent from the timing circuit 2 to an enable signal.
The signal passes through only the period when EN is at a high level, and is transmitted to the A / D conversion circuit 5.

次に、上記実施例の動作を説明する。複合同期信号CS
と内部水平同期信号φＨの位相が一致している時は第３
図に示すように位相比較信号PDのハイレベル部分とロー
レベル部分は等しい。ここで、素子のばらつき、温度変
化の影響などにより内部水平同期信号φＨの位相が進ん
だとすると、第４図（ａ）のように位相比較信号PDのハ
イレベル部分イの方がローレベル部分ロよりも短くな
り、これを基準に作られている内部クロックが映像信号
に対して早く動くことになるから、サンプリングタイミ
ングも早くなって、第６図（ａ）に示すように画面の左
端に縞が見えてしまう。すなわち、第７図において、通
常は映像信号VDの１水平期間のうち同図（ｄ、ｅ）に示
すようにイネーブル信号ENをウインドウとしてその中央
部をサンプリングするが、同図（ｆ）のように内部水平
同期信号φＨが早まると同図（ｇ）のようにイネーブル
信号ENの立上がりも早まり、同図（ｈ）のように表示画
像のないうちにサンプリングが始まる可能性がある。こ
のとき検知回路３では、位相比較信号PDのハイレベル部
分イとローレベル部分ロの長さを比較し、比較回路25で
ローレベル部分ロの方が短いと判断すると、イネーブル
信号発生回路26に対してイネーブル信号ENの立上がりを
遅らせる。イネーブル信号発生回路26は、同図（ｇ）の
内部水平同期信号φＨに対して位相の遅れたイネーブル
信号ENを発生する。これは実質的に同図（ｄ）に等しく
なり、従ってゲート回路27は同図（ｅ）のように内部水
平同期信号φＨに対してはサンプリングタイミングの遅
れた、しかし映像信号VDに対してはほぼ位相の合ったサ
ンプリング信号φＳを出力することになり、正常な表示
を行なうことができる。Next, the operation of the above embodiment will be described. Composite sync signal CS
And when the phase of the internal horizontal synchronizing signal φH matches, the third
As shown in the figure, the high level portion and the low level portion of the phase comparison signal PD are equal. Here, assuming that the phase of the internal horizontal synchronizing signal φH has advanced due to variations in elements, the influence of temperature changes, and the like, the high level portion A of the phase comparison signal PD is lower than the low level portion B as shown in FIG. Since the internal clock generated based on this becomes faster with respect to the video signal, the sampling timing also becomes earlier, and a stripe appears on the left end of the screen as shown in FIG. I can see it. That is, in FIG. 7, the center of the video signal VD is normally sampled using the enable signal EN as a window during one horizontal period of the video signal VD as shown in FIG. If the internal horizontal synchronizing signal φH is advanced earlier, the rise of the enable signal EN is also advanced as shown in FIG. 9G, and sampling may start before the display image is displayed as shown in FIG. At this time, the detection circuit 3 compares the lengths of the high-level portion A and the low-level portion B of the phase comparison signal PD, and when the comparison circuit 25 determines that the low-level portion B is shorter, the enable signal generation circuit 26 On the other hand, the rise of the enable signal EN is delayed. The enable signal generation circuit 26 generates an enable signal EN having a phase delayed with respect to the internal horizontal synchronization signal φH in FIG. This is substantially equal to FIG. 11 (d), so that the gate circuit 27 has a delayed sampling timing for the internal horizontal synchronizing signal φH as shown in FIG. Since the sampling signal φS having almost the same phase is output, normal display can be performed.

一方、第７図（ｉ）のように内部水平同期信号φＨの
位相が遅れたとすると、第４図（ｂ）のように位相比較
信号PDのハイレベル部分イの方がローレベル部分ロより
も長くなり、これを基準に作られている内部クロックが
第７図（i,k）のように映像信号VDに対して遅れること
になるから、サンプリングタイミングも遅くなって、第
６図（ｂ）に示すように画面の右端に縞が見えてしま
う。これを検知して検知回路３は上記とは逆にイネーブ
ル信号ENを早め、サンプリングタイミングを早めること
により、補正を行なうものである。On the other hand, if the phase of the internal horizontal synchronizing signal φH is delayed as shown in FIG. 7 (i), the high level portion A of the phase comparison signal PD is lower than the low level portion B as shown in FIG. 4 (b). Since the internal clock generated on the basis of this becomes longer than the video signal VD as shown in FIG. 7 (i, k), the sampling timing is also delayed, and the internal clock generated as shown in FIG. As shown in the figure, a stripe appears at the right end of the screen. Upon detecting this, the detection circuit 3 performs the correction by advancing the enable signal EN and advancing the sampling timing in a manner opposite to the above.

よって、何等かの原因により内部水平同期信号の位相
がずれたままPLL回路がロックしたとしても、画面の表
示位置を補正し、正常な表示を行なうことができる。Therefore, even if the PLL circuit is locked with the phase of the internal horizontal synchronizing signal being shifted for some reason, the display position of the screen can be corrected and a normal display can be performed.

［考案の効果］ この考案は、上記のように構成したから、PLL回路の
位相比較信号が変動しても、その変動に応じて映像信号
をサンプリングするサンプリング開始タイミングを変化
させることによって画面の水平走査線の表示位置を変化
させるから、画面の左右が欠けることを防ぐことができ
る。[Effects of the Invention] Since the invention is configured as described above, even if the phase comparison signal of the PLL circuit fluctuates, the sampling start timing for sampling the video signal is changed in accordance with the fluctuation, whereby the horizontal position of the screen is changed. Since the display position of the scanning line is changed, the left and right sides of the screen can be prevented from being chipped.

【図面の簡単な説明】[Brief description of the drawings]

図面は本考案の一実施例を示すもので、第１図は全体構
成を示すブロック図、第２図は第１図のPLL回路の構成
を示す図、第３図は第２図の動作を説明するためのタイ
ムチャート、第４図は位相の遅早を説明するための図、
第５図は第１図の検知回路の構成を示す図、第６図は表
示画面の状態を説明するための図、第７図は第５図の動
作を説明するためのタイムチャートである。 １……PLL回路、２……タイミング回路 ３……検知回路、４……液晶駆動回路 ５……A/D変換回路The drawings show an embodiment of the present invention. FIG. 1 is a block diagram showing the overall configuration, FIG. 2 is a diagram showing the configuration of the PLL circuit of FIG. 1, and FIG. 3 is an operation of FIG. FIG. 4 is a time chart for explaining, and FIG.
FIG. 5 is a diagram showing the configuration of the detection circuit of FIG. 1, FIG. 6 is a diagram for explaining the state of the display screen, and FIG. 7 is a time chart for explaining the operation of FIG. 1. PLL circuit 2. Timing circuit 3. Detection circuit 4. Liquid crystal drive circuit 5. A / D conversion circuit

Claims (1)

(57)【実用新案登録請求の範囲】(57) [Scope of request for utility model registration] 【請求項１】映像信号をサンプリングして表示手段に表
示させる表示装置の表示エリア補正回路であって、 映像信号をサンプリングする手段と、 映像信号の水平同期信号と内部で発生した水平同期信号
の位相を比較し、位相の進みまたは遅れを検出する手段
と、 この手段の検出結果に応じて上記サンプリング手段のサ
ンプリング開始タイミングを変化させることによって水
平走査線の表示位置を変化させる手段と、 を具備したことを特徴とする表示エリア補正回路。A display area correction circuit of a display device for sampling a video signal and displaying the sampled video signal on a display means, comprising: a means for sampling a video signal; a horizontal synchronization signal for the video signal and a horizontal synchronization signal generated internally. Means for comparing the phases and detecting the advance or delay of the phase; and means for changing the display position of the horizontal scanning line by changing the sampling start timing of the sampling means according to the detection result of the means. And a display area correction circuit.