JP2550508B2 - Semiconductor device and manufacturing method thereof - Google Patents
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体装置，およびその製造方法に関
し、さらに詳しくは、半導体装置における多層配線構
造，および半導体装置における多層配線構造の製造方法
の改良に係るものである。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method for manufacturing the same, and more specifically, an improvement in a multilayer wiring structure in a semiconductor device and a method for manufacturing a multilayer wiring structure in a semiconductor device. It is related to.
半導体装置における高集積化，多機能化に伴って、一
般的に、多層配線構造が採用されており、このための多
層配線技術は、今後の重要な技術の一つになっている。A multi-layer wiring structure has been generally adopted along with high integration and multi-functionalization in a semiconductor device, and the multi-layer wiring technology for this purpose will be one of the important technologies in the future.
第３図には、従来例のこの種の多層配線構造を有する
半導体装置，こゝでは、Dynamic＊Random＊Access＊Mem
ory（以下,DRAMと呼ぶ）におけるメモリーセル部の断面
構造の概要を模式的に示してある。この場合，前記メモ
リーセルは、１つのMOS（Metal-Oxide-Semiconductor）
トランジスタと１つのキャパシタとで構成されており、
当該キャパシタには、いわゆる，スタックト・キャパシ
タと呼ばれる構造が採用され、積層化によって実効的な
面積を大きくすることで、その大容量化が図られてい
る。FIG. 3 shows a conventional semiconductor device having this kind of multilayer wiring structure, in this case, Dynamic * Random * Access * Mem.
The outline of the cross-sectional structure of the memory cell portion in the ory (hereinafter referred to as DRAM) is schematically shown. In this case, the memory cell is one MOS (Metal-Oxide-Semiconductor)
It consists of a transistor and one capacitor,
A so-called stacked capacitor is adopted for the capacitor, and its capacity is increased by increasing the effective area by stacking.
すなわち，この第３図に示す従来例装置の構成におい
て、ｐ型シリコン基板10の主面上部には、n+型拡散層に
よるソース領域11,およびドレイン領域12が形成される
と共に、これらの各領域間での主面にゲート酸化膜13を
介して多結晶シリコンからなるゲート電極14が形成され
ており、これらの各部によって、ｎチャネル型MOSトラ
ンジスタが構成されるもので、この場合，前記ゲート電
極14は、ワード線として作用する。That is, in the structure of the conventional example device shown in FIG. 3, a source region 11 and a drain region 12 of an n + type diffusion layer are formed above the main surface of the p type silicon substrate 10, and each of these is formed. A gate electrode 14 made of polycrystalline silicon is formed on the main surface between the regions via a gate oxide film 13, and each of these portions constitutes an n-channel type MOS transistor. The electrode 14 acts as a word line.
また、前記ソース領域11となるn+型拡散層の上部に
は、第１のコンタクトホール15を通して多結晶シリコン
からなるストレージノード16が形成されると共に、その
上にシリコン窒化膜からなる高誘電体膜17を挾んでセル
プレート18が形成されており、これらの各部によってス
タックト・キャパシタが構成されるもので、この場合，
前記ストレージノード16とセルプレート18とは、キャパ
シタの電極として作用する。A storage node 16 made of polycrystalline silicon is formed on the n + -type diffusion layer to be the source region 11 through the first contact hole 15, and a high dielectric constant material made of a silicon nitride film is formed thereon. A cell plate 18 is formed by sandwiching the film 17, and each of these parts constitutes a stacked capacitor. In this case,
The storage node 16 and the cell plate 18 act as electrodes of a capacitor.
しかして、前記した１組のMOSトランジスタとキャパ
シタとからなるメモリーセル部は、フィールド酸化膜19
によって他の組のメモリーセル部と素子分離されてい
る。また、前記ゲート電極14と、ストレージノード16,
およびセルプレート18との間は、絶縁膜20によって絶縁
されると共に、当該セルプレート18上にあって、第１
（下層）の層間絶縁膜としてのシリコン酸化膜21が被覆
されており、その上部には、ビット線となる第１（下
層）のアルミニウム配線膜（以下,Al配線と呼ぶ）23が
それぞれ選択的に形成され、当該各第１のAl配線23は、
第２のコンタクトホール22を通して前記ドレイン領域12
に接続されている。さらに、前記各第１のAl配線23上に
は、第２（上層）の層間絶縁膜としてのシリコン酸化膜
24を介して第２（上層）のAl配線25がそれぞれ選択的に
形成され、かつその上部をパシベーション膜26により保
護被覆してある。Therefore, the memory cell portion consisting of a set of the MOS transistor and the capacitor described above has a field oxide film 19
The element is separated from the other memory cell section by. Further, the gate electrode 14 and the storage node 16,
The cell plate 18 and the cell plate 18 are insulated from each other by the insulating film 20, and are on the cell plate 18 and
A silicon oxide film 21 as a (lower layer) interlayer insulating film is covered, and a first (lower layer) aluminum wiring film (hereinafter referred to as Al wiring) 23 to be a bit line is selectively formed on the silicon oxide film 21. And the respective first Al wirings 23 are formed in
The drain region 12 is formed through the second contact hole 22.
It is connected to the. Further, a silicon oxide film as a second (upper layer) interlayer insulating film is formed on each of the first Al wirings 23.
A second (upper layer) Al wiring 25 is selectively formed via 24, and the upper portion thereof is protectively covered with a passivation film 26.
そして、第４図は、前記した第３図のIV−IV線に沿う
簡略化した断面図であるが、こゝでは、前記第２の層間
絶縁膜24について詳細に説明するために、当該第２の層
間絶縁膜24が、下側から上側にかけて、下部シリコン酸
化膜24aと塗布絶縁膜24bと上部シリコン酸化膜24cとの
積層構造にされた場合を示しており、この第２の層間絶
縁膜24については、その上に形成される前記第２のAl配
線25のパターニング性，ならびに配線の信頼性を良好に
するために、充分な平坦性を必要としている。FIG. 4 is a simplified cross-sectional view taken along the line IV-IV in FIG. 3 described above. Here, in order to explain the second interlayer insulating film 24 in detail, 2 shows a case where the second interlayer insulating film 24 has a laminated structure of a lower silicon oxide film 24a, a coating insulating film 24b, and an upper silicon oxide film 24c from the lower side to the upper side. For No. 24, sufficient flatness is required in order to improve the patternability of the second Al wiring 25 formed thereon and the reliability of the wiring.
次に、前記積層構造からなる第２の層間絶縁膜24の形
成工程を第５図に順次模式的に示す。Next, the steps of forming the second interlayer insulating film 24 having the above-described laminated structure are schematically shown in sequence in FIG.
まず、シリコン基板10の主面上にあって、例えば、CV
D法により、第１の層間絶縁膜21を所定の膜厚で形成
し、かつコンタクトホール22の形成後、その上に、例え
ば、スパッタ法により、第１のAl配線23を5000〜7000Å
程度の膜厚で形成する。ついで、当該第１のAl配線23上
に、例えば、ポジ型のレジストを塗布し、かつフォトリ
ソグラフィ法によるパターニングをなしてレジストパタ
ーン（図示省略）を形成した後、当該レジストパターン
をマスクにして、例えば、反応性イオンエッチング（以
下,RIEと呼ぶ）を行なうことにより、第１のAl配線23を
選択的にエッチング成形して、所要の配線パターンを得
る（第５図（ａ））。First, on the main surface of the silicon substrate 10, for example, CV
After forming the first interlayer insulating film 21 with a predetermined film thickness by the D method and forming the contact hole 22, the first Al wiring 23 is formed on the contact hole 22 by, for example, a sputtering method at 5000 to 7,000 Å
It is formed with a film thickness of about. Then, for example, a positive resist is applied on the first Al wiring 23, and a resist pattern (not shown) is formed by patterning by photolithography, and then the resist pattern is used as a mask. For example, by performing reactive ion etching (hereinafter referred to as RIE), the first Al wiring 23 is selectively etched and shaped to obtain a required wiring pattern (FIG. 5 (a)).
続いて、前記第１のAl配線23の配線パターンを全面で
被覆するように、第１の層間絶縁膜21上に、例えば、熱
CVD法とかプラズマCVD法によって、シラン（SiH4）と酸
素（O2）との混合ガス，あるいは、シラン（SiH4）と亜
酸化窒素（N2O）との混合ガスを反応ガスとして、300〜
450℃程度の温度で、下部シリコン酸化膜24aを所定の膜
厚で形成する（第５図（ｂ））。Then, a heat treatment is performed on the first interlayer insulating film 21 so that the wiring pattern of the first Al wiring 23 is entirely covered.
By a CVD method or a plasma CVD method, a mixed gas of silane (SiH 4 ) and oxygen (O 2 ) or a mixed gas of silane (SiH 4 ) and nitrous oxide (N 2 O) is used as a reaction gas, and 300 ~
The lower silicon oxide film 24a is formed to a predetermined thickness at a temperature of about 450 ° C. (FIG. 5 (b)).
さらに、前記下部シリコン酸化膜24a上の全面に対し
て、前記それぞれの各第１のAl配線23での配線パターン
間，およびコンタクトホール22部をそれぞれ埋め込むよ
うにして、例えば、回転塗布法により、シラノール（Si
(OH)4）などを主成分とする無機塗布絶縁膜24bを塗布形
成させ、かつこれを、100〜300℃程度の温度で、数分間
ベーキング処理してアルコールなどの溶媒を蒸発させる
と共に、引き続き、例えば、400℃以上の温度によるベ
ーキングを行なうことにより、当該塗布絶縁膜24bを焼
きしめて安定化させ、このようにして、膜表面の可及的
な平坦化がなされる（第５図（ｃ））。Further, on the entire surface of the lower silicon oxide film 24a, between the wiring patterns of the respective first Al wirings 23 and the contact hole 22 portion are filled, for example, by a spin coating method, Silanol (Si
Inorganic coating insulating film 24b mainly composed of (OH) 4 ) and the like is formed by coating, and this is baked at a temperature of about 100 to 300 ° C. for several minutes to evaporate the solvent such as alcohol. For example, by baking at a temperature of 400 ° C. or higher, the coated insulating film 24b is baked and stabilized, and thus the film surface is flattened as much as possible (FIG. 5 (c)). )).
その後、前記塗布絶縁膜24b上の全面に、前記した下
部シリコン酸化膜24aの場合と同様の手段により、上部
シリコン酸化膜24cを所定の膜厚で形成する（第５図
（ｄ））。After that, an upper silicon oxide film 24c is formed to a predetermined thickness on the entire surface of the coating insulating film 24b by the same means as in the case of the lower silicon oxide film 24a (FIG. 5 (d)).
なお、こゝで、これらの各膜24a,24b,24cからなる第
２の層間絶縁膜24の膜厚については、前記第１のAl配線
23上において、8000〜10000Å程度であってよい。Here, regarding the film thickness of the second interlayer insulating film 24 including these films 24a, 24b and 24c, the first Al wiring
23, it may be about 8000 to 10000Å.
従来の半導体装置における多層配線構造は、以上のよ
うに構成されており、それぞれの各配線層の微細化に伴
って、次のような好ましくない種々の問題点を生ずる。The multi-layered wiring structure in the conventional semiconductor device is configured as described above, and with the miniaturization of each wiring layer, the following various undesired problems occur.
すなわち，各Al配線が微細化されて、その配線相互間
の間隔とか、コンタクトホールの内径が小さくされ、サ
ブミクロン級になると、第６図に示されているように、
各第１のAl配線23のパターン間，ならびにそのコンタク
トホール22内にあって、それぞれに下部シリコン酸化膜
24aを介して溜められることになる塗布絶縁膜24b自体の
厚みt0，t1が比較的に大きくなると、その後のベーキン
グ処理工程において、この塗布絶縁膜24bの該当部分に
クラック27が発生するという不利がある。That is, when each Al wiring is miniaturized and the distance between the wirings and the inner diameter of the contact hole are reduced to become submicron grade, as shown in FIG.
There is a lower silicon oxide film between the patterns of the first Al wirings 23 and in the contact holes 22.
If the thicknesses t 0 and t 1 of the coated insulating film 24b itself to be accumulated via 24a become relatively large, cracks 27 will occur in the corresponding portions of the coated insulating film 24b in the subsequent baking process. There is a disadvantage.
そして、前記クラック27の発生は、当該塗布絶縁膜24
bがベーキング処理工程において、急激に体積収縮を起
こすことに起因しており、例えば、シラノール（Si(OH)
4）などを主成分とする塗布絶縁膜24bの場合には、前記
厚みt0，t1が0.5μｍ程度を越えることで、当該クラッ
ク27が発生し易くなるものであった。Then, the crack 27 is generated by the coating insulating film 24.
b is caused by abrupt volume contraction in the baking process. For example, silanol (Si (OH)
In the case of the coated insulating film 24b containing 4 ) or the like as a main component, the cracks 27 are likely to occur when the thicknesses t 0 and t 1 exceed about 0.5 μm.
一方，このクラック27が発生しない程度にまで塗布絶
縁膜24bの厚みを抑えるときは、各第１のAl配線23のパ
ターン間，ならびにコンタクトホール22の平坦性が不十
分になるという不都合がある。On the other hand, when the thickness of the coating insulating film 24b is suppressed to such an extent that the cracks 27 do not occur, there is an inconvenience that the flatness between the patterns of the first Al wirings 23 and the contact holes 22 becomes insufficient.
そこで、従来方法においては、前記した“シラン（Si
H4）と酸素（O2）との混合ガス，あるいは、シラン（Si
H4）と亜酸化窒素（N2O）との混合ガスを用い、プラズ
マCVD法により300〜450℃程度の温度で堆積させるシリ
コン酸化膜”に代え、“有機シラン，例えば、TEOS｛Te
tra Ethyl Ortho Silicate,テトラエトキシシラン（Si
(OC2H5)4｝と酸素（O2）との混合ガスを用い、プラズマ
CVD法により300〜450℃程度の温度で堆積させるシリコ
ン酸化膜”とか、同様に、“TEOSなどの有機シランとオ
ゾン（O3）とを用い、プラズマCVD法により300〜450℃
程度の温度で堆積させるシリコン酸化膜”によって、所
要の平坦化を行なうという試みがなされている。Therefore, in the conventional method, the above-mentioned “silane (Si
H 4 ) and oxygen (O 2 ) mixed gas or silane (Si
H 4) and using a mixed gas of nitrous oxide (N 2 O), "instead of" the silicon oxide film deposited at a temperature of about 300 to 450 ° C. by a plasma CVD method organosilanes, for example, TEOS {Te
tra Ethyl Ortho Silicate, tetra Ethoxysilane (Si
(OC 2 H 5 ) 4 } and oxygen (O 2 ) mixed gas, plasma
A silicon oxide film deposited at a temperature of about 300 to 450 ° C by the CVD method, or similarly, an organic silane such as TEOS and ozone (O 3 ) are used, and 300 to 450 ° C by the plasma CVD method.
Attempts have been made to achieve the required planarization with "silicon oxide films deposited at moderate temperatures."
これらは、その何れもが有機シランを用いることによ
り、化学気相反応時における基板表面での反応の割合を
増し、従来のシラン（SiH4）を用いる場合に比較すると
き、ステップカバレッジに優れたシリコン酸化膜を堆積
し得るという利点を有している。All of them increase the rate of reaction on the substrate surface during the chemical vapor reaction by using organic silane, and have excellent step coverage when compared with the case of using conventional silane (SiH 4 ). It has the advantage that a silicon oxide film can be deposited.
しかし、前記の前者方法によって形成されるシリコン
酸化膜は、従来のシラン（SiH4）を用いたシリコン酸化
膜に比較して、そのステップカバレッジは良好である
が、後者ほどではなく、また、後者方法によって形成さ
れるシリコン酸化膜では、非常に良好なステップカバレ
ッジがなされるが、一方で、膜厚が厚くなると、膜自体
のもつ収縮応力によって、クラックが発生し易くなるこ
と、および絶縁性に乏しいことなどの課題がある。However, the silicon oxide film formed by the former method has good step coverage as compared with the conventional silicon oxide film using silane (SiH 4 ), but not so much as the latter, and the latter. The silicon oxide film formed by the method has very good step coverage. On the other hand, when the film thickness becomes thicker, cracks are more likely to occur due to the shrinkage stress of the film itself, and the insulating property is poor. There are issues such as scarcity.
こゝで、第７図（ａ）ないし（ｄ）には、前記の有機
シランを用いて堆積形成するシリコン酸化膜を組み合わ
せた積層構造による層間絶縁膜の形成方法の一例を示し
てある。Here, FIGS. 7 (a) to 7 (d) show an example of a method for forming an interlayer insulating film having a laminated structure in which silicon oxide films deposited by using the above-mentioned organic silane are combined.
すなわち，この場合には、先に述べたようにして、所
要部分にコンタクトホール22を開口させた第１の層間絶
縁膜21上に、下層の第１のAl配線23の配線パターンを形
成させた後、まず、これらの第１のAl配線23の配線パタ
ーンを被覆するように、当該第１の層間絶縁膜21上の全
面に対して、例えば、プラズマCVD法により、TEOSと酸
素（O2）とを反応ガスに用い、300〜450℃程度の温度に
よって、下層の“TEOS＋O2系，プラズマCVD,シリコン酸
化膜"28aを3000Å程度の厚さで堆積形成させる（第７図
（ａ））。That is, in this case, as described above, the wiring pattern of the lower first Al wiring 23 is formed on the first interlayer insulating film 21 in which the contact hole 22 is opened in the required portion. After that, first, TEOS and oxygen (O 2 ) are formed on the entire surface of the first interlayer insulating film 21 so as to cover the wiring patterns of the first Al wirings 23 by, for example, a plasma CVD method. And are used as reaction gases, and a lower layer "TEOS + O 2 system, plasma CVD, silicon oxide film" 28a is deposited and formed to a thickness of about 3000 Å at a temperature of about 300 to 450 ° C (Fig. 7 (a)).
ついで、前記下層の“TEOS＋O2系，プラズマCVD,シリ
コン酸化膜"28a上の全面に、例えば、熱CVD法により、T
EOSとオゾン（O3）とを反応ガスに用い、300〜450℃程
度の温度によって、中間層の“TEOS＋O3系，熱CVD,シリ
コン酸化膜"28bを6000Å程度の厚さで堆積形成させる。
この場合，当該中間層の“TEOS＋O3系，熱CVD,シリコン
酸化膜"28bでは、そのステップカバレッジが良好である
ことから、第１のAl配線23のパターン間，ならびにコン
タクトホール22内が埋め込まれて、効果的な平坦化がな
されるのであるが、しかし一方で、各下層のAl配線23の
微細化に伴い、その配線相互間の間隔，ならびにコンタ
クトホールの内径が小さくされて、そのアスペクト比が
大きくなってくると、当該下層のAl配線23,特に、コン
タクトホール22の部分でのAl配線が、オーバーハング形
状のAl配線23aとなって、いわゆる，ボイド29を生じ易
くなる（第７図（ｂ））。Then, a T film is formed on the entire surface of the lower layer "TEOS + O 2 system, plasma CVD, silicon oxide film" 28a by, for example, a thermal CVD method.
Using EOS and ozone (O 3 ) as reaction gases, the intermediate layer “TEOS + O 3 system, thermal CVD, silicon oxide film” 28b is deposited and formed to a thickness of about 6000Å at a temperature of about 300 to 450 ° C.
In this case, since the step coverage of the "TEOS + O 3 system, thermal CVD, silicon oxide film" 28b of the intermediate layer is good, the space between the patterns of the first Al wiring 23 and the inside of the contact hole 22 are filled. However, as the Al wiring 23 in each lower layer is miniaturized, the space between the wirings and the inner diameter of the contact hole are reduced, so that the aspect ratio is reduced. Becomes larger, the Al wiring 23 in the lower layer, in particular, the Al wiring in the contact hole 22 becomes an overhang-shaped Al wiring 23a, and so-called voids 29 are likely to occur (FIG. 7). (B)).
さらに、前記中間層の“TEOS＋O3系，熱CVD,シリコン
酸化膜"28bを、例えば、四弗化硅素（CF4）を反応ガス
に用いたRIEによって、6500Å程度まで全面エッチバッ
クすると、当該中間層の“TEOS＋O3系，熱CVD,シリコン
酸化膜"28bは、第１のAl配線23の配線パターン間，なら
びにコンタクトホール22内などの凹形状の部分にのみ残
される。しかし、この場合，前記コンタクトホール22部
に生じていたボイド29については、このRIE処理に伴
い、その上部が開口されて細孔30となってしまう（第７
図（ｃ））。Further, if the "TEOS + O 3 system, thermal CVD, silicon oxide film" 28b of the intermediate layer is fully etched back to about 6500Å by RIE using, for example, silicon tetrafluoride (CF 4 ) as a reaction gas, The layer “TEOS + O 3 system, thermal CVD, silicon oxide film” 28b is left only between the wiring patterns of the first Al wiring 23 and in the concave portion such as in the contact hole 22. However, in this case, with respect to the void 29 generated in the contact hole 22 portion, the upper portion thereof is opened and becomes the pore 30 due to the RIE treatment (seventh embodiment).
Figure (c)).
その後，前記下層の“TEOS＋O2系，プラズマCVD,シリ
コン酸化膜"28aと、部分的に残された中間層の“TEOS＋
O3系，熱CVD,シリコン酸化膜"28bとの全面を被覆するよ
うに、例えば、プラズマCVD法により、TEOSと酸素
（O2）とを反応ガスに用い、300〜450℃程度の温度によ
って、上層の“TEOS＋O2系，プラズマCVD,シリコン酸化
膜"28cを5000Å程度の厚さで堆積形成させる。ところ
が、この場合，前記したように、コンタクトホール22部
にボイド29を生じているために、当該上層の“TEOS＋O2
系，プラズマCVD,シリコン酸化膜"28cは、下層側を均一
に被覆するようには形成されずに、ボイド29の部分に対
応して非被覆部分30を生ずることになるものであった
（第７図（ｄ））。After that, the lower layer "TEOS + O 2 system, plasma CVD, silicon oxide film" 28a and the partially left intermediate layer "TEOS +"
O 3 system, thermal CVD, so as to cover the entire surface of the silicon oxide film “28b”, for example, by the plasma CVD method, TEOS and oxygen (O 2 ) are used as reaction gases, and the temperature is about 300 to 450 ° C. , The upper layer "TEOS + O 2 system, plasma CVD, silicon oxide film" 28c is deposited and formed to a thickness of about 5000 Å. However, in this case, since the void 29 is formed in the contact hole 22 as described above. , “TEOS + O 2 of the upper layer
The system, plasma CVD, and silicon oxide film "28c were not formed so as to uniformly cover the lower layer side, but an uncovered portion 30 was produced corresponding to the void 29 portion ( FIG. 7 (d)).
仍って、前記非被覆部分30の発生を回避するために、
こゝでもまた、前記下層の“TEOS＋O2系，プラズマCVD,
シリコン酸化膜"28aと、中間層の“TEOS＋O3系，熱CVD,
シリコン酸化膜"28bとの間にあって、塗布絶縁膜を介在
させる手段が考えられる。Therefore, in order to avoid the occurrence of the uncoated portion 30,
Again, the lower layer of "TEOS + O 2 system, plasma CVD,
Silicon oxide film "28a" and intermediate layer "TEOS + O 3 system, thermal CVD,
A means for interposing a coating insulating film between the silicon oxide film "28b" can be considered.
次に、第８図（ａ）ないし（ｅ）には、前記の有機シ
ランを用いて堆積形成するシリコン酸化膜と塗布絶縁膜
とを組み合わせた積層構造による層間絶縁膜の形成方法
の一例を示してある。なお、この場合，前例と重複する
部分については、その説明を適宜に省略する。Next, FIGS. 8A to 8E show an example of a method for forming an interlayer insulating film having a laminated structure in which a silicon oxide film deposited by using the organic silane and a coating insulating film are combined. There is. In this case, the description of the same parts as those of the previous example will be appropriately omitted.
まず、前記の第７図（ａ）の場合と同様に、第１のAl
配線23の配線パターン上に、下層の“TEOS＋O2系，プラ
ズマCVD,シリコン酸化膜"28aを堆積形成させる（第８図
（ａ））。First, as in the case of FIG. 7 (a), the first Al
A lower layer "TEOS + O 2 system, plasma CVD, silicon oxide film" 28a is deposited and formed on the wiring pattern of the wiring 23 (FIG. 8 (a)).
そして、当該下層の“TEOS＋O2系，プラズマCVD,シリ
コン酸化膜"28a上の全面に対して、回転塗布法により、
シラノール（Si(OH)4）などを主成分とする無機系の塗
布絶縁膜28dを用いて、第１のAl配線23の配線パターン
間，ならびにコンタクトホール22内などの凹形状の部分
を埋め込むように塗布形成させると共に、これを100〜3
00℃程度の温度で、数分間ベーキング処理してアルコー
ルなどの溶媒を蒸発させ、かつ引き続き、例えば、400
℃以上の温度によるベーキングを行なうことにより、当
該塗布絶縁膜28dを焼きしめて安定化させる。そして、
このとき，塗布絶縁膜28dについては、クラックが入ら
ない程度の膜厚により、前記した第１のAl配線23でのオ
ーバーハング形状23aを回避できておればよい（第８図
（ｂ））。Then, on the entire surface of the lower layer "TEOS + O 2 system, plasma CVD, silicon oxide film" 28a, by spin coating,
An inorganic coating insulating film 28d containing silanol (Si (OH) 4 ) as a main component is used to fill the concave portions such as the wiring patterns of the first Al wiring 23 and the contact holes 22. And apply it to 100 to 3
At a temperature of about 00 ° C, baking treatment is performed for several minutes to evaporate the solvent such as alcohol, and then, for example, 400
The coating insulating film 28d is baked and stabilized by baking at a temperature of ℃ or more. And
At this time, it is sufficient that the coating insulating film 28d can avoid the above-mentioned overhang shape 23a in the first Al wiring 23 by a film thickness that does not cause a crack (FIG. 8 (b)).
ついで、前記塗布絶縁膜28d上の全面に、前記第７図
（ｂ）の場合と同様にして、中間層の“TEOS＋O3系，熱
CVD,シリコン酸化膜"28bを堆積形成させる。そして、こ
のとき，第１のAl配線23でのオーバーハング形状23a
は、当該塗布絶縁膜28dによって回避されているため
に、コンタクトホール22内をボイド29などの発生なしに
埋め込み得るのであるが、一方，こゝでの塗布絶縁膜28
dについては、それ自体が引張りの応力を有しており、
かつ中間層の“TEOS＋O3系，熱CVD,シリコン酸化膜"28b
についても、同様に引張りの応力を有しているために、
これらの塗布絶縁膜28d,および中間層の“TEOS＋O3系，
熱CVD,シリコン酸化膜"28bにあって、こゝでも同様に、
好ましくないクラック31が発生することになる（第８図
（ｃ））。Then, on the entire surface of the coating insulating film 28d, in the same manner as in the case of FIG. 7B, the intermediate layer “TEOS + O 3 system, heat
CVD, silicon oxide film "28b is deposited and formed. At this time, the overhang shape 23a of the first Al wiring 23 is formed.
Can be buried in the contact hole 22 without generation of voids 29 and the like because it is avoided by the coating insulating film 28d.
For d, it has tensile stress itself,
And the intermediate layer "TEOS + O 3 system, thermal CVD, silicon oxide film" 28b
Also has a tensile stress as well,
These coated insulating films 28d and the intermediate layer "TEOS + O 3 system,
In the thermal CVD, silicon oxide film "28b, the same applies here.
Undesirable cracks 31 will be generated (FIG. 8 (c)).
さらに、前記第７図（ｃ）および（ｄ）の場合と同様
に、中間層の“TEOS＋O3系，熱CVD,シリコン酸化膜"28b
を全面エッチバックして平坦化させた上で（第８図
（ｄ））、上層の“TEOS＋O2系，プラズマCVD,シリコン
酸化膜"28cを堆積形成させる（第８図（ｅ））。Further, as in the case of FIGS. 7 (c) and (d), the intermediate layer "TEOS + O 3 system, thermal CVD, silicon oxide film" 28b
The entire surface is etched back to be flattened (FIG. 8 (d)), and then an upper layer "TEOS + O 2 system, plasma CVD, silicon oxide film" 28c is deposited and formed (FIG. 8 (e)).
しかして、前記したように、クラック27,31とかボイ
ド29などが発生すると、その上部に、上層の“TEOS＋O2
系，プラズマCVD,シリコン酸化膜"28cを堆積形成させて
も、これらの下層側の形状が反映されることになって、
上層の第２のAl配線25の配線パターンを阻害したり、あ
るいはまた、第９図に示されているように、該当部分の
ステップカバレッジが悪くなるために、当該上層の第２
のAl配線25が、所期通りに均一かつ全体的に被覆されず
に、部分的に被覆されない箇所，換言すると、断線箇所
32を生ずるという不都合がある。As described above, when cracks 27 and 31 or voids 29 occur, the upper layer "TEOS + O 2
Even if a system, plasma CVD, and silicon oxide film "28c are deposited and formed, the shape of these lower layers will be reflected,
The wiring pattern of the second Al wiring 25 in the upper layer is obstructed, or, as shown in FIG. 9, the step coverage of the corresponding portion is deteriorated.
The Al wiring 25 is not uniformly and entirely covered as expected, but is not partially covered, in other words, a broken portion.
There is the inconvenience of producing 32.
そして、これらの不都合な各点については、装置の高
集積化，ならびに微細化，それに多層化が進むにつれて
より一層，顕著になるもので、この結果，装置構成にお
ける電気的特性の劣化を招くに至り、装置の信頼性が著
るしく損なわれるものであった。Each of these disadvantages becomes more remarkable as the device becomes highly integrated, miniaturized, and multilayered, and as a result, the electrical characteristics of the device configuration are deteriorated. As a result, the reliability of the device was significantly impaired.
この発明は、従来のこのような問題点を解消するため
になされたもので、その目的とするところは、良好な平
坦化が可能であって、高集積化，微細化による多層配線
構造の形成に好適し、かつ信頼性を充分に向上させ得る
ようにした，この種の半導体装置，およびその製造方
法，こゝでは、半導体装置における多層配線構造，およ
びその製造方法を提供することである。The present invention has been made in order to solve the above-mentioned conventional problems, and an object of the present invention is to achieve a good planarization and to form a multilayer wiring structure by high integration and miniaturization. The present invention provides a semiconductor device of this type and a method for manufacturing the same, which is capable of sufficiently improving reliability, and a multilayer wiring structure in the semiconductor device, and a method for manufacturing the same.
前記目的を達成するために、この発明に係る半導体装
置は、各層配線膜の相互間を層間絶縁膜によって絶縁さ
せた多層配線構造を有する半導体装置において、前記配
線膜上に、有機シランと酸素を主成分とする混合ガスを
反応ガスにして、プラズマCVD法，あるいは熱CVD法で堆
積させた下層のシリコン酸化膜と、前記下層のシリコン
酸化膜上に、塗布形成させた塗布絶縁膜と、前記塗布絶
縁膜上に、プラズマCVD法，あるいは熱CVD法で堆積させ
た圧縮の応力をもつシリコン酸化膜と、前記圧縮の応力
をもつシリコン酸化膜上に、有機シランとオゾンを主成
分とする混合ガスを反応ガスにして、熱CVD法で堆積さ
せた中間層のシリコン酸化膜と、前記中間層のシリコン
酸化膜上に、有機シランと酸素を主成分とする混合ガス
を反応ガスにして、プラズマCVD法，あるいは熱CVD法で
堆積させた上層のシリコン酸化膜とを備え、これらの各
膜をそれぞれ順次に積層させて前記層間絶縁膜を構成し
たことを特徴としている。In order to achieve the above-mentioned object, a semiconductor device according to the present invention is a semiconductor device having a multi-layer wiring structure in which each layer wiring film is insulated from each other by an interlayer insulating film, and organic silane and oxygen are provided on the wiring film. Using a mixed gas as a main component as a reaction gas, a lower silicon oxide film deposited by a plasma CVD method or a thermal CVD method, a coating insulating film formed by coating on the lower silicon oxide film, and A silicon oxide film having a compressive stress deposited on the coated insulating film by a plasma CVD method or a thermal CVD method, and a mixture containing organosilane and ozone as main components on the silicon oxide film having the compressive stress. Using the gas as a reaction gas, the intermediate layer silicon oxide film deposited by the thermal CVD method, and the mixed gas containing organic silane and oxygen as a main component as a reaction gas on the intermediate layer silicon oxide film, And a CVD method, or a thermal CVD method upper silicon oxide film deposited by, is characterized by being configured the interlayer insulation film respectively by sequentially stacking each of these films.
また、この発明に係る半導体装置の製造方法は、各層
配線膜の相互間を層間絶縁膜によって絶縁させた多層配
線構造を有する半導体装置の製造方法において、前記配
線膜上に、有機シランと酸素を主成分とする混合ガスを
反応ガスに用い、プラズマCVD法，あるいは熱CVD法によ
り、下層のシリコン酸化膜を堆積させる工程と、前記下
層のシリコン酸化膜上に、塗布絶縁膜を塗布形成させる
工程と、前記塗布絶縁膜上に、プラズマCVD法，あるい
は熱CVD法により、圧縮の応力をもつシリコン酸化膜を
堆積させる工程と、前記圧縮の応力をもつシリコン酸化
膜上に、有機シランとオゾンを主成分とする混合ガスを
反応ガスに用い、熱CVD法により、中間層のシリコン酸
化膜を堆積させる工程と、前記中間層のシリコン酸化膜
上に、有機シランと酸素を主成分とする混合ガスを反応
ガスに用い、プラズマCVD法，あるいは熱CVD法により、
上層のシリコン酸化膜を堆積させる工程とを含み、前記
各膜の積層によって前記層間絶縁膜を構成させるように
したことを特徴としている。Further, a method of manufacturing a semiconductor device according to the present invention is a method of manufacturing a semiconductor device having a multilayer wiring structure in which each layer wiring film is insulated from each other by an interlayer insulating film, and organic silane and oxygen are provided on the wiring film. A step of depositing a lower silicon oxide film by a plasma CVD method or a thermal CVD method using a mixed gas having a main component as a reaction gas, and a step of coating and forming a coating insulating film on the lower silicon oxide film And a step of depositing a silicon oxide film having a compressive stress on the coated insulating film by a plasma CVD method or a thermal CVD method, and organosilane and ozone on the silicon oxide film having the compressive stress. A step of depositing a silicon oxide film of an intermediate layer by a thermal CVD method using a mixed gas as a main component as a reaction gas, and organic silane and oxygen are mainly formed on the silicon oxide film of the intermediate layer. The mixed gas and minutes using the reaction gas, plasma CVD method, or by a thermal CVD method,
A step of depositing an upper silicon oxide film, and the interlayer insulating film is constituted by stacking the respective films.
従つて、この発明では、層間絶縁膜の構成において、
下層のシリコン酸化膜上の塗布絶縁膜，こゝでは、引張
りの応力をもつ塗布絶縁膜と、有機シランとオゾンを主
成分とする混合ガスを反応ガスにして、熱CVD法で堆積
させた中間層のシリコン酸化膜との間に、プラズマCVD
法，あるいは熱CVD法で堆積させた圧縮の応力をもつシ
リコン酸化膜を介在させているので、塗布絶縁膜の引張
りの応力と、シリコン酸化膜の圧縮の応力とが相殺され
ることになり、このために、これらの両膜間にクラック
を生ずる惧れがなく、また、塗布絶縁膜の平坦化効果
と、中間層のシリコン酸化膜の優れたステップカバレッ
ジ効果とによって、サブミクロン級での配線パターン間
隔，およびコンタクトホール部の平坦化が可能になる。Therefore, in the present invention, in the structure of the interlayer insulating film,
This is a coated insulating film on the lower silicon oxide film. In this case, the coated insulating film with tensile stress and the mixed gas containing organosilane and ozone as the main components are used as the reaction gas and deposited by the thermal CVD method. Plasma CVD between layers of silicon oxide
Method, or the silicon oxide film having a compressive stress deposited by the thermal CVD method is interposed, the tensile stress of the coated insulating film and the compressive stress of the silicon oxide film cancel each other. For this reason, there is no fear that a crack will occur between these two films, and the flattening effect of the coated insulating film and the excellent step coverage effect of the silicon oxide film of the intermediate layer will allow wiring in the submicron class. The pattern spacing and contact holes can be flattened.
以下、この発明に係る半導体装置，およびその製造方
法の実施例につき、第１図，および第２図を参照して詳
細に説明する。Embodiments of a semiconductor device and a method of manufacturing the same according to the present invention will be described below in detail with reference to FIGS. 1 and 2.
第１図はこの発明の一実施例を適用した半導体装置に
おける多層配線構造の主要部構成の概要を模式的に示す
断面図である。FIG. 1 is a sectional view schematically showing an outline of a main part structure of a multilayer wiring structure in a semiconductor device to which an embodiment of the present invention is applied.
この第１図に示す実施例装置の構成において、符号１
はシリコン基板であり、２は当該シリコン基板１上の所
要位置に形成された第１（下層）の層間絶縁膜、2aはそ
のコンタクトホール、３は当該第１の層間絶縁膜２上に
選択的に形成されたそれぞれに第１（下層）のAl配線で
ある。In the configuration of the apparatus of the embodiment shown in FIG.
Is a silicon substrate, 2 is a first (lower layer) interlayer insulating film formed at a required position on the silicon substrate 1, 2a is a contact hole thereof, and 3 is selective on the first interlayer insulating film 2. Is a first (lower layer) Al wiring formed in each of the above.
また、４は前記各第１のAl配線を被覆するようにし
て、前記第１の層間絶縁膜２上に形成された第２（上
層）の層間絶縁膜であり、4aは第１の層間絶縁膜２上に
直接形成される下層の“TEOS＋O2系，プラズマCVD,シリ
コン酸化膜”、4bは当該下層の“TEOS＋O2系，プラズマ
CVD,シリコン酸化膜"4a上に形成される塗布絶縁膜、4c
は当該塗布絶縁膜4b上に形成される圧縮の応力をもつシ
リコン酸化膜、4dは当該圧縮の応力をもつシリコン酸化
膜4c上に形成される中間層の“TEOS＋O3系，熱CVD,シリ
コン酸化膜”、4eは当該中間層の“TEOS＋O3系，熱CVD,
シリコン酸化膜"4d上に形成される上層の“TEOS＋O
2系，プラズマCVD,シリコン酸化膜”である。Further, 4 is a second (upper layer) interlayer insulating film formed on the first interlayer insulating film 2 so as to cover each of the first Al wirings, and 4a is a first interlayer insulating film. Lower layer "TEOS + O 2 system, plasma CVD, silicon oxide film" directly formed on film 2, 4b is the lower layer "TEOS + O 2 system, plasma"
CVD, silicon oxide film "Coating insulation film formed on 4a, 4c
Is a silicon oxide film having a compressive stress formed on the coated insulating film 4b, and 4d is an intermediate layer of "TEOS + O 3 system, thermal CVD, silicon oxide film" formed on the silicon oxide film 4c having a compressive stress. Membrane ”, 4e is the TEOS + O 3 system of the intermediate layer, thermal CVD,
The upper layer "TEOS + O formed on the silicon oxide film 4d"
2 system, plasma CVD, silicon oxide film ”.
さらに、５は前記第２の層間絶縁膜4,こゝでは、上層
の“TEOS＋O2系，プラズマCVD,シリコン酸化膜"4e上に
選択的に形成されたそれぞれに第２（上層）のAl配線、
６は当該各第２のAl配線５を被覆するようにして、前記
第２の層間絶縁膜４上に形成されたパシベーション膜で
ある。Further, 5 is the second interlayer insulating film 4, and in this case, the second (upper layer) Al wiring selectively formed on the upper layer "TEOS + O 2 system, plasma CVD, silicon oxide film" 4e. ,
Reference numeral 6 is a passivation film formed on the second interlayer insulating film 4 so as to cover the respective second Al wirings 5.
次に、この実施例装置の製造方法について述べる。 Next, a method of manufacturing the device of this embodiment will be described.
第２図（ａ）ないし（ｆ）は実施例装置における多層
配線構造の主要な製造工程の概要を順次模式的に示すそ
れぞれに断面図である。FIGS. 2A to 2F are cross-sectional views each schematically showing the outline of the main manufacturing steps of the multilayer wiring structure in the device of the embodiment.
すなわち，この実施例方法においては、前記従来例方
法の場合と同様に、シリコン基板１の主面部上にあっ
て、まず、第１（下層）の層間絶縁膜２となるシリコン
酸化膜を形成し、かつコンタクトホール2aを開口させた
後、第１（下層）のAl配線３の配線パターンをそれぞれ
選択的に形成させ、また、これらの各第１のAl配線３の
配線パターンを被覆するように、前記第１の層間絶縁膜
２上の全面に対して、例えば、プラズマCVD法により、T
EOSと酸素（O2）とを反応ガスに用い、300〜450℃程度
の温度によって、第１（下層）の“TEOS＋O2系，プラズ
マCVD,シリコン酸化膜"4aを3000Å程度の厚さで堆積形
成させる（第２図（ａ））。That is, in the method of this embodiment, as in the case of the method of the prior art, a silicon oxide film to be the first (lower) interlayer insulating film 2 is first formed on the main surface portion of the silicon substrate 1. After opening the contact holes 2a, the wiring patterns of the first (lower layer) Al wirings 3 are selectively formed, and the wiring patterns of the respective first Al wirings 3 are covered. , For the entire surface of the first interlayer insulating film 2 by, for example, a plasma CVD method.
EOS and oxygen (O 2 ) are used as reaction gases, and the first (lower layer) "TEOS + O 2 system, plasma CVD, silicon oxide film" 4a is deposited at a thickness of about 3000 Å at a temperature of about 300-450 ℃. It is formed (FIG. 2 (a)).
ついで、前記下層の“TEOS＋O2系，プラズマCVD,シリ
コン酸化膜"4a上の全面に、例えば、回転塗布法によ
り、シラノール（Si(OH)4）などを主成分とする無機系
の塗布絶縁膜4bを、前記第１のAl配線３の配線パターン
間，ならびにコンタクトホール2a部などの凹形状の部分
を埋め込むようにして塗布形成させ、これを100〜300℃
程度の温度により、数分間ベーキング処理してアルコー
ルなどの溶媒を蒸発させた上で、引き続き、例えば、40
0℃以上の温度によるベーキングを行なうことにより、
当該塗布絶縁膜4bを焼きしめて安定化させる。このと
き，塗布絶縁膜4bは、クラックが入らない程度の膜厚に
すればよく、こゝでは、前記各第１のAl配線３がコンタ
クトホール2a部で、たとえオーバーハング形状になった
としても、これが当該塗布絶縁膜4bにより回避されて、
なだらかな断面形状にされる。なお、この場合，塗布絶
縁膜4bについては、先にも述べた如く引張りの応力を有
している（第２図（ｂ））。Then, an inorganic coating insulating film mainly composed of silanol (Si (OH) 4 ) is formed on the entire surface of the lower layer “TEOS + O 2 system, plasma CVD, silicon oxide film” 4a by, for example, a spin coating method. 4b is formed by coating between the wiring patterns of the first Al wiring 3 and the concave portions such as the contact hole 2a portion, and the coating is performed at 100 to 300 ° C.
After baking at a temperature of about several minutes to evaporate the solvent such as alcohol, followed by, for example, 40
By baking at a temperature of 0 ° C or higher,
The coating insulating film 4b is baked and stabilized. At this time, the coating insulating film 4b may have a film thickness that does not cause cracks. In this case, even if each of the first Al wirings 3 has a contact hole 2a, even if it has an overhang shape. , This is avoided by the coating insulating film 4b,
It has a gentle cross section. In this case, the coated insulating film 4b has tensile stress as described above (FIG. 2 (b)).
続いて、前記塗布絶縁膜4b上の全面に対して、例え
ば、プラズマCVD法により、TEOSと酸素（O2）とを反応
ガスに用い、300〜450℃程度の温度によって、圧縮の応
力をもつシリコン酸化膜4cを500Å程度の厚さで堆積形
成させる。この場合，当該シリコン酸化膜4cの膜厚が比
較的薄いことから、その断面形状は殆んど変化しない
（第２図（ｃ））。Then, a compressive stress is exerted on the entire surface of the coating insulating film 4b by using, for example, a plasma CVD method, using TEOS and oxygen (O 2 ) as reaction gases and at a temperature of about 300 to 450 ° C. A silicon oxide film 4c is deposited and formed to a thickness of about 500Å. In this case, since the film thickness of the silicon oxide film 4c is relatively thin, its cross-sectional shape hardly changes (FIG. 2 (c)).
次に、前記圧縮の応力をもつシリコン酸化膜4c上の全
面に対して、熱CVD法により、TEOSとオゾン（O3）とを
反応ガスに用い、300〜450℃程度の温度によって、中間
層の“TEOS＋O3系，熱CVD,シリコン酸化膜"4dを6000Å
程度の厚さで堆積形成させる。こゝで、このとき，前記
引張りの応力をもつ塗布絶縁膜4bと、当該中間層の“TE
OS＋O3系，熱CVD,シリコン酸化膜"4dとの間にあって、
圧縮の応力をもつシリコン酸化膜4cが介在あれることに
なるので、これらの引張りの応力と圧縮の応力とが相殺
されて、先に述べたようなクラックは発生しない。そし
てまた、該当部分の形状が、塗布絶縁膜4bによりなだら
かな断面形状にされており、かつ当該中間層の“TEOS＋
O3系，熱CVD,シリコン酸化膜"4dのステップカバレッジ
が良好であることから、前記各第１のAl配線３のパター
ン間，ならびにコンタクトホール2a部が良好に埋め込ま
れて、前記したボイドなどを生ずる惧れがなく、効果的
な平坦化がなされる（第２図（ｄ））。Next, on the entire surface of the silicon oxide film 4c having the compressive stress, TEOS and ozone (O 3 ) are used as reaction gases by a thermal CVD method, and the intermediate layer is heated at a temperature of about 300 to 450 ° C. "TEOS + O 3 system, thermal CVD, silicon oxide film" 4d 6000Å
It is deposited and formed with a thickness of about. Here, at this time, the coated insulating film 4b having the tensile stress and the “TE” of the intermediate layer are
Between OS + O 3 system, thermal CVD, silicon oxide film "4d,
Since the silicon oxide film 4c having a compressive stress is interposed, the tensile stress and the compressive stress cancel each other out, and the crack as described above does not occur. Also, the shape of the corresponding portion is made into a gentle cross-sectional shape by the coating insulating film 4b, and "TEOS +" of the intermediate layer is formed.
O 3 system, thermal CVD, silicon oxide film “4d has good step coverage, so that the spaces between the patterns of the first Al wirings 3 and the contact holes 2a are well filled, and the voids described above are generated. There is no fear of causing the occurrence of the flattening and effective flattening is performed (FIG. 2 (d)).
また続いて、前記中間層の“TEOS＋O3系，熱CVD,シリ
コン酸化膜"4dを、例えば、四弗化硅素（CF4）を反応ガ
スに用いたRIEによって、6500Å程度まで全面エッチバ
ックすると、当該中間層の“TEOS＋O3系，熱CVD,シリコ
ン酸化膜"4dは、前記各第１のAl配線３の配線パターン
間，ならびにコンタクトホール部2aなどの凹形状の部分
にのみ残されることになる（第２図（ｅ））。Further, subsequently, the TEOS + O 3 system, thermal CVD, silicon oxide film 4d of the intermediate layer is fully etched back to about 6500Å by RIE using, for example, silicon tetrafluoride (CF 4 ) as a reaction gas. The "TEOS + O 3 system, thermal CVD, silicon oxide film" 4d of the intermediate layer is left only between the wiring patterns of the first Al wirings 3 and in the concave portion such as the contact hole portion 2a. (FIG. 2 (e)).
さらに、前記残された中間層の“TEOS＋O3系，熱CVD,
シリコン酸化膜"4dの部分を含んで、前記圧縮の応力を
もつシリコン酸化膜4c上の全面を被覆するように、例え
ば、プラズマCVD法により、TEOSと酸素（O2）とを反応
ガスに用い、300〜450℃程度の温度によって、上層の
“TEOS＋O2系，プラズマCVD,シリコン酸化膜"4eを5000
Å程度の厚さで堆積形成させ、このようにして、これら
の各膜4aないし4eからなる第２（上層）の層間絶縁膜４
を形成させる（第２図（ｆ））のであり、その後，従来
例方法の場合と同様に、当該第２の層間絶縁膜４上にあ
って、第２（上層）のAl配線５をそれぞれ選択的に形成
させ、かつその上部をパシベーション膜６により保護被
覆させることで、所期通りの多層配線構造を得るのであ
る。Furthermore, the remaining intermediate layer “TEOS + O 3 system, thermal CVD,
TEOS and oxygen (O 2 ) are used as reaction gases by, for example, a plasma CVD method so as to cover the entire surface of the silicon oxide film 4c having the compressive stress including the silicon oxide film "4d". , Depending on the temperature of 300-450 ℃, the upper layer "TEOS + O 2 system, plasma CVD, silicon oxide film" 4e is 5000
The second (upper) interlayer insulating film 4 composed of these films 4a to 4e is deposited and formed to a thickness of about Å.
(FIG. 2 (f)), and then, similarly to the case of the conventional method, the second (upper layer) Al wiring 5 on the second interlayer insulating film 4 is selected. The protective layer 6 is formed on the upper surface of the film and is protectively covered with the passivation film 6 to obtain a desired multilayer wiring structure.
なお、上記実施例においては、塗布絶縁膜，圧縮の応
力をもつシリコン酸化膜，それに中間層の“TEOS＋O
3系，熱CVD,シリコン酸化膜”を挾む下層，および上層
の各シリコン酸化膜として、“TEOS＋O2系，プラズマCV
D,シリコン酸化膜”を用いているが、シラン（SiH4）と
酸素（O2）との混合ガス，あるいは、シラン（SiH4）と
亜酸化窒素（N2O）との混合ガスを反応ガスとするプラ
ズマCVD法，あるいは、熱CVD法によって形成したシリコ
ン酸化膜などの，他の方法で形成した絶縁膜であっても
同様な作用，効果を得ることができ、かつまた、より一
層，平坦性を良好にするために、さらに、塗布絶縁膜を
組み合せるとか、RIE,スパッタエッチングなどを用いる
エッチング法を組み合せても、同様な作用，効果を奏し
得る。In the above embodiment, the coating insulating film, the silicon oxide film having compressive stress, and the TEOS + O layer of the intermediate layer are formed.
"TEOS + O 2 system, plasma CV as each lower and upper silicon oxide film sandwiching 3 system, thermal CVD, silicon oxide film"
"D, silicon oxide film" is used, but a mixed gas of silane (SiH 4 ) and oxygen (O 2 ) or a mixed gas of silane (SiH 4 ) and nitrous oxide (N 2 O) is reacted. The same action and effect can be obtained even with an insulating film formed by another method such as a silicon oxide film formed by a plasma CVD method using gas or a thermal CVD method, and further, In order to improve the flatness, the same action and effect can be obtained by further combining a coating insulating film or combining an etching method using RIE, sputter etching or the like.
また、上記実施例においては、圧縮の応力をもつシリ
コン酸化膜として、“TEOS＋O2系，プラズマCVD,シリコ
ン酸化膜”を用いる場合について述べたが、これにのみ
限定されるものではなく、こゝでも前記と同様に、シラ
ン（SiH4）と酸素（O2）との混合ガス，あるいは、シラ
ン（SiH4）と亜酸化窒素（N2O）との混合ガスを反応ガ
スとするプラズマCVD法，あるいは、熱CVD法によって形
成したシリコン酸化膜などの，他の方法で形成した圧縮
の応力をもつ絶縁膜であっても同様な作用，効果を奏し
得る。Further, in the above embodiment, the case where "TEOS + O 2 system, plasma CVD, silicon oxide film" is used as the silicon oxide film having compressive stress is described, but the present invention is not limited to this. However, similar to the above, the plasma CVD method using a mixed gas of silane (SiH 4 ) and oxygen (O 2 ) or a mixed gas of silane (SiH 4 ) and nitrous oxide (N 2 O) as a reaction gas Alternatively, an insulating film having a compressive stress formed by another method, such as a silicon oxide film formed by the thermal CVD method, can exhibit the same action and effect.
また、上記実施例においては、有機シランの一例とし
て、TEOSを用いる場合について述べたが、その他の有機
シラン，例えば、テトラメトキシシラン（Si(OC
H3)4），テトライソプロポキシシラン（Si(OiC
3H7)4），ジターシャリブトキシアセトキシシラン（DAD
BS;(tC4H9O2)Si(OOCCH3)2）などを用いても同様な作
用，効果を奏し得る。Further, in the above-mentioned examples, the case of using TEOS as an example of the organic silane was described, but other organic silanes such as tetramethoxysilane (Si (OC
H 3) 4), tetraisopropoxysilane (Si (OiC
3 H 7 ) 4 ), ditertiary butoxy acetoxy silane (DAD
Even if BS; (tC 4 H 9 O 2 ) Si (OOCCH 3 ) 2 ) is used, the same action and effect can be obtained.
また、上記実施例においては、有機シランと、酸素，
あるいはオゾンのみを用いて、膜形成を行なう場合につ
いて述べたが、これらのガスを主成分とし、かつ形成膜
のクラック耐性を一層，向上させるために、リン（Ｐ）
とか、ボロン（Ｂ）などの不純物をシリコン酸化膜中に
ドーピングする手段として、トリメチルフォスフォラス
（P(OC2H5)3），トリメチルボロン（B(OC2H5)3）などを
添加した場合でも同様な作用，効果を奏し得る。In addition, in the above embodiment, the organic silane, oxygen,
Alternatively, the case where the film is formed by using only ozone has been described. However, in order to further improve the crack resistance of the formed film by using these gases as the main components, phosphorus (P) is used.
Or, as a means for doping impurities such as boron (B) into the silicon oxide film, trimethylphosphorus (P (OC 2 H 5 ) 3 ) or trimethylboron (B (OC 2 H 5 ) 3 ) was added. Even in the case, the same action and effect can be obtained.
また、上記実施例においては、第1,第２の各配線が、
Alである場合について述べたが、これらの双方，もしく
は一方の配線材料が、タングステン（Ｗ），モリブデン
（Mo），チタン（Ti）などの高融点金属とか、これらの
各シリサイド（WSi2，MoSi2，TiSi2）配線，もしくは多
結晶シリコン配線であっても同様な作用，効果を奏し得
る。Further, in the above embodiment, the first and second wirings are
Although the case of Al is described, both or one of these wiring materials is a refractory metal such as tungsten (W), molybdenum (Mo), titanium (Ti), or each of these silicides (WSi 2 , MoSi). 2 , TiSi 2 ) wiring, or even polycrystalline silicon wiring, can have the same operation and effect.
さらに、上記実施例においては、２層構造の配線膜に
ついて述べたが、これのみに限定されず、一層，多層化
された構造の場合にも適用できることは勿論である。Further, in the above-mentioned embodiment, the wiring film having a two-layer structure has been described, but the present invention is not limited to this, and it is needless to say that the present invention can be applied to the case of a multilayer structure.
以上詳述したように、この発明によれば、各層配線膜
の相互間を層間絶縁膜によって絶縁させた多層配線構造
を有する半導体装置において、配線膜上に対し、有機シ
ランと酸素を主成分とする混合ガスを反応ガスにして、
プラズマCVD法，あるいは熱CVD法で堆積させた下層のシ
リコン酸化膜と、塗布絶縁膜と、プラズマCVD法，ある
いは熱CVD法で堆積させた圧縮の応力をもつシリコン酸
化膜と、有機シランとオゾンを主成分とする混合ガスを
反応ガスにして、熱CVD法で堆積させた中間層のシリコ
ン酸化膜と、有機シランと酸素を主成分とする混合ガス
を反応ガスにして、プラズマCVD法，あるいは熱CVD法で
堆積させた上層のシリコン酸化膜とを、順次に積層して
層間絶縁膜を構成させるようにしたから、下層と中間層
との各シリコン酸化膜間に形成されるところの，引張り
の応力をもつ塗布絶縁膜と、圧縮の応力をもつシリコン
酸化膜との各応力の相殺作用によって、これらの両膜間
にクラックを生ずる惧れが解消されると共に、塗布絶縁
膜による平坦化作用，および中間層のシリコン酸化膜に
よる優れたステップカバレッジ作用とで、サブミクロン
級での配線パターン間隔，およびコンタクトホール部の
平坦化が可能になり、これによって、クラック耐性，な
らびに平坦性の良好な層間絶縁膜を形成できるもので、
結果的に、配線膜でのパターニングの安定性向上，断線
防止が果たされて、信頼性の高い多層配線構造を実現し
得るものである。As described above in detail, according to the present invention, in a semiconductor device having a multi-layer wiring structure in which each layer wiring film is insulated from each other by an interlayer insulating film, organic silane and oxygen are used as main components on the wiring film. The mixed gas to be the reaction gas,
Lower silicon oxide film deposited by plasma CVD method or thermal CVD method, coating insulating film, silicon oxide film with compressive stress deposited by plasma CVD method or thermal CVD method, organosilane and ozone Is used as a reaction gas, the intermediate layer silicon oxide film deposited by the thermal CVD method, and the mixed gas containing organic silane and oxygen as the reaction gas are used as a reaction gas, and the plasma CVD method or Since the upper layer of silicon oxide film deposited by the thermal CVD method is sequentially laminated to form the interlayer insulating film, the tensile film is formed between the lower layer and the intermediate layer of each silicon oxide film. The effect of offsetting each stress between the applied insulating film having the stress of the above and the silicon oxide film having the compressive stress eliminates the possibility of causing a crack between the two films, and also the flattening effect of the applied insulating film. ,and With the excellent step coverage effect of the inter-layer silicon oxide film, it is possible to flatten the wiring pattern spacing and the contact hole portion in the submicron class, which results in interlayer insulation with good crack resistance and flatness. Which can form a film,
As a result, the stability of patterning in the wiring film is improved and disconnection is prevented, and a highly reliable multilayer wiring structure can be realized.
第１図はこの発明の一実施例を適用した半導体装置にお
ける多層配線構造の主要部構成の概要を模式的に示す断
面図、第２図（ａ）ないし（ｆ）は同上装置における多
層配線構造の主要な製造工程の概要を順次模式的に示す
それぞれに断面図であり、また、第３図は従来の多層配
線構造を有する半導体装置（DRAM）におけるメモリーセ
ル部の概要を模式的に示す断面図、第４図は同上第３図
IV-IV線部の簡略化した断面図、第５図（ａ）ないし
（ｄ）は同上積層構造による上層の第２の層間絶縁膜の
形成工程を順次模式的に示すそれぞれに断面図、第６図
は同上第５図構成におけるクラックの発生状態を説明す
る断面図、第７図（ａ）ないし（ｄ）は同上有機シラン
を用いて堆積形成するシリコン酸化膜を組み合わせた積
層構造による層間絶縁膜の形成工程を順次模式的に示す
それぞれに断面図、第８図（ａ）ないし（ｅ）は同上有
機シランを用いて堆積形成するシリコン酸化膜と塗布絶
縁膜とを組み合わせた積層構造による層間絶縁膜の形成
工程を順次模式的に示すそれぞれに断面図、第９図は同
上第７図，第８図構成におけるクラックの発生状態を説
明する断面図である。 １……シリコン基板、２……第１（下層）の層間絶縁
膜、2a……コンタクトホール、３……第１（下層）のAl
配線、４……第２（上層）の層間絶縁膜、4a……下層の
“TEOS＋O2系，プラズマCVD,シリコン酸化膜”、4b……
塗布絶縁膜、4c……圧縮の応力をもつシリコン酸化膜、
4d……中間層の“TEOS＋O3系，熱CVD,シリコン酸化
膜”、4e……上層の“TEOS＋O2系，プラズマCVD,シリコ
ン酸化膜”、５……第２（上層）のAl配線、６……パシ
ベーション膜。FIG. 1 is a cross-sectional view schematically showing an outline of a main part configuration of a multilayer wiring structure in a semiconductor device to which an embodiment of the present invention is applied, and FIGS. 2 (a) to 2 (f) are multilayer wiring structures in the same device. FIG. 3 is a cross-sectional view schematically showing the outline of main manufacturing steps of each of them, and FIG. 3 is a cross-sectional view schematically showing the outline of a memory cell portion in a semiconductor device (DRAM) having a conventional multilayer wiring structure. Figures and 4 are the same as Figure 3 above.
IV-IV is a simplified cross-sectional view, and FIGS. 5 (a) to 5 (d) are schematic cross-sectional views respectively showing a step of forming an upper second interlayer insulating film by the above laminated structure. FIG. 6 is a sectional view for explaining a crack generation state in the structure shown in FIG. 5, and FIGS. 7 (a) to (d) are interlayer insulation by a laminated structure in which a silicon oxide film deposited using organic silane is combined. 8A to 8E are cross-sectional views each schematically showing a film forming process sequentially, and FIGS. 8A to 8E are interlayers having a laminated structure in which a silicon oxide film deposited by using organic silane and a coating insulating film are combined. FIG. 9 is a cross-sectional view illustrating the steps of forming an insulating film, and FIG. 9 is a cross-sectional view illustrating a crack generation state in the configurations of FIG. 7 and FIG. 1 ... Silicon substrate, 2 ... First (lower layer) interlayer insulating film, 2a ... Contact hole, 3 ... First (lower layer) Al
Wire, 4 ...... second (upper layer) of the interlayer insulating film, 4a ...... underlying "TEOS + O 2 system, plasma CVD, a silicon oxide film", 4b ......
Coating insulation film, 4c ... Silicon oxide film with compressive stress,
4d …… “TEOS + O 3 system, thermal CVD, silicon oxide film” for the intermediate layer, 4e …… “TEOS + O 2 system, plasma CVD, silicon oxide film” for the upper layer, 5 …… second (upper layer) Al wiring, 6 ...... Passivation film.
Claims (2)
絶縁させた多層配線構造を有する半導体装置において、 前記配線膜上に、有機シランと酸素を主成分とする混合
ガスを反応ガスにして、プラズマCVD法，あるいは熱CVD
法で堆積させた下層のシリコン酸化膜と、 前記下層のシリコン酸化膜上に、塗布形成させた塗布絶
縁膜と、 前記塗布絶縁膜上に、プラズマCVD法，あるいは熱CVD法
で堆積させた圧縮の応力をもつシリコン酸化膜と、 前記圧縮の応力をもつシリコン酸化膜上に、有機シラン
とオゾンを主成分とする混合ガスを反応ガスにして、熱
CVD法で堆積させた中間層のシリコン酸化膜と、 前記中間層のシリコン酸化膜上に、有機シランと酸素を
主成分とする混合ガスを反応ガスにして、プラズマCVD
法，あるいは熱CVD法で堆積させた上層のシリコン酸化
膜とを備え、 これらの各膜をそれぞれ順次に積層させて前記層間絶縁
膜を構成したことを特徴とする半導体装置。1. A semiconductor device having a multilayer wiring structure in which each layer wiring film is insulated from each other by an interlayer insulating film, wherein a mixed gas containing organic silane and oxygen as a main component is used as a reaction gas on the wiring film. , Plasma CVD method, or thermal CVD
A lower layer silicon oxide film deposited by a CVD method, a coating insulating film formed by coating on the lower layer silicon oxide film, and a compression deposited by a plasma CVD method or a thermal CVD method on the coating insulating film. On the silicon oxide film having the stress of the above and the silicon oxide film having the stress of the compression, by using a mixed gas containing organosilane and ozone as main components as a reaction gas,
On the intermediate silicon oxide film deposited by the CVD method and on the intermediate silicon oxide film, a mixed gas containing organic silane and oxygen as a main component is used as a reaction gas, and plasma CVD is performed.
Method, or an upper silicon oxide film deposited by a thermal CVD method, and the interlayer insulating film is formed by sequentially laminating each of these films.
絶縁させた多層配線構造を有する半導体装置の製造方法
において、 前記配線膜上に、有機シランと酸素を主成分とする混合
ガスを反応ガスに用い、プラズマCVD法，あるいは熱CVD
法により、下層のシリコン酸化膜を堆積させる工程と、 前記下層のシリコン酸化膜上に、塗布絶縁膜を塗布形成
させる工程と、 前記塗布絶縁膜上に、プラズマCVD法，あるいは熱CVD法
により、圧縮の応力をもつシリコン酸化膜を堆積させる
工程と、 前記圧縮の応力をもつシリコン酸化膜上に、有機シラン
とオゾンを主成分とする混合ガスを反応ガスに用い、熱
CVD法により、中間層のシリコン酸化膜を堆積させる工
程と、 前記中間層のシリコン酸化膜上に、有機シランと酸素を
主成分とする混合ガスを反応ガスに用い、プラズマCVD
法，あるいは熱CVD法により、上層のシリコン酸化膜を
堆積させる工程とを含み、 前記各膜の積層によって前記層間絶縁膜を構成させるよ
うにしたことを特徴とする半導体装置の製造方法。2. A method of manufacturing a semiconductor device having a multi-layered wiring structure in which each layer wiring film is insulated from each other by an interlayer insulating film, wherein a mixed gas containing organosilane and oxygen as a main component is reacted on the wiring film. Used for gas, plasma CVD method or thermal CVD
A step of depositing a lower layer silicon oxide film by a method, a step of coating and forming a coating insulating film on the lower layer silicon oxide film, and a plasma CVD method or a thermal CVD method on the coating insulating film. A step of depositing a silicon oxide film having a compressive stress, and using a mixed gas containing organosilane and ozone as a main component as a reaction gas on the silicon oxide film having a compressive stress,
A step of depositing a silicon oxide film of an intermediate layer by a CVD method, and plasma CVD using a mixed gas containing organosilane and oxygen as a main component on the silicon oxide film of the intermediate layer as a reaction gas.
Method, or a step of depositing an upper silicon oxide film by a thermal CVD method, wherein the interlayer insulating film is formed by stacking the respective films.
Priority Applications (1)
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|---|---|---|---|
| JP2279856A JP2550508B2 (en) | 1990-10-17 | 1990-10-17 | Semiconductor device and manufacturing method thereof |
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| JPH04152656A JPH04152656A (en) | 1992-05-26 |
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