JP2548023Y2 - キー入力装置 - Google Patents
キー入力装置Info
- Publication number
- JP2548023Y2 JP2548023Y2 JP1990072672U JP7267290U JP2548023Y2 JP 2548023 Y2 JP2548023 Y2 JP 2548023Y2 JP 1990072672 U JP1990072672 U JP 1990072672U JP 7267290 U JP7267290 U JP 7267290U JP 2548023 Y2 JP2548023 Y2 JP 2548023Y2
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- Japan
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- key
- parallel
- serial
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- key input
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Description
【考案の詳細な説明】 A.産業上の利用分野 本考案は、キー入力装置に関し、中央演算処理装置、
例えばマイクロコンピュータに複数のキースイッチから
のキー入力データを入力するキー入力装置に関する。
例えばマイクロコンピュータに複数のキースイッチから
のキー入力データを入力するキー入力装置に関する。
B.考案の概要 本考案に係るキー入力装置では、複数のキースイッチ
と、複数のキースイッチの操作による各キースイッチか
らのキー入力データが各パラレル入力端子から入力され
るパラレル／シリアル変換器と、パラレル／シリアル変
換器のシリアル出力端子にシリアル入力端子が接続され
た中央演算処理装置とを有し、複数のキースイッチの操
作による各キー入力データをパラレル／シリアル変換器
のシリアル出力端子からシリアル入力端子を介して中央
演算処理装置に入力することにより、１つのシリアル入
力端子から複数のキースイッチの操作による各キー入力
データ、すなわち各キースイッチのスイッチング状態を
中央演算処理装置、例えばマイクロコンピュータに入力
できるようにしたものである。
と、複数のキースイッチの操作による各キースイッチか
らのキー入力データが各パラレル入力端子から入力され
るパラレル／シリアル変換器と、パラレル／シリアル変
換器のシリアル出力端子にシリアル入力端子が接続され
た中央演算処理装置とを有し、複数のキースイッチの操
作による各キー入力データをパラレル／シリアル変換器
のシリアル出力端子からシリアル入力端子を介して中央
演算処理装置に入力することにより、１つのシリアル入
力端子から複数のキースイッチの操作による各キー入力
データ、すなわち各キースイッチのスイッチング状態を
中央演算処理装置、例えばマイクロコンピュータに入力
できるようにしたものである。
C.従来の技術 従来のキー入力装置では、例えば第２図に示すよう
に、マトリックスキースイッチ31の横方向の接続線と縦
方向の接続線の全てをマイクロコンピュータ30のデータ
入力端子に接続し、各接点（交点で示す）のオン／オフ
状態を縦方向の接続線と横方向の接続線の状態の組合せ
により判別するようになっている。以下、このように構
成されたキー入力装置をキーマトリックス方式のキー入
力装置と称す。
に、マトリックスキースイッチ31の横方向の接続線と縦
方向の接続線の全てをマイクロコンピュータ30のデータ
入力端子に接続し、各接点（交点で示す）のオン／オフ
状態を縦方向の接続線と横方向の接続線の状態の組合せ
により判別するようになっている。以下、このように構
成されたキー入力装置をキーマトリックス方式のキー入
力装置と称す。
また、アナログ／ディジタル変換器（以下A/D変換器
という）を内蔵するマイクロコンピュータを用いるキー
入力装置では、例えば第３図に示すように、抵抗R1〜Rn
が直列に接続された例えばアレー抵抗41の一端を電源Ｅ
に接続すると共に、他端を接地し、アレー抵抗41の抵抗
R1と抵抗R2の接続点をマイクロコンピュータ40のA/D変
換器用入力端子に接続し、アレー抵抗41の抵抗RiとRi+1
の接続点に一端が接地されたキースイッチSWi（ｉ＝１
〜ｎ）を接続し、A/D変換器の変換データ、すなわちA/D
変換器用入力端子に入力される電圧を判断することでい
ずれのキースイッチSWiがオン状態かを判別するように
なっている。以下、このように構成されたキー入力装置
をA/D入力方式のキー入力装置と称す。
という）を内蔵するマイクロコンピュータを用いるキー
入力装置では、例えば第３図に示すように、抵抗R1〜Rn
が直列に接続された例えばアレー抵抗41の一端を電源Ｅ
に接続すると共に、他端を接地し、アレー抵抗41の抵抗
R1と抵抗R2の接続点をマイクロコンピュータ40のA/D変
換器用入力端子に接続し、アレー抵抗41の抵抗RiとRi+1
の接続点に一端が接地されたキースイッチSWi（ｉ＝１
〜ｎ）を接続し、A/D変換器の変換データ、すなわちA/D
変換器用入力端子に入力される電圧を判断することでい
ずれのキースイッチSWiがオン状態かを判別するように
なっている。以下、このように構成されたキー入力装置
をA/D入力方式のキー入力装置と称す。
D.考案が解決しようとする課題 ところで、上述のキーマトリックス方式のキー入力装
置では、入力する接点の数が増えるとマイクロコンピュ
ータ30のデータ入力端子数を増やさなければならず、拡
張性に欠けていた。
置では、入力する接点の数が増えるとマイクロコンピュ
ータ30のデータ入力端子数を増やさなければならず、拡
張性に欠けていた。
また、上述のA/D入力方式のキー入力装置では、キー
スイッチSWiの数が増えると、精度が高いアレー抵抗41
が必要となり、また複数のキースイッチSWiを同時に押
したときには、対処のしようがなかった。
スイッチSWiの数が増えると、精度が高いアレー抵抗41
が必要となり、また複数のキースイッチSWiを同時に押
したときには、対処のしようがなかった。
本考案は、このような実情に鑑みてなされたものであ
り、１つのシリアル入力端子から複数のキースイッチか
らの各キー入力データ、すなわち各キースイッチのスイ
ッチング状態をマイクロコンピュータに入力でき、拡張
性に優れたキー入力装置の提供を目的とする。
り、１つのシリアル入力端子から複数のキースイッチか
らの各キー入力データ、すなわち各キースイッチのスイ
ッチング状態をマイクロコンピュータに入力でき、拡張
性に優れたキー入力装置の提供を目的とする。
E.課題を解決するための手段 上記課題を解決するために、本考案に係るキー入力装
置では、直列に接続された複数個のパラレル／シリアル
変換器と、上記複数個のパラレル／シリアル変換器の各
パラレル入力端子に接続された複数のキースイッチと、
上記複数個のパラレル／シリアル変換器のうちの最終段
のパラレル／シリアル変換器のシリアル出力端子にシリ
アル入力端子が接続された中央演算処理装置とを有し、
各パラレル／シリアル変換器のパラレル入力端子に接続
された上記複数のキースイッチのオン／オフ状態に対応
するキー入力データが各パラレル／シリアル変換器から
シリアル入力端子を介して上記中央演算処理装置に入力
され、上記中央演算処理装置はかかるキー入力データか
らいずれかのパラレル／シリアル変換器のパラレル入力
端子に接続された上記複数のキースイッチのうち２以上
が同時にオン状態になったことが検知された場合にその
データを無効とすることを特徴とする。
置では、直列に接続された複数個のパラレル／シリアル
変換器と、上記複数個のパラレル／シリアル変換器の各
パラレル入力端子に接続された複数のキースイッチと、
上記複数個のパラレル／シリアル変換器のうちの最終段
のパラレル／シリアル変換器のシリアル出力端子にシリ
アル入力端子が接続された中央演算処理装置とを有し、
各パラレル／シリアル変換器のパラレル入力端子に接続
された上記複数のキースイッチのオン／オフ状態に対応
するキー入力データが各パラレル／シリアル変換器から
シリアル入力端子を介して上記中央演算処理装置に入力
され、上記中央演算処理装置はかかるキー入力データか
らいずれかのパラレル／シリアル変換器のパラレル入力
端子に接続された上記複数のキースイッチのうち２以上
が同時にオン状態になったことが検知された場合にその
データを無効とすることを特徴とする。
F.作用 本考案に係るキー入力装置では、直列に接続された複
数個のパラレル／シリアル変換器の各パラレル入力端子
に接続された複数のキースイッチのオン／オフ状態に対
応するキー入力データが各パラレル／シリアル変換器か
らシリアル入力端子を介して上記中央演算処理装置に入
力され、かかるキー入力データがいずれかのパラレル／
シリアル変換器のパラレル入力端子に接続された上記複
数のキースイッチのうち２以上が同時にオン状態になっ
た場合にそのデータが無効とされる。
数個のパラレル／シリアル変換器の各パラレル入力端子
に接続された複数のキースイッチのオン／オフ状態に対
応するキー入力データが各パラレル／シリアル変換器か
らシリアル入力端子を介して上記中央演算処理装置に入
力され、かかるキー入力データがいずれかのパラレル／
シリアル変換器のパラレル入力端子に接続された上記複
数のキースイッチのうち２以上が同時にオン状態になっ
た場合にそのデータが無効とされる。
G.実施例 以下、本考案に係るキー入力装置の一実施例を図面を
参照しながら説明する。
参照しながら説明する。
キー入力装置は、第１図に示すように、直列に接続さ
れた例えば所謂８ビットシフトレジスタからなるパラレ
ル／シリアル変換器（以下P/S変換器という）SR1〜SRn
と、例えば８個のキースイッチからなり、各キースイッ
チの一端が接地されると共に各他端が上記P/S変換器SR1
〜SRnのパラレル入力端子にそれぞれ接続されるスイッ
チSW1〜SWnと、上記P/S変換器SRnのシリアル出力端子に
シリアル入力端子が接続されたマイクロコンピュータ
（以下CPUという）10とを有し、該CPU10から上記P/S変
換器SR1〜SRnにロードクロック及びシフトクロックを供
給し、上記スイッチSW1〜SWnの各キースイッチのスイッ
チング状態をCPU10に読み込むようになっている。
れた例えば所謂８ビットシフトレジスタからなるパラレ
ル／シリアル変換器（以下P/S変換器という）SR1〜SRn
と、例えば８個のキースイッチからなり、各キースイッ
チの一端が接地されると共に各他端が上記P/S変換器SR1
〜SRnのパラレル入力端子にそれぞれ接続されるスイッ
チSW1〜SWnと、上記P/S変換器SRnのシリアル出力端子に
シリアル入力端子が接続されたマイクロコンピュータ
（以下CPUという）10とを有し、該CPU10から上記P/S変
換器SR1〜SRnにロードクロック及びシフトクロックを供
給し、上記スイッチSW1〜SWnの各キースイッチのスイッ
チング状態をCPU10に読み込むようになっている。
つぎに、以上のような構成のキー入力装置の動作につ
いて説明する。
いて説明する。
P/S変換器SR1〜SRnは、CPU10からの周期が例えば十数
msのロードクロックにより、スイッチSW1〜SWnの各キー
スイッチのスイッチング状態を周期的に取り込む。例え
ば、スイッチがオン状態のときは“1"とし、オフ状態の
ときは“0"として各キースイッチのスイッチング状態を
キー入力データとして取り込む。
msのロードクロックにより、スイッチSW1〜SWnの各キー
スイッチのスイッチング状態を周期的に取り込む。例え
ば、スイッチがオン状態のときは“1"とし、オフ状態の
ときは“0"として各キースイッチのスイッチング状態を
キー入力データとして取り込む。
つぎに、P/S変換器SR1〜SRnはこの取り込んだキー入
力データを、CPU10からの上記ロードクロックに続くシ
フトクロックによりシフトしてCPU10に順次供給する。
そして、CPU10は、このP/S変換器SR1〜SRnから順次供給
されるキー入力データを読み込む。
力データを、CPU10からの上記ロードクロックに続くシ
フトクロックによりシフトしてCPU10に順次供給する。
そして、CPU10は、このP/S変換器SR1〜SRnから順次供給
されるキー入力データを読み込む。
かくして、複数のキースイッチの各スイッチング状
態、すなわちキー入力データを１つのシリアル入力端子
からCPU10に入力することができる。
態、すなわちキー入力データを１つのシリアル入力端子
からCPU10に入力することができる。
また、このキー入力装置では、CPU10において、スイ
ッチSWi（ｉ＝１〜ｎ）に対応する８ビットのデータ内
に“1"が２つ以上存在するときは、当該スイッチSWi内
のキースイッチが２つ以上同時に押された（オン状態）
可能性があるとして、そのデータを無効とするようにす
る。この結果、スイッチSWi内のキースイッチを誤って
２つ以上同時に押したことによる誤ったデータの入力を
防止することができる。
ッチSWi（ｉ＝１〜ｎ）に対応する８ビットのデータ内
に“1"が２つ以上存在するときは、当該スイッチSWi内
のキースイッチが２つ以上同時に押された（オン状態）
可能性があるとして、そのデータを無効とするようにす
る。この結果、スイッチSWi内のキースイッチを誤って
２つ以上同時に押したことによる誤ったデータの入力を
防止することができる。
また、スイッチSWiからの各キー入力データを例えば
２度読み込んで、これらが等しいときにその読み込んだ
データを有効なものとすることにより、キースイッチの
所謂チャッタリングの影響を除去することができる。
２度読み込んで、これらが等しいときにその読み込んだ
データを有効なものとすることにより、キースイッチの
所謂チャッタリングの影響を除去することができる。
ところで、キースイッチが８個以下のときは、１つの
P/S変換器でこれらのキースイッチからの各キー入力デ
ータを入力することができ、キースイッチの数Ｎ（＝ｎ
×８）を増やすときは、上述の第１図に示すように、ｎ
個のP/S変換器を直列に接続してこれらのキースイッチ
からの各キー入力データを１つのシリアル入力端子から
CPU10に入力することができる。すなわち、キースイッ
チの数が幾つになろうと、CPU10のシリアル入力端子の
数（１つ）は増やす必要がない。換言すると、拡張性に
優れたキー入力装置を実現することができる。
P/S変換器でこれらのキースイッチからの各キー入力デ
ータを入力することができ、キースイッチの数Ｎ（＝ｎ
×８）を増やすときは、上述の第１図に示すように、ｎ
個のP/S変換器を直列に接続してこれらのキースイッチ
からの各キー入力データを１つのシリアル入力端子から
CPU10に入力することができる。すなわち、キースイッ
チの数が幾つになろうと、CPU10のシリアル入力端子の
数（１つ）は増やす必要がない。換言すると、拡張性に
優れたキー入力装置を実現することができる。
H.考案の効果 以上の説明からも明らかなように、本考案に係るキー
入力装置では、複数のキースイッチの操作による各キー
スイッチからのキー入力データを各パラレル入力端子か
らパラレル／シリアル変換器に入力し、これらの入力さ
れたキー入力データをパラレル／シリアル変換器のシリ
アル出力端子から中央演算処理装置に入力することによ
り、１つのシリアル入力端子から複数のキースイッチの
操作による各キースイッチからのキー入力データ、すな
わち複数のキースイッチのスイッチング状態を中央演算
処理装置に入力することができ、拡張性に優れたキー入
力装置を実現することができる。
入力装置では、複数のキースイッチの操作による各キー
スイッチからのキー入力データを各パラレル入力端子か
らパラレル／シリアル変換器に入力し、これらの入力さ
れたキー入力データをパラレル／シリアル変換器のシリ
アル出力端子から中央演算処理装置に入力することによ
り、１つのシリアル入力端子から複数のキースイッチの
操作による各キースイッチからのキー入力データ、すな
わち複数のキースイッチのスイッチング状態を中央演算
処理装置に入力することができ、拡張性に優れたキー入
力装置を実現することができる。
また、同じキー入力データを中央演算処理装置に例え
ば２度入力し、これらが等しいときに、入力されたキー
入力データは有効なものとし、また、複数のキースイッ
チからなるスイッチからのデータ内に例えば“1"が２つ
以上存在するときは、このデータを無効とすることによ
り、キースイッチのチャッタリングの影響の除去や、複
数のキースイッチを同時に押すことによる誤ったデータ
の入力を防止することができる。
ば２度入力し、これらが等しいときに、入力されたキー
入力データは有効なものとし、また、複数のキースイッ
チからなるスイッチからのデータ内に例えば“1"が２つ
以上存在するときは、このデータを無効とすることによ
り、キースイッチのチャッタリングの影響の除去や、複
数のキースイッチを同時に押すことによる誤ったデータ
の入力を防止することができる。
第１図は本考案に係るキー入力装置の一実施例のブロッ
ク回路であり、第２図は従来のキー入力装置のブロック
回路図であり、第３図は他の従来のキー入力装置のブロ
ック回路図である。 SR1〜SRn……P/S変換器 SW1〜SWn……スイッチ 10……マイクロコンピュータ
ク回路であり、第２図は従来のキー入力装置のブロック
回路図であり、第３図は他の従来のキー入力装置のブロ
ック回路図である。 SR1〜SRn……P/S変換器 SW1〜SWn……スイッチ 10……マイクロコンピュータ
Claims (1)
- 【請求項１】直列に接続された複数個のパラレル／シリ
アル変換器と、 上記複数個のパラレル／シリアル変換器の各パラレル入
力端子に接続された複数のキースイッチと、 上記複数個のパラレル／シリアル変換器のうちの最終段
のパラレル／シリアル変換器のシリアル出力端子にシリ
アル入力端子が接続された中央演算処理装置とを有し、 各パラレル／シリアル変換器のパラレル入力端子に接続
された上記複数のキースイッチのオン／オフ状態に対応
するキー入力データが各パラレル／シリアル変換器から
シリアル入力端子を介して上記中央演算処理装置に入力
され、上記中央演算処理装置はかかるキー入力データか
らいずれかのパラレル／シリアル変換器のパラレル入力
端子に接続された上記複数のキースイッチのうち２以上
が同時にオン状態になったことが検知された場合にその
データを無効とすることを特徴とするキー入力装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1990072672U JP2548023Y2 (ja) | 1990-07-10 | 1990-07-10 | キー入力装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1990072672U JP2548023Y2 (ja) | 1990-07-10 | 1990-07-10 | キー入力装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0433136U JPH0433136U (ja) | 1992-03-18 |
| JP2548023Y2 true JP2548023Y2 (ja) | 1997-09-17 |
Family
ID=31610817
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1990072672U Expired - Lifetime JP2548023Y2 (ja) | 1990-07-10 | 1990-07-10 | キー入力装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2548023Y2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0454514Y2 (ja) * | 1986-10-30 | 1992-12-21 | ||
| JPH03106291A (ja) * | 1989-09-20 | 1991-05-02 | Toshiba Corp | キー拡張システム |
-
1990
- 1990-07-10 JP JP1990072672U patent/JP2548023Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0433136U (ja) | 1992-03-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |