JP2546490B2 - Switching system - Google Patents

Switching system

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JP2546490B2
JP2546490B2 JP11255593A JP11255593A JP2546490B2 JP 2546490 B2 JP2546490 B2 JP 2546490B2 JP 11255593 A JP11255593 A JP 11255593A JP 11255593 A JP11255593 A JP 11255593A JP 2546490 B2 JP2546490 B2 JP 2546490B2
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cells
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  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Data Exchanges In Wide-Area Networks (AREA)
  • Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
  • Optical Communication System (AREA)

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明は、非同期伝送モードのた
めのスイッチアーキテクチャを含んだ通信システムに関
する。
FIELD OF THE INVENTION This invention relates to communication systems including switch architectures for asynchronous transmission modes.

【0002】[0002]

【従来の技術および解決すべき課題】高速VLSI回路
および光伝送における進歩は、広帯域の通信システム、
例えば広帯域統合サービスディジタル網すなわちB−I
SDNを可能としつつある。多重化(multiple
xing)およびスイッチングに関していえば、非同期
伝送モード(ATM)はB−ISDNにおいて広範囲な
サービスを提供するための中心的な技術となってきてい
る。ATMスイッチングは、固定長の短いセルおよび非
同期多重化を用いて全ての種類のディジタル情報信号を
伝送するのにうまく適合している。
BACKGROUND OF THE INVENTION Advances in high speed VLSI circuits and optical transmission have led to wideband communication systems,
For example, broadband integrated services digital network or BI
SDN is becoming possible. Multiplex
With respect to xing) and switching, Asynchronous Transfer Mode (ATM) has become a core technology for providing a wide range of services in B-ISDN. ATM switching is well suited for transmitting digital information signals of all kinds using fixed length short cells and asynchronous multiplexing.

【0003】種々のATMスイッチのアーキテクチャが
提案されている。このようなアーキテクチャとして望ま
しいと思われる特徴には、拡張目的のためのモジュール
性、優先度管理体系(priority scheme
s)を与える柔軟性、高速での動作などが含まれる。
Various ATM switch architectures have been proposed. Features that may be desirable for such an architecture include modularity for extensibility purposes and a priority scheme.
s), flexibility at high speed, high speed operation, etc. are included.

【0004】特に有望だと信じられているATMアーキ
テクチャは、いわゆる「ATOM」スイッチ(ATM
Output Buffer Modular Swi
tch)を利用している。これは多重ステージネットワ
ーク構造を有し、容量を拡張するための高度なモジュー
ル性を持っている。ATMスイッチ・エレメントは、単
純な構造で高性能という利点を持った出力バッファスイ
ッチである。ATMスイッチ・エレメントは、それぞれ
の外部出力ラインに対して時分割多重バス(time−
division multiplexed bus)
および先入れ先出し(FIFO)バッファを用いてい
る。高速時分割バスおよびバッファメモリを実現するに
は、ビットスライス方式の回路構造が適している。
The ATM architecture, which is believed to be particularly promising, is the so-called "ATOM" switch (ATM).
Output Buffer Modular Swi
tch) is used. It has a multi-stage network structure and has a high degree of modularity for expanding capacity. The ATM switch element is an output buffer switch which has the advantages of simple structure and high performance. The ATM switch element has a time division multiplex bus (time-multiplexer) for each external output line.
(division multiplexed bus)
And a first in first out (FIFO) buffer. A bit slice type circuit structure is suitable for realizing a high-speed time division bus and a buffer memory.

【0005】このATMスイッチについては、1989
年6月11〜14日に開催された「IEEE国際通信会
議」のIEEE通信学会の会報99〜103ページに掲
載されたH.Suzuki,H.Nagano,T.S
uzuki,T.Takeuchi,S.Iwasak
iによる「非同期伝送モードのための出力バッファスイ
ッチアーキテクチャ」という題の論文に詳細に説明され
ている。
About this ATM switch, 1989
H.264 published on pages 99-103 of the IEEE Communication Society bulletin of the "IEEE International Communication Conference" held on June 11-14, 2014. Suzuki, H .; Nagano, T .; S
uzuki, T .; Takeuchi, S .; Iwasak
It is described in detail in a paper entitled "Output Buffer Switch Architecture for Asynchronous Transfer Modes" by i.

【0006】このアーキテクチャは、将来において必要
とされるであろう非常に広い帯域に対してかなり有望で
はあるが、1サイクル当たり数ギガビットという伝送速
度を取り扱うために、上記のようなATOMスイッチを
多数並列にして用いたスイッチアーキテクチャを使用す
る必要がある。このようなシステムでは、数多くの分配
器、数多くのスイッチ、そして数多くのリシーケンサ
(resequencer)を設ける必要がある。
Although this architecture is quite promising for the very wide bandwidths that will be needed in the future, many ATOM switches such as the one described above are used to handle transmission rates of several gigabits per cycle. It is necessary to use the switch architecture used in parallel. In such a system, it is necessary to provide a large number of distributors, a large number of switches, and a large number of resequencers.

【0007】しかしながら、多数の並列スイッチを含ん
だこのようなシステムでは、負荷のアンバランスを生じ
る傾向がある。その場合、もしトラフィック(traf
fic)が特定のスイッチにおいて最大になったときに
セルのロスを低く抑えようとするならば、出力バッファ
に対してかなりの容量、すなわち多くの時間を必要とし
ないだけの容量を与えなければならない。このシステム
の効率を改善するために、どこかのバッファで使用して
いない容量が残っているときに他のバッファの過負荷を
最小限にして負荷のバランスを良くするための手段を設
けるのが望ましい。
However, in such a system including a large number of parallel switches, there is a tendency for load imbalance. In that case, if traffic (traf
If one wants to keep cell loss low when fic) is maximized in a particular switch, then the output buffer must be given a significant amount of capacity, i.e. not too much time. . In order to improve the efficiency of this system, it is advisable to provide some means to minimize the overload of other buffers and balance the load when there is unused capacity in one of the buffers. desirable.

【0008】本発明の目的は、この問題に対する解決策
を求めるとともに、システムのスイッチ・エレメント全
体にわたってより均一な負荷の分配を達成することにあ
る。
It is an object of the present invention to seek a solution to this problem and to achieve a more uniform load distribution across the switch elements of the system.

【0009】[0009]

【課題を解決するための手段】この目的を達成するため
に、本発明は、出力バッファを含んでいて入力信号を循
環的に(cyclically)スイッチ・プレーンへ
割り当てるための分配器を用いている多数の並列のスイ
ッチ・プレーンを利用するとともに、スイッチされた信
号を出力バッファから集めてその行き先へ伝送するため
のリシーケンサを利用している。
To this end, the present invention uses a number of distributors that include output buffers for allocating input signals to a cyclically switch plane. Parallel switch planes and a resequencer for collecting the switched signals from the output buffer and transmitting them to their destination.

【0010】より良いバランスを達成するために、現在
バッファにストアされているセルの数が予め定めたしき
い値より上か下によってスイッチ・プレーンの出力ポー
トにおける各バッファは二つの状態、すなわち軽い負荷
状態と重い負荷状態のうちのどちらか一方の状態にある
と考えられる。この予め定めたしきい値は、バッファの
容量の大きな部分を占める。システム内の各分配器に負
荷マトリックスが設けられており、その各エレメントは
システムの特定のスイッチ・エレメントにおける特定の
ポートに対して出力バッファの状態を与えるとともに、
0と1の二つの値のうちの一方をとる。マトリックス・
エレメントはスイッチ・プレーンによって設定され、分
配器によって読み出される。
In order to achieve a better balance, each buffer at the output port of the switch plane has two states: light, depending on whether the number of cells currently stored in the buffer is above or below a predetermined threshold. It is considered to be in one of the loaded state and the heavy loaded state. This predetermined threshold occupies a large part of the buffer capacity. There is a load matrix for each distributor in the system, each element providing the state of the output buffer for a particular port on a particular switch element of the system, and
It takes one of two values, 0 and 1. matrix·
The elements are set by the switch plane and read by the distributor.

【0011】各出力バッファの状態を示すビットは、ス
イッチ・プレーンによって各分配器の負荷マトリックス
へとフィードバックされる。このフィードバックは、出
力バッファの状態が変化したときにのみ行われるという
点が有利である。
A bit indicating the status of each output buffer is fed back by the switch plane to the load matrix of each distributor. Advantageously, this feedback occurs only when the state of the output buffer changes.

【0012】全ての出力バッファが軽い負荷状態である
ときは、セルのサービス動作は先着順サービス(fir
st−come first−served)である。
しかしバッファが重い負荷状態のときは、分配器はこの
ような重い負荷を持つスイッチ・プレーンからセルを回
避して負荷の軽いバッファの方を選ぶ傾向がある。こう
なるともはや先着順サービスではなくなる。このような
バランス(平衡)化動作は以下のようにして行われる。
各分配器はサイズ1の有限のバッファを持ち、一つセル
が到着したときに、このバッファは空であるかまたは一
つのセルを含んでいる。新しく到着したセルをスイッチ
・プレーンまたはこのバッファのどちらに送るかという
決定は、適当なアルゴリズムによって行われ、ルックア
ヘッド回路(loodahead circuit)に
よって実行される。特に到着するセルが、このセルの行
き先と考えられている出力バッファの負荷が重い状態で
あるスイッチ・プレーンへ送られるタイムスロットにあ
るならば、代わりにこのセルは、一時的にストアするた
めの分配器のバッファへと送られる。このとき、もしこ
のバッファに既に他のいくつかのセルがストアされてい
たならば、スイッチ・プレーンが重い負荷状態であった
としてもストアされているセルは直ちに送られる。我々
はこれをコンフリクト(conflict)の状態と言
う。一方、このバッファにコンフリクトがなければ、こ
のバッファにストアされているセルは、最初に空き(e
mpty)となった使用可能なスロットに送られる。こ
のスロットはセルの行く先である出力バッファが軽い負
荷の状態にあるスイッチ・プレーンに対応するものであ
り、通常は分配器のバッファにはそれほど長い間とどま
ることはなく、このバッファは通常は空きの状態にあ
る。
When all output buffers are lightly loaded, the cell service operation is first-come-first-served (fir).
st-come first-served).
However, when the buffer is heavily loaded, the distributor tends to avoid cells from such heavily loaded switch planes and prefer a lightly loaded buffer. When this happens, it is no longer a first-come-first-served service. Such a balancing operation is performed as follows.
Each distributor has a finite buffer of size 1 and when one cell arrives, this buffer is empty or contains one cell. The decision of whether to send the newly arrived cell to the switch plane or to this buffer is made by an appropriate algorithm and performed by a lookahead circuit. In particular, if the arriving cell is in a time slot that is destined for the switch plane where the output buffer, which is thought to be the destination of this cell, is under heavy load, this cell is instead used to store Sent to the distributor's buffer. At this time, if some other cells are already stored in this buffer, the stored cells will be sent immediately even if the switch plane is under heavy load. We call this a conflict state. On the other hand, if there is no conflict in this buffer, the cell stored in this buffer is initially empty (e
mpty) is sent to the available slot. This slot corresponds to the switch plane where the output buffer to which the cell is going is lightly loaded, and usually does not stay in the distributor's buffer for too long, which is normally empty. Is in a state.

【0013】[0013]

【実施例】図1は本発明において使用されるATOMで
使用するのに適した一般的種類のスイッチ・エレメント
10の基本的な構造を示している。これは連続するセル
を供給する多数(N)の入力ライン11を有しており、
一連のセルはそれぞれ典型的には53バイトの信号情報
であり、これらはセルの中に含まれたアドレス情報に従
ってスイッチによって所定のルートへと伝達される。入
力された一連のセルはまず直列−並列変換器12へ供給
されて、時分割バス13へ供給できるよう各セルの連続
パルスを並列なパルスの組とする。この時分割バスは、
アドレスフィルター(図示せず)または同等な手段によ
って、セルの中に含まれたアドレスに適合する出力ポー
トへパルスを供給する。しかしながら通常はパルスはす
ぐに伝達されるのではなく、まず最初に一般には図に示
したような先入れ先出し(FIFO)構成のメモリであ
る出力バッファ14にストアされる。パルスは出力バッ
ファを出ると、それぞれの出力ライン16に伝送するた
めに並列−直列変換器15によって再度直列の信号に組
み換えられる。このようなスイッチ・エレメントの動作
原理は周知であり、ここでこれ以上説明する必要はな
い。典型的には、軽いICチップからなるこのようなス
イッチ・エレメント8個を一緒に結合させて、8ビット
すなわち1バイトを並列にスイッチングするためのスイ
ッチ・プレーンを構成する。このような技術は当該分野
の技術者にとっては周知なことである。
1 illustrates the basic structure of a switch element 10 of the general type suitable for use in the ATOM used in the present invention. It has a large number (N) of input lines 11 supplying consecutive cells,
Each cell in the series is typically 53 bytes of signaling information, which is transmitted by the switch to a predetermined route according to the address information contained in the cell. The input series of cells is first supplied to the serial-parallel converter 12, and the continuous pulse of each cell is made into a set of parallel pulses so as to be supplied to the time division bus 13. This time division bus is
An address filter (not shown) or equivalent means provides a pulse to the output port that matches the address contained in the cell. Normally, however, the pulses are not delivered immediately, but are first stored in the output buffer 14, which is generally a first in first out (FIFO) configured memory as shown. Upon leaving the output buffer, the pulses are recombined into a serial signal by parallel-to-serial converter 15 for transmission on their respective output lines 16. The principle of operation of such switch elements is well known and need not be discussed further here. Eight such switch elements, which typically consist of light IC chips, are coupled together to form a switch plane for switching 8 bits or 1 byte in parallel. Such techniques are well known to those skilled in the art.

【0014】入力ライン11とバッファメモリ14との
間のセルの伝送は、同じ出力ポートに送られるセル同士
の間の競合(contetion)を最小限とするため
に、非常に高速に行う必要がある。ビット並列変換を行
うと、主として並列性の度合いによって高速にしたいと
ころの速度を低くしてしまう。しかしながら実際に使用
できる並列性の大きさは、各セルの長さによって制限さ
れ、そしてこのことはかかるスイッチにおいて得ること
のできる速度に制限を課すことになる。
The transmission of cells between the input line 11 and the buffer memory 14 has to be very fast in order to minimize the contention between cells sent to the same output port. . When the bit-parallel conversion is performed, the speed at which high speed is desired is lowered mainly depending on the degree of parallelism. However, the amount of parallelism that can actually be used is limited by the length of each cell, and this imposes a limit on the speed that can be obtained in such a switch.

【0015】このような制限を克服するために、多重ス
イッチ・プレーンと、スイッチ動作をしてセルをこのよ
うなプレーン同士の間に分配するための分配器と、スイ
ッチングの後でこれらのセルを組み立てて更に指定され
た行く先に伝送できるよう組み立てるリシーケンサとを
備えた、並列構成のATOMスイッチが工夫された。
In order to overcome such limitations, multiple switch planes, a distributor for performing switch operation to distribute cells between such planes, and these cells after switching A parallel ATOM switch was devised, which was equipped with a re-sequencer that assembles and further assembles the data so that it can be transmitted to a specified destination.

【0016】図2は、並列構成のATOMスイッチ20
の全体の基本的構造を示している。この構造は、イリノ
イ州シカゴでの「IEEE国際通信会議」のIEEE通
信学会の会報250〜254ページに掲載された「高速
ATMネットワークのための並列ATOMスイッチアー
キテクチャ」という題の論文に示されている。このAT
Mスイッチは、並列に動作するS個のATOMスイッチ
・プレーンからなっている。N×Nの出力バッファが設
けられたATOMスイッチは、単一の共用バスを有して
いる。スイッチのN個の入力バッファおよびN個の出力
バッファは、適当なインターフェースを介して同じ共用
バスへ接続されている。
FIG. 2 shows an ATOM switch 20 having a parallel configuration.
Shows the overall basic structure of. This structure is shown in a paper entitled "Parallel ATOM Switch Architecture for High Speed ATM Networks" published in the IEEE Communications Society Bulletin, pages 250-254 of the "IEEE International Communications Conference" in Chicago, Illinois. . This AT
The M switch consists of S ATOM switch planes operating in parallel. The ATOM switch provided with N × N output buffers has a single shared bus. The switch's N input buffers and N output buffers are connected to the same shared bus via appropriate interfaces.

【0017】ATOMスイッチ・プレーンでは、バスを
越えて出力バッファへ達するデータ伝送は入力ラインへ
のデータの到着速度よりも速い。スイッチの動作に対
し、時間はスロットに分割される(slotted)も
のと仮定する。正確には、一つのセルは一つのタイムス
ロット内において入力ラインへ到達する。我々の時間の
単位をスロットの接続時間と定義することにしよう。単
位時間当たりにスイッチ・プレーンにおいてバスを介し
て伝送することのできるセルの数は、N/Sである。
In the ATOM switch plane, data transmission across the bus to the output buffer is faster than the arrival rate of data on the input lines. For switch operation, time is assumed to be slotted. To be precise, one cell reaches the input line within one time slot. Let us define our unit of time as the slot connection time. The number of cells that can be transmitted via the bus in the switch plane per unit time is N / S.

【0018】各分配器を、S単位時間の長さのサイクル
において動作するものを考えると便利である。これらの
サイクルは1,2,3,…というように番号付けする。
時間xにおいてサイクルkが開始されたとすると、時間
x+i−1,1≦i≦Sにおいて、入力j,1≦j≦N
に対する分配器は、セルが入力jにおいて使用可能なも
のであるならば、セルをスイッチ・エレメントiへ送
る。スイッチ・プレーンiは、サイクルkの持続時間内
の他の時間においては、分配器からセルを受け取ること
はない。セルは入力に到着したあと直ちに分配される。
すなわち、各分配器において、行く先に関係なくFCF
Sへ分配される。スイッチ・プレーンはサイクリックな
ラウンドロビン法(cyclic round−rob
in manner)によってセルを受け取るようスケ
ジュールされる。プレーンが現実にラウンドロビン法に
よってセルを受け取るかどうかは、分配に対するセルの
利用可能性に依存する。全てのスロットにおいて新たに
到着したセルがあるならば、スイッチ・プレーンはラウ
ンドロビン法によってセルを受け取ることになる。しか
し実際には、いくつかのスロットにおいてはセルがな
い。このためスイッチ・プレーンは厳密なラウンドロビ
ン法ではセルを受け取らない。従って我々は、スイッチ
・プレーンが疑似ラウンドロビン(quasi−rou
nd−robin:QRR)法によってセルを受け取
る、ということにする。この結果、与えられた出力ポー
トに対する異なる出力バッファを同じ速度で満たす必要
はない。
It is convenient to consider each distributor operating in cycles of S unit time lengths. These cycles are numbered 1, 2, 3, ...
If cycle k is started at time x, then at time x + i−1,1 ≦ i ≦ S, input j, 1 ≦ j ≦ N
The distributor for sends the cell to switch element i if the cell is available at input j. Switch plane i does not receive cells from the distributor at any other time within the duration of cycle k. The cells are distributed as soon as they arrive at the input.
That is, in each distributor, regardless of the destination, the FCF
Distributed to S. The switch plane uses a cyclic round-robin method.
in manager) to receive the cell. Whether a plane actually receives cells by the round robin method depends on the availability of cells for distribution. If there is a newly arrived cell in every slot, the switch plane will receive the cell by the round robin method. However, in reality, there are no cells in some slots. Therefore, the switch plane does not receive cells in the strict round robin method. Therefore, we know that the switch plane is a pseudo-robin.
A cell is received by the nd-robin (QRR) method. As a result, it is not necessary to fill different output buffers for a given output port at the same rate.

【0019】スイッチ・プレーンの出力バッファは、長
さS単位時間という時間間隔の後にセルを受け取る(セ
ルが利用可能であると仮定する)。スイッチ・プレーン
の出力バッファへのセルの到着プロセスは次のように説
明することができる。この到着はサイクルの番号1,
2,3,…のシーケンス内で生じる。各サイクルの時間
の長さはS単位である。もしサイクルkが時刻xにおい
て開始したとすれば、セルは時刻x+i−1においてス
イッチ・プレーンiの出力バッファに到着する。スイッ
チ・プレーンiの出力バッファjへサイクルk内に到着
するセルの数はAkij によって表される。ここで0≦A
kij ≦Nである。サイクルkにおいてスイッチ・プレー
ンiのバッファjに到着するセルの組は、Ckij によっ
て表される。Ckij の中のセルおよびCk,i+1,j の中の
セルは、時間1単位の間隔の後にそれぞれのバッファへ
到着する。
The switch plane output buffer receives cells after a time interval of length S unit time (assuming the cells are available). The process of cell arrival at the output buffer of the switch plane can be explained as follows. This arrival is cycle number 1,
It occurs in the sequence of 2, 3, ... The length of time in each cycle is in S units. If cycle k starts at time x, the cell arrives at the output buffer of switch plane i at time x + i-1. The number of cells arriving at output buffer j of switch plane i within cycle k is represented by A kij . Where 0 ≦ A
kij ≤ N. The set of cells arriving at buffer j on switch plane i in cycle k is represented by C kij . The cells in C kij and the cells in C k, i + 1, j arrive at their respective buffers after an interval of 1 unit of time.

【0020】基本的にスイッチ20は、それぞれがスイ
ッチによって方向付けされるセルの列を供給するN個の
入力ライン21を有している。各入力ライン21は別々
の分配器22へ供給される。同様にS個のスイッチ・プ
レーン23の並列アレーを有しており、このそれぞれは
前述の図1に示した種類のスイッチエレメントによって
構成されている。各分配器22は、スイッチを介しての
伝送速度を高めるのに望ましい並列性を導入するため
に、今度は各スイッチ・プレーン23に対してセルをデ
マルチプレックスする。そしてスイッチ・プレーンから
のセルは、行く先として適した各スイッチ・プレーンの
中の出力バッファメモリへ互いに独立して伝送される。
リシーケンサ24は、セルのシーケンスが元のままに維
持されるように、出力バッファから出力ポート25への
セルの伝達を制御する。
Basically, the switch 20 has N input lines 21, each supplying a column of cells directed by the switch. Each input line 21 is fed to a separate distributor 22. It also has a parallel array of S switch planes 23, each constituted by a switch element of the type shown in FIG. 1 above. Each distributor 22 in turn demultiplexes the cells for each switch plane 23 to introduce the desired parallelism to increase the transmission rate through the switch. The cells from the switch planes are then transmitted independently of each other to the output buffer memory in each switch plane suitable as a destination.
The resequencer 24 controls the transfer of cells from the output buffer to the output port 25 so that the sequence of cells remains intact.

【0021】図3は各分配器における通常のセル分配動
作を例示している。分配器はN/Sという速度でS個の
タイムスロット毎に各スイッチ・プレーンに対してデマ
ルチプレックスする。分配器はスイッチ・プレーンを、
一つのタイムスロットから次のタイムスロットへという
ように繰り返しサイクルで循環的に送るべきスイッチ・
プレーンへと変える。図から分かるように、最初のサイ
クルでは、セルはスイッチ・プレーン1,2,およびS
−1へ送られ、Sには送られてこないものとして示され
ている。というのは、このタイムスロットでは、受け取
られるセルがないからである。第2のサイクルでは、最
初のタイムスロットにおいて第1のスイッチ・プレーン
にはセルは送られておらず、第3のサイクルでは、図に
示した三つのスイッチ・プレーンのそれぞれに対してセ
ルが送られている。各スイッチ・プレーンの中では、直
列から並列への変換、適当なバッファへのスイッチング
動作、セルのフォーマットへパルスを回復させるための
並列から直列への変換、そしてセルを正しく再シーケン
スさせるためのポートの出力バッファへのセルの供給が
行われる。 リシーケンサにおいてセルのシーケンスを
元のままに保つために、タイムスロットからタイムスロ
ットへと順次値が増加するタイムスタンプというものを
セルに付け加える。図3に示した種々の値は、適当な一
例として示したタイムスタンプである。
FIG. 3 illustrates a normal cell distribution operation in each distributor. The distributor demultiplexes to each switch plane every S time slots at a rate of N / S. The distributor is a switch plane,
Switches that should be sent cyclically in a repeating cycle, such as from one time slot to the next.
Change to a plane. As can be seen, in the first cycle, the cells are switched planes 1, 2, and S
It is shown as being sent to -1 and not to S. Because there are no cells received in this timeslot. In the second cycle, no cells are sent to the first switch plane in the first time slot, and in the third cycle, cells are sent to each of the three switch planes shown. Has been. Within each switch plane, serial-to-parallel conversion, appropriate buffer switching action, parallel-to-serial conversion to restore pulses to the cell format, and port to properly resequence the cell The cells are supplied to the output buffer of the. In order to keep the original sequence of cells in the resequencer, time stamps are added to the cells in order of increasing value from time slot to time slot. The various values shown in FIG. 3 are time stamps given as a suitable example.

【0022】セルのシーケンスを元のままに保つため
に、セルの読み出しはリシーケンサによって制御され
る。各スイッチ・プレーンにおいてビット−並列(bi
t−parallel)変換を用いることにより、アク
セス速度を希望通り低下させることができる。
In order to keep the cell sequence intact, the cell read is controlled by the resequencer. Bit-parallel (bi
By using the t-parallel) transform, the access speed can be reduced as desired.

【0023】セルを再シーケンスさせる動作は、希望す
る行く先の出力ポートが全てのセルを正しいシーケンス
で確実に受け取るように設計されている。種々の再シー
ケンス(リシーケンス)動作のフォーマットが上述の論
文において提案されている。また、この論文はこのよう
なスイッチング・システムの詳細も与えている。
The operation of re-sequencing cells is designed to ensure that the desired destination output port receives all cells in the correct sequence. Various resequencing operation formats have been proposed in the above mentioned papers. The article also gives details of such a switching system.

【0024】我々の望ましい再シーケンス動作では、リ
シーケンサはセルをバッファメモリの先頭部分にストア
されているセルの中の最小のタイムスタンプと切り換え
る。図に例示したものの入力ラインの数が出力ラインの
数と一致するときには、最小のタイムスタンプ・セルを
スイッチ・プレーンのバッファメモリから選択できて直
接出力ポートへ伝達することができ、これによってリシ
ーケンサは余分なバッファメモリを必要としなくなる。
出力ラインよりも多い入力ラインがある場合には、リシ
ーケンサは全てのスイッチ・プレーンに対して再シーケ
ンスを行うバッファメモリを有している必要があり、こ
の場合は前に議論した原理に従ってセルを出力ポートへ
と伝達する。
In our preferred resequencing operation, the resequencing switches the cell with the smallest time stamp among the cells stored at the beginning of the buffer memory. When the number of input lines in the example illustrated matches the number of output lines, the smallest timestamp cell can be selected from the switch plane buffer memory and delivered directly to the output port, which allows the resequencer to do so. Eliminates the need for extra buffer memory.
If there are more input lines than output lines, then the resequencer must have buffer memory that performs resequencing on all switch planes, in which case the cells should be sorted according to the principles discussed earlier. It is transmitted to the output port.

【0025】図4(A)および(B)は、再シーケンス
動作を例示している。図4(A)は、四つの選択された
スイッチ・プレーン#1,2,S−1,Sの状況を示し
ており、これらのスイッチ・プレーンは同じ行く先に対
応している各バッファの出力端におけるセルのタイムス
タンプを示している。図に示すように、スイッチ・プレ
ーン#1の出力バッファはタイムスタンプ1を有する二
つのセルを含んでいる。これら二つのセルは最初に送り
出されるものであり、その後はスイッチ・プレーン#2
におけるタイムスタンプ2を有するセルが最も小さいタ
イムスタンプを有しており、これが次に送り出される。
これは図4(B)において、出力31において1,1,
2というように示されている。これらが送り出されたあ
と次に送り出されるのは、スイッチ・プレーン#Sに示
されているタイムスタンプSを有する三つのセルであ
る。
FIGS. 4A and 4B illustrate the resequencing operation. FIG. 4A shows the situation of four selected switch planes # 1, 2, S-1, S, which are output ends of each buffer corresponding to the same destination. Shows the time stamps of the cells in. As shown, the output buffer of switch plane # 1 contains two cells with timestamp 1. These two cells are the first to be sent out, then switch plane # 2
The cell with time stamp 2 at has the smallest time stamp, which is then sent out.
This is 1, 1, at the output 31 in FIG.
2 and so on. After these are sent out, next are the three cells with the time stamp S shown in switch plane #S.

【0026】このような先行技術の背景にもとづき、こ
こで図5および図6を参照しながら本発明の特徴となる
改良部分について説明する。出力ポートに対する各バッ
ファは、いつでも二つの状態、すなわち軽い負荷状態と
重い負荷状態のうちの一方の状態にある。バッファ内の
セルの数がしきい値Tよりも小さいかまたはこれに等し
い場合には、バッファを軽く負荷がかかった状態と考え
る。バッファ内のセルの数がしきい値Tよりも大きい場
合にはバッファを重く負荷がかかった状態とする。典型
的にはTは、バッファの容量の80〜90パーセントの
間であろう。各分配器の制御システムの一部に、図5に
示したS行N列の合計S×Nビットからなる負荷マトリ
ックス40を割り当てることにする。この負荷マトリッ
クスをLで表す。マトリックス・エレメントLijはスイ
ッチパネルiにおけるポートjに対する出力バッファの
状態を与える。マトリックス・エレメントLijは、0か
1のどちらかの値をとる。値0は軽く負荷がかかったバ
ッファを表す。値1は図6に示すように重く負荷がかか
ったバッファを表す。マトリックス・エレメントはスイ
ッチパネル内の出力バッファから与えられる情報によっ
て変更され(または書き換えられ)、分配器によって用
いられる(または読みだされる)。このためマトリック
スにアクセスする際に、同期化の問題はない。
Based on such background of the prior art, the improved portion characterizing the present invention will now be described with reference to FIGS. 5 and 6. Each buffer for an output port is always in one of two states: lightly loaded or heavily loaded. If the number of cells in the buffer is less than or equal to the threshold T, then the buffer is considered lightly loaded. When the number of cells in the buffer is larger than the threshold value T, the buffer is heavily loaded. Typically T will be between 80 and 90 percent of the capacity of the buffer. The load matrix 40 having a total of S × N bits of S rows and N columns shown in FIG. 5 is assigned to a part of the control system of each distributor. This load matrix is represented by L. The matrix element L ij gives the state of the output buffer for port j in switch panel i. The matrix element L ij takes a value of either 0 or 1. A value of 0 represents a lightly loaded buffer. The value 1 represents a heavily loaded buffer as shown in FIG. The matrix elements are modified (or rewritten) by the information provided from the output buffer in the switch panel and used (or read) by the distributor. Therefore, there is no synchronization problem when accessing the matrix.

【0027】図6に示されるように、カウンタ41は出
力バッファ42の中のセルの数のトラック(trac
k)を保持してこの数を比較器43においてエレメント
45によって与えられるしきい値と比較し、そして比較
器の0または1の出力を所定の分配器の負荷マトリック
スへと送る。この機構では、全てのバッファに軽く負荷
がかかっているときは、セルのサービス動作は先着順サ
ービスである。バッファのいくつかが重く負荷がかかっ
ている状態のときは、この重く負荷がかかっているバッ
ファからセルを回避して軽く負荷がかかっているバッフ
ァの方へ向けようと試みる。これはFCFSサービス動
作ではない。しかし、プレーンは、相変わらず疑似ラウ
ンドロビン法でセルを受ける。
As shown in FIG. 6, the counter 41 has a track (trac) of the number of cells in the output buffer 42.
Hold k) and compare this number in comparator 43 with the threshold provided by element 45 and feed the 0 or 1 output of the comparator to the load matrix of a given distributor. In this mechanism, when all buffers are lightly loaded, the cell service operation is first-come-first-served. If some of the buffers are heavily loaded, try to avoid the cells from this heavily loaded buffer and point it towards the lightly loaded buffer. This is not an FCFS service operation. However, the plane still receives cells in the pseudo round robin method.

【0028】各分配器は、図5に示すようなサイズ1の
有限なバッファ48を持っている。セルの到着の時点
で、この分配器のバッファはからであるかまたは一つの
セルを持っている。新たに到着したセルをスイッチパネ
ルへ送るか、あるいは分配器のバッファへストアするか
という決定は、付録Aに示したアルゴリズムに従って決
定回路49においてなされる。このアルゴリズムは、C
言語の構文を用いて書かれている。このアルゴリズム
は、二つの信号lmaとlmsを用いている。
Each distributor has a finite buffer 48 of size 1 as shown in FIG. At the arrival of the cell, the buffer of this distributor is empty or has one cell. The decision whether to send the newly arrived cell to the switch panel or to store it in the buffer of the distributor is made in decision circuit 49 according to the algorithm shown in Appendix A. This algorithm is C
Written using the language syntax. This algorithm uses two signals, lma and lms.

【0029】このアルゴリズムは、本質的に以下のよう
に動作する。各スイッチ・プレーン内の各出力バッファ
の状態は、セルが到着する時刻までに負荷マトリックス
にストアされ、また分配器は、決定回路から、セルが到
着したタイムスロットが行く先のバッファが軽くまたは
重く負荷がかかった状態に対応するスイッチ・プレーン
に対応するものかどうかを知らされている。この答えが
軽く負荷がかかった状態のときは、セルは通常のタイム
スロットのスイッチ・プレーンへ送られる。しかしこの
答えが重く負荷がかかった状態だというときは、セルは
一時的に格納されるために、分配器に設けられた1セル
のバッファ48へ送られる。但しこの1セルのバッファ
48は空であると仮定する。しかしながら、もし1セル
のバッファ48が既にセルをストアしていて、このセル
が、行く先に対する出力バッファが既に重く負荷がかか
った状態のスイッチ・プレーンへ送られるべきであった
ためにそれ以前には伝送されていなかったならば、スト
アされたセルは伝送され、そして新たに到着したセルが
これと置き換えられる。一旦1セルのバッファにストア
されると、直ちに伝送することができないセルが新たに
到着してこのセルが置き代わらなければならない状況
か、または到着するセルがなく行く先に対する出力バッ
ファが軽く負荷がかかった状態で出力バッファがこれを
受け入れられるというそういうタイムスロットが次に続
いてある状況のうちのどちらか早い方の状況になるま
で、このセルはここに止まり続ける。重く負荷がかかっ
たバッファであっても普通は完全には満たされてはいな
いので、セルをもはや1セルのバッファ内にストアして
おくことができないために、これを送り出さなければな
らないという状況において、1またはそれ以上のセルを
扱う容量は余裕があるのが通常である。
This algorithm operates essentially as follows. The state of each output buffer in each switch plane is stored in the load matrix by the time the cell arrives, and the distributor determines from the decision circuit that the buffer to which the time slot the cell arrived is lightly or heavily loaded. It is informed whether or not it corresponds to the switch plane corresponding to the loaded state. When this answer is lightly loaded, cells are sent to the switch plane in the normal timeslot. However, if the answer is that it is heavily loaded, the cells are sent to the one-cell buffer 48 in the distributor for temporary storage. However, it is assumed that this one-cell buffer 48 is empty. However, if a one-cell buffer 48 had already stored a cell and this cell was previously transmitted because the output buffer for the destination should have been sent to the switch plane where it was already heavily loaded. If not, the stored cell is transmitted and the newly arrived cell is replaced. Once stored in a one-cell buffer, a cell that cannot be transmitted immediately arrives and needs to be replaced, or the output buffer is lightly loaded for destinations where there are no arriving cells. This cell remains here until the first of those timeslots followed by those timeslots that the output buffer can accept. In a situation where a heavily loaded buffer is usually not completely filled, it must be sent out because the cell can no longer be stored in the one-cell buffer. There is usually room to handle one or more cells.

【0030】分配器におけるバッファを特別な場合には
1セルのサイズを越えるように拡大して複雑さを増加さ
せることも可能であるが、特別の場合を除くと、この追
加される余裕(マージン)は増加する複雑さを正当化す
るものではないと考えられる。
In a special case, the buffer in the distributor can be expanded to exceed the size of one cell to increase the complexity. However, except for the special case, this additional margin (margin) is added. ) Is not considered to justify the increasing complexity.

【0031】これまで説明してきた特定の実施例は、単
に本発明の一般原理の例示のためのものであると理解さ
れるべきである。これに対して、本発明の思想および範
囲から逸脱することなく種々の変更を加えることができ
ることは明らかである。
It is to be understood that the particular embodiments described above are merely illustrative of the general principles of the invention. Obviously, various modifications can be made without departing from the spirit and scope of the present invention.

【0032】 [0032]

【図面の簡単な説明】[Brief description of drawings]

【図1】ATOMスイッチ・プレーンの基本的な構造を
示す図である。
FIG. 1 is a diagram showing the basic structure of an ATOM switch plane.

【図2】並列とされた多数のATOMスイッチ・プレー
ンを有するスイッチの基本的な構造を示す図である。
FIG. 2 is a diagram showing the basic structure of a switch having a number of ATOM switch planes arranged in parallel.

【図3】ATOMスイッチ・プレーンへのセルの分配動
作を例示する図である。
FIG. 3 is a diagram illustrating a cell distribution operation to an ATOM switch plane.

【図4】リシーケンス(再シーケンス)動作を例示する
図である。
FIG. 4 is a diagram illustrating a resequencing operation.

【図5】本発明に従って構成されたシステム内の分配器
にある制御手段の部分を例示する図である。
FIG. 5 illustrates a portion of control means at a distributor in a system constructed in accordance with the present invention.

【図6】図5に示した制御手段の部分と共に使用するた
めの、出力バッファにおける制御手段の部分を例示する
図である。
FIG. 6 illustrates a portion of the control means in the output buffer for use with the portion of the control means shown in FIG.

【符号の説明】[Explanation of symbols]

10 スイッチ・エレメント 11 入力ライン 12 直列−並列変換器 13 時分割バス 14 出力バッファ 15 並列−直列変換器 16 出力ライン 20 ATOMスイッチ 21 入力ライン 22 分配器 23 スイッチ・プレーン 24 リシーケンサ 25 出力ポート 40 負荷マトリックス 41 カウンタ 42 出力バッファ 43 比較器 48 バッファ 49 決定回路 10 switch element 11 input line 12 serial-parallel converter 13 time division bus 14 output buffer 15 parallel-serial converter 16 output line 20 ATOM switch 21 input line 22 distributor 23 switch plane 24 resequencer 25 output port 40 load Matrix 41 Counter 42 Output Buffer 43 Comparator 48 Buffer 49 Decision Circuit

Claims (3)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】信号情報のセル列が供給される複数の入力
線および供給された前記信号情報のセル列が伝送される
複数の出力線を含む交換システムにおいて、 前記出力線の各々に対応して1つずつ設けられた複数の
出力バッファ手段を有する複数のスイッチプレーンと、 前記各入力線ごとに設けられた、前記入力線に供給され
るセルを異なる前記スイッチプレーンに循環的に分配す
る複数の分配手段と、 前記各出力線ごとに設けられた、前記出力線に関連する
複数の前記出力バッファ手段からセルを収集するリシー
ケンス手段と、 各出力バッファ手段内の負荷を監視し負荷情報をすべて
の前記分配手段にフィードバックする手段とを有し、 前記分配手段は、セル蓄積手段を備え、前記負荷情報を
受け取り、供給されたセルが分配されるスイッチプレー
ン内にある当該セルの宛先に対応した出力バッファ手段
が重負荷状態の時に当該セルを前記セル蓄積手段に蓄積
し、次に供給されたセルの処理を行い、後に当該出力バ
ッファ手段が軽負荷状態になった場合若しくは他の重負
荷状態の出力バッファ宛のセルが供給されたときに当該
蓄積されたセルを当該分配されるべきスイッチプレーン
に分配することを特徴とするスイッチングシステム。
1. A plurality of inputs provided with a cell string of signal information.
A line and a cell string of the supplied signal information are transmitted.
In a switching system including a plurality of output lines, a plurality of output lines are provided, one for each of the output lines.
A plurality of switch planes having output buffer means, and provided to the input lines provided for each of the input lines.
Cyclically distribute cells to different switch planes
A plurality of distribution means that, provided in each of said output lines, associated with said output line
A sequence for collecting cells from a plurality of said output buffer means
All the cans means, the load information to monitor the load in each output buffer means
And means for feeding back the load information to the distribution means, the distribution means including cell storage means.
Switch play in which received and delivered cells are distributed
Output buffer means corresponding to the destination of the cell in the network
Is stored under heavy load in the cell storage means
Then, the supplied cells are processed, and the output
If the buffing means is in a light load state or other heavy load
When cells addressed to the output buffer in the loaded state are supplied
Switch plane to which the accumulated cells should be distributed
A switching system characterized by being distributed to.
【請求項2】前記各スイッチ・プレーンが、入力直列信
号を並列信号へ変換する直列−並列変換器と、ルーティ
ングのために並列セルが供給される時分割バス手段と、
前記並列セルを直列セルに変換して出力バッファ手段に
ストアできるようにする並列−直列変換手段とを有する
ことを特徴とする請求項1に記載のスイッチング・シス
テム。
2. Each of the switch planes has an input serial signal.
Serial-to-parallel converter for converting signal to parallel signal, and
Time sharing bus means for supplying parallel cells for
The parallel cell is converted into a serial cell to output buffer means.
With parallel-to-serial conversion means to enable storage
The switching system according to claim 1, wherein
Tem.
【請求項3】前記分配手段におけるセル蓄積手段は1セ
ルのバッファであることを特徴とする請求項1に記載の
スイッチング・システム。
3. The cell accumulating means in the distributing means is one cell.
The buffer of claim 1, wherein the buffer is
Switching system.
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