JP2546161B2 - ダイナミック型メモリ装置 - Google Patents
ダイナミック型メモリ装置Info
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- JP2546161B2 JP2546161B2 JP5201011A JP20101193A JP2546161B2 JP 2546161 B2 JP2546161 B2 JP 2546161B2 JP 5201011 A JP5201011 A JP 5201011A JP 20101193 A JP20101193 A JP 20101193A JP 2546161 B2 JP2546161 B2 JP 2546161B2
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Description
【0001】
【産業上の利用分野】本発明はダイナミック型メモリ装
置に関し、特にダイナミック型RAMのリフレッシュ回
路に関する。
置に関し、特にダイナミック型RAMのリフレッシュ回
路に関する。
【0002】
【従来の技術】ダイナミック型RAMは汎用コンピュー
タのみならず、パーソナルコンピュータやワードプロセ
ッサ,更にはハンディタイプのターミナル装置やテレビ
ジョンント等の家庭電化製品にも使用されている。この
様な広い範囲の用途においては、ダイナミック型RAM
のローパワー化は極めて重要なものである。このダイナ
ミック型RAMは、そのメモリセルの構造上、大容量化
には適しているが、メモリ情報をMOSコンデンサの電
荷量として蓄えるため、リーク電流による情報消滅は避
けられず、再電流のための定期的なリフレッシュサイク
ルがどうしても必要である。このリフレッシュサイクル
は、通常の読出し/書込みサイクルのない状態(スタン
ドバイ状態)でも行う必要があり、リフレッシュサイク
ル自身通常の読出し/書込みサイクル並のパワー消費が
あるため、ダイナミック型RAMのローパワー化にとっ
て重大な障害となっている。
タのみならず、パーソナルコンピュータやワードプロセ
ッサ,更にはハンディタイプのターミナル装置やテレビ
ジョンント等の家庭電化製品にも使用されている。この
様な広い範囲の用途においては、ダイナミック型RAM
のローパワー化は極めて重要なものである。このダイナ
ミック型RAMは、そのメモリセルの構造上、大容量化
には適しているが、メモリ情報をMOSコンデンサの電
荷量として蓄えるため、リーク電流による情報消滅は避
けられず、再電流のための定期的なリフレッシュサイク
ルがどうしても必要である。このリフレッシュサイクル
は、通常の読出し/書込みサイクルのない状態(スタン
ドバイ状態)でも行う必要があり、リフレッシュサイク
ル自身通常の読出し/書込みサイクル並のパワー消費が
あるため、ダイナミック型RAMのローパワー化にとっ
て重大な障害となっている。
【0003】ダイナミック型RAMをローパワー化する
ための一つの方法は、メモリセルのリーク電流を減ら
し、リフレッシュサイクルの周期を延ばすことである。
そのために従来は図9における様な擬似SRAM(セル
はダイナミック型RAM)という形で実現されている。
これは、通常のダイナミック型RAMで使われている基
板バイアスジェネレータの機能を制限することにより、
リーク電流を減らしてリフレッシュサイクルの周期を延
ばすものである。
ための一つの方法は、メモリセルのリーク電流を減ら
し、リフレッシュサイクルの周期を延ばすことである。
そのために従来は図9における様な擬似SRAM(セル
はダイナミック型RAM)という形で実現されている。
これは、通常のダイナミック型RAMで使われている基
板バイアスジェネレータの機能を制限することにより、
リーク電流を減らしてリフレッシュサイクルの周期を延
ばすものである。
【0004】図9において、本メモリ1への書込みは、
行アドレス入力と列アドレス入力を反転チップイネーブ
ルクロックCEによって夫々のアドレスインバータバッ
ファ2,3に蓄え、夫々のデコーダ4,5により、メモ
リセルアレイ1内の各1本ずつのワード線、ビット線が
選択され1個のセルが選択される。更に反転ライトイネ
ーブルクロックWEにより、データ入力がデータ入力バ
ッファ6にラッチされ、このデータが前述の選択された
セルのデータとして与えられることによって書込みが完
了する。
行アドレス入力と列アドレス入力を反転チップイネーブ
ルクロックCEによって夫々のアドレスインバータバッ
ファ2,3に蓄え、夫々のデコーダ4,5により、メモ
リセルアレイ1内の各1本ずつのワード線、ビット線が
選択され1個のセルが選択される。更に反転ライトイネ
ーブルクロックWEにより、データ入力がデータ入力バ
ッファ6にラッチされ、このデータが前述の選択された
セルのデータとして与えられることによって書込みが完
了する。
【0005】また、読出しは、書込みと同様にワード
線,ビット線が選択されることにより、ビット線上にそ
のデータが与えられ、データバスアンプ7及び出力バッ
ファ8を経てデータ読出しが行われる。
線,ビット線が選択されることにより、ビット線上にそ
のデータが与えられ、データバスアンプ7及び出力バッ
ファ8を経てデータ読出しが行われる。
【0006】一方、本擬似スタティック型RAMは、セ
ル自身はダイナミック型RAMのセルと同一であるの
で、リフレッシュが必要である。このリフレッシュは、
反転リフレッシュクロックRFSHの入力によって、リ
フレッシュアドレスカウンタ9内に、全ワードアドレス
情報が、順次カウントアップにより発生し、そのワード
アドレス情報が行デコーダ4を通じて、全ワードアドレ
スを選択(読出し及び再書込み)することによって達成
される。反転リフレッシュクロックRFSHが入力され
た場合、外部からの行アドレス入力は無効となり、リフ
レッシュアドレスカウンタ9からのリフレッシュアドレ
ス入力のみが有効となる。
ル自身はダイナミック型RAMのセルと同一であるの
で、リフレッシュが必要である。このリフレッシュは、
反転リフレッシュクロックRFSHの入力によって、リ
フレッシュアドレスカウンタ9内に、全ワードアドレス
情報が、順次カウントアップにより発生し、そのワード
アドレス情報が行デコーダ4を通じて、全ワードアドレ
スを選択(読出し及び再書込み)することによって達成
される。反転リフレッシュクロックRFSHが入力され
た場合、外部からの行アドレス入力は無効となり、リフ
レッシュアドレスカウンタ9からのリフレッシュアドレ
ス入力のみが有効となる。
【0007】反転リフレッシュクロックRFSHの周期
は、最短のリフレッシュ間隔のメモリセルを満足する様
に一定の値に決定される。例えば本例における、1メガ
ビット擬似スタティック型RAMでは、512本のワー
ド線に対して8ms以内に全数アクセスできるように決
められるから、8ms÷512=16μs毎に反転リフ
レッシュクロックRFSHを入力しなければならない。
は、最短のリフレッシュ間隔のメモリセルを満足する様
に一定の値に決定される。例えば本例における、1メガ
ビット擬似スタティック型RAMでは、512本のワー
ド線に対して8ms以内に全数アクセスできるように決
められるから、8ms÷512=16μs毎に反転リフ
レッシュクロックRFSHを入力しなければならない。
【0008】以上のリフレッシュ方式は、パルスリフレ
ッシュと称されるが、本擬似スタティック型RAMにお
いては、他のリフレッシュ方式が存在する。これは、R
FSHの反転端子にパルスを与えるのではなく、イネー
ブルのレベル(本メモリでは0V)をDC的に与えるこ
とによって達成される。これは、反転リフレッシュクロ
ックRFSHにイネーブルのレベルを与えた後、一定時
間後に内部リフレッシュクロック発生回路10が自動的
にリフレッシュクロック(セルリフレッシュクロック)
を発生させる方式である。
ッシュと称されるが、本擬似スタティック型RAMにお
いては、他のリフレッシュ方式が存在する。これは、R
FSHの反転端子にパルスを与えるのではなく、イネー
ブルのレベル(本メモリでは0V)をDC的に与えるこ
とによって達成される。これは、反転リフレッシュクロ
ックRFSHにイネーブルのレベルを与えた後、一定時
間後に内部リフレッシュクロック発生回路10が自動的
にリフレッシュクロック(セルリフレッシュクロック)
を発生させる方式である。
【0009】この時もパルスリフレッシュと同様に、外
部からの行アドレス入力は無効となり、リフレッシュア
ドレスカウンタ9をカウントアップさせて全ワードアド
レスを発生し、リフレッシュ作業を行う(セルリフレッ
シュ)。この場合のリフレッシュサイクル(セルリフレ
ッシュサイクル)のクロック周期は、外部コントロール
不可のため、パルスリフレッシュよりは幾分短か目に設
定される。
部からの行アドレス入力は無効となり、リフレッシュア
ドレスカウンタ9をカウントアップさせて全ワードアド
レスを発生し、リフレッシュ作業を行う(セルリフレッ
シュ)。この場合のリフレッシュサイクル(セルリフレ
ッシュサイクル)のクロック周期は、外部コントロール
不可のため、パルスリフレッシュよりは幾分短か目に設
定される。
【0010】尚、図9においては、以上の構成の他に、
入力バッファコントロールロジック11,クロック発生
器12,ライトコントロール13,出力コントロール1
4が夫々設けられている。
入力バッファコントロールロジック11,クロック発生
器12,ライトコントロール13,出力コントロール1
4が夫々設けられている。
【0011】
【発明が解決しようとする課題】この従来のローパワー
化を目指したダイナミック型RAM(擬似スタティック
型RAM)では、DC的なスタンバイ電流を減らした
り、メリモセルのリーク電流を減らすために、基板バイ
アス発生器の能力を落して使用している。しかしなが
ら、これは逆にRAMの性能(アクセスタイム等)にと
っては悪影響となり、性能ダウンが避けられないという
問題がある。
化を目指したダイナミック型RAM(擬似スタティック
型RAM)では、DC的なスタンバイ電流を減らした
り、メリモセルのリーク電流を減らすために、基板バイ
アス発生器の能力を落して使用している。しかしなが
ら、これは逆にRAMの性能(アクセスタイム等)にと
っては悪影響となり、性能ダウンが避けられないという
問題がある。
【0012】本発明の目的はリフレッシュを伴うスタン
バイ電流(バッテリバックアップ電流)を極めて小さく
することができるダイナミック型メモリ装置を提供する
ことである。
バイ電流(バッテリバックアップ電流)を極めて小さく
することができるダイナミック型メモリ装置を提供する
ことである。
【0013】本発明の他の目的は、メモリセルのリフレ
ッシュ周期をできるだけ長くすることによりローパワー
化を図ったダイナミック型メモリ装置を提供することで
ある。
ッシュ周期をできるだけ長くすることによりローパワー
化を図ったダイナミック型メモリ装置を提供することで
ある。
【0014】
【課題を解決するための手段】本発明によるダイナミッ
ク型メモリ装置は、行選択のための行アドレス信号と列
選択のための列アドレス信号とにより選択されたメモリ
セルの読出し書込みが可能で、かつリフレッシュ信号に
同期して生成されるリフレッシュ行アドレスにより選択
された行のメモリセルのリフレッシュが可能なダイナミ
ック型メモリ装置であって、前記リフレッシュ行アドレ
ス信号が第1グループに属する行を指定するものである
とき、前記リフレッシュ信号の入力毎に前記リフレッシ
ュ行アドレス信号により指定される行を活性化する第1
の活性化手段と、前記リフレッシュ行アドレス信号が第
2グループに属する行を指定するものであるとき、前記
リフレッシュ信号が複数の所定回数与えられたときに前
記リフレッシュ行アドレス信号により指定される行を活
性化する第2の活性化手段とを含み、 前記第1の活性化
手段は、前記メモリセルの各行の夫々に対応して設けら
れ前記リフレッシュ行アドレス信号をデコードするデコ
ード手段と、これ等デコード出力に応答して直接対応行
の活性化を夫々行う手段とを有し、 前記第2の活性化手
段は、前記メモリセルの各行に夫々対応して設けられ前
記リフレッシュ行アドレス信号をデコードするデコード
手段と、これ等デコード出力を夫々計数し前記所定回数
と等しい数のビット数からなるカウンタと、前記カウン
タの各桁上げ出力に応答して対応行の活性化を夫々行う
手段とを有することを特徴とする。
ク型メモリ装置は、行選択のための行アドレス信号と列
選択のための列アドレス信号とにより選択されたメモリ
セルの読出し書込みが可能で、かつリフレッシュ信号に
同期して生成されるリフレッシュ行アドレスにより選択
された行のメモリセルのリフレッシュが可能なダイナミ
ック型メモリ装置であって、前記リフレッシュ行アドレ
ス信号が第1グループに属する行を指定するものである
とき、前記リフレッシュ信号の入力毎に前記リフレッシ
ュ行アドレス信号により指定される行を活性化する第1
の活性化手段と、前記リフレッシュ行アドレス信号が第
2グループに属する行を指定するものであるとき、前記
リフレッシュ信号が複数の所定回数与えられたときに前
記リフレッシュ行アドレス信号により指定される行を活
性化する第2の活性化手段とを含み、 前記第1の活性化
手段は、前記メモリセルの各行の夫々に対応して設けら
れ前記リフレッシュ行アドレス信号をデコードするデコ
ード手段と、これ等デコード出力に応答して直接対応行
の活性化を夫々行う手段とを有し、 前記第2の活性化手
段は、前記メモリセルの各行に夫々対応して設けられ前
記リフレッシュ行アドレス信号をデコードするデコード
手段と、これ等デコード出力を夫々計数し前記所定回数
と等しい数のビット数からなるカウンタと、前記カウン
タの各桁上げ出力に応答して対応行の活性化を夫々行う
手段とを有することを特徴とする。
【0015】本発明による他のダイナミック型メモリ装
置は、行選択のための行アドレス信号と列選択のための
列アドレス信号とにより選択されたメモリセルの読出し
書込みが可能で、かつリフレッシュ信号に同期して生成
されるリフレッシュ行アドレスにより選択された行のメ
モリセルのリフレッシュが可能なダイナミック型メモリ
装置であって、前記リフレッシュ信号の複数倍の周期の
タイミング信号を生成するタイミング生成手段と、前記
リフレッシュ行アドレス信号が第1グループに属する行
を指定するものであるか第2のグループに属する行を指
定するものであるかを判定する判定手段と、この判定手
段により前記リフレッシュ行アドレス信号が第1グルー
プに属する行を指定するものであると判定されたとき、
前記リフレッシュ信号と同一周期のタイミング信号に応
答してそのときの前記リフレッシュ行アドレス信号によ
り指定される行を活性化する手段と、前記判定手段によ
り前記リフレッシュ行アドレス信号が第2グループに属
する行を指定するものであると判定されたとき、前記リ
フレッシュ信号の複数倍の周期のタイミング信号に応答
してそのときの前記リフレッシュ行アドレス信号により
指定される行を活性化する手段と、を含むことを特徴と
する。
置は、行選択のための行アドレス信号と列選択のための
列アドレス信号とにより選択されたメモリセルの読出し
書込みが可能で、かつリフレッシュ信号に同期して生成
されるリフレッシュ行アドレスにより選択された行のメ
モリセルのリフレッシュが可能なダイナミック型メモリ
装置であって、前記リフレッシュ信号の複数倍の周期の
タイミング信号を生成するタイミング生成手段と、前記
リフレッシュ行アドレス信号が第1グループに属する行
を指定するものであるか第2のグループに属する行を指
定するものであるかを判定する判定手段と、この判定手
段により前記リフレッシュ行アドレス信号が第1グルー
プに属する行を指定するものであると判定されたとき、
前記リフレッシュ信号と同一周期のタイミング信号に応
答してそのときの前記リフレッシュ行アドレス信号によ
り指定される行を活性化する手段と、前記判定手段によ
り前記リフレッシュ行アドレス信号が第2グループに属
する行を指定するものであると判定されたとき、前記リ
フレッシュ信号の複数倍の周期のタイミング信号に応答
してそのときの前記リフレッシュ行アドレス信号により
指定される行を活性化する手段と、を含むことを特徴と
する。
【0016】
【実施例】先ず、図8により、本発明の原理について説
明する。本図は、ダイナミック型RAMのリフレッシュ
間隔に対するフェイルセル数の分布を示す一つのデータ
例である。横軸はリフレッシュ間隔を表し、縦軸はエラ
ーするメモリセルの数を表している。図から明らかなよ
うに、リフレッシュ間隔が短い時はエラーするセルはほ
とんどなく、リフレッシュ間隔が充分大きければ全メモ
リセルはエラーする。
明する。本図は、ダイナミック型RAMのリフレッシュ
間隔に対するフェイルセル数の分布を示す一つのデータ
例である。横軸はリフレッシュ間隔を表し、縦軸はエラ
ーするメモリセルの数を表している。図から明らかなよ
うに、リフレッシュ間隔が短い時はエラーするセルはほ
とんどなく、リフレッシュ間隔が充分大きければ全メモ
リセルはエラーする。
【0017】その中間では、非常に少数のメモリセルが
エラーする領域がしばらく続いた後、急に大多数のメモ
リセルがエラーする傾向が見られる。このことは、本来
のメモリセルのリフレッシュ間隔のマージンは、大多数
のメモリセルがエラーするポイントであるが、何等かの
製造上のバラツキにより少数のメモリセルがエラーする
領域が生じていることを暗示していると考えられる。
エラーする領域がしばらく続いた後、急に大多数のメモ
リセルがエラーする傾向が見られる。このことは、本来
のメモリセルのリフレッシュ間隔のマージンは、大多数
のメモリセルがエラーするポイントであるが、何等かの
製造上のバラツキにより少数のメモリセルがエラーする
領域が生じていることを暗示していると考えられる。
【0018】少数のメモリセルがエラーし始めるポイン
トをA、大多数のメモルセルがエラーするポイントをB
とすれば、従来のダイナミック型RAMでは、全メモリ
セルの情報を保障するために、ポイントAを満足するよ
うにリフレッシュ間隔を定めてきた。一方本発明で意図
する点は、ポイントA,ポイントB,又は更にポイント
A及びポイントBの間のポイントを満たす様な、複数種
類のリフレッシュ間隔を適用して、全メモリセルの情報
を保障することである。
トをA、大多数のメモルセルがエラーするポイントをB
とすれば、従来のダイナミック型RAMでは、全メモリ
セルの情報を保障するために、ポイントAを満足するよ
うにリフレッシュ間隔を定めてきた。一方本発明で意図
する点は、ポイントA,ポイントB,又は更にポイント
A及びポイントBの間のポイントを満たす様な、複数種
類のリフレッシュ間隔を適用して、全メモリセルの情報
を保障することである。
【0019】この技法の大きなメリットは、リフレッシ
ュ間隔のほとんどを、大多数のメモリセルの情報保障の
ための時間ポイントB付近に設定してやればよいため、
従来のダイナミック型RAM(これは、ポイントA付近
に設定)に比べリフレッシュ間隔が大幅に長くなるの
で、顕著なローパワー化が達成できる点である。通常ポ
イントAの値とポイントBの値は10倍ないしそれ以上
の開きがある。これは本発明におけるダイナミック型R
AMは、従来のダイナミック型RAMに比べ1/10以
下のパワー消費に抑えられることを示している。
ュ間隔のほとんどを、大多数のメモリセルの情報保障の
ための時間ポイントB付近に設定してやればよいため、
従来のダイナミック型RAM(これは、ポイントA付近
に設定)に比べリフレッシュ間隔が大幅に長くなるの
で、顕著なローパワー化が達成できる点である。通常ポ
イントAの値とポイントBの値は10倍ないしそれ以上
の開きがある。これは本発明におけるダイナミック型R
AMは、従来のダイナミック型RAMに比べ1/10以
下のパワー消費に抑えられることを示している。
【0020】次に本発明の第1の実施例を図1によって
説明する。図1(A)は全体の構成を示す。本図は図9
に示した従来例との差異を明らかにするため、重複した
部分については一部省略している。主な差異は行デコー
ダにある。図1(B)は図1(A)における行デコーダ
4内の長方形で示す部分41の構造を示している。図9
における従来のダイナミック型RAM(擬似スタティッ
ク型RAM)では、図1(B)におけるデコーダ回路及
びワードドライバのみであった。
説明する。図1(A)は全体の構成を示す。本図は図9
に示した従来例との差異を明らかにするため、重複した
部分については一部省略している。主な差異は行デコー
ダにある。図1(B)は図1(A)における行デコーダ
4内の長方形で示す部分41の構造を示している。図9
における従来のダイナミック型RAM(擬似スタティッ
ク型RAM)では、図1(B)におけるデコーダ回路及
びワードドライバのみであった。
【0021】しかし本発明におけるダイナミック型RA
Mでは、図1(B)に示す様に、デコーダ回路410,
ワードドライバ413の他に更に3ビットカウンタ41
2及びセレクタ411の回路が付加されている。そして
この3ビットカウンタ412は、何らかの外部プログラ
ム手段により、「スルー接続」、「1ビットカウン
タ」、「2ビットカウンタ」、「3ビットカウンタ」の
いずれかの状態にプログラムできる構造を持つ。
Mでは、図1(B)に示す様に、デコーダ回路410,
ワードドライバ413の他に更に3ビットカウンタ41
2及びセレクタ411の回路が付加されている。そして
この3ビットカウンタ412は、何らかの外部プログラ
ム手段により、「スルー接続」、「1ビットカウン
タ」、「2ビットカウンタ」、「3ビットカウンタ」の
いずれかの状態にプログラムできる構造を持つ。
【0022】このプログラム可能な3ビットカウンタの
構造の一例を図2(A)〜図2(D)に示す。本図にお
いて、201,202及び203は、夫々1ビットのフ
リップフロップを示し、三段接続により3ビットカウン
タを構成する。但し、これ等のフリップフロップ20
1,202,203はF/Fプログラム端子211,2
12,213をレーザー切断することにより、非活性化
できる様に設計されているものとする。更に、カウンタ
として通路を決めるため、配線プログラム端子221,
222及び223があり、レーザー切断により導通から
非導通へのプログラムを可能にしている。
構造の一例を図2(A)〜図2(D)に示す。本図にお
いて、201,202及び203は、夫々1ビットのフ
リップフロップを示し、三段接続により3ビットカウン
タを構成する。但し、これ等のフリップフロップ20
1,202,203はF/Fプログラム端子211,2
12,213をレーザー切断することにより、非活性化
できる様に設計されているものとする。更に、カウンタ
として通路を決めるため、配線プログラム端子221,
222及び223があり、レーザー切断により導通から
非導通へのプログラムを可能にしている。
【0023】さて、図2(A)は全くプログラムされて
いない状態を表している。このとき左からのデコードさ
れた信号はフリップフロップ201,202,203を
経由するため、8回分のデコード信号が与えられて始め
て右側のワード線へ信号が伝わる。
いない状態を表している。このとき左からのデコードさ
れた信号はフリップフロップ201,202,203を
経由するため、8回分のデコード信号が与えられて始め
て右側のワード線へ信号が伝わる。
【0024】次に図2(B)は1ビット分を非活性化し
た状態を示す。この時左からのデコード信号は4回分与
えられて始めて右側のワード線へ伝わる。同様にして、
図2(C)は3ビット全部非活性化された状態を示して
いる。この時は、左からのデコード信号は、右側のワー
ド線側へ全くスルー接続されている。
た状態を示す。この時左からのデコード信号は4回分与
えられて始めて右側のワード線へ伝わる。同様にして、
図2(C)は3ビット全部非活性化された状態を示して
いる。この時は、左からのデコード信号は、右側のワー
ド線側へ全くスルー接続されている。
【0025】上記3ビットカウンタのプログラムは、ウ
ェハ段階のダイナミック型RAMのプロービングテスト
において、自動的に実施される様にする。即ち、ウェハ
プロービングテストの項目に、4段階のリフレッシュ時
間を実施する。それらの時間は、(1)ワーストリフレ
ッシュ時間(T0 )、(2)2×t0 、(3)4×t0
、(4)8×t0 とする。そしてそれら4つのテスト
のPASS/FAIL情報及びFAILワード線情報を
記録する。
ェハ段階のダイナミック型RAMのプロービングテスト
において、自動的に実施される様にする。即ち、ウェハ
プロービングテストの項目に、4段階のリフレッシュ時
間を実施する。それらの時間は、(1)ワーストリフレ
ッシュ時間(T0 )、(2)2×t0 、(3)4×t0
、(4)8×t0 とする。そしてそれら4つのテスト
のPASS/FAIL情報及びFAILワード線情報を
記録する。
【0026】プログラム作業は(1)でPASS、
(2)でFAILのワード線は図2(D)、(2)でP
ASS、(3)でFAILのワード線については図2
(C),(3)でPASS、(4)でFAILのワード
線については図2(B)の様に行い、そして(4)でP
ASSのワード線については、図2(A)、すなわち何
のプログラムも施さない処理を行う。
(2)でFAILのワード線は図2(D)、(2)でP
ASS、(3)でFAILのワード線については図2
(C),(3)でPASS、(4)でFAILのワード
線については図2(B)の様に行い、そして(4)でP
ASSのワード線については、図2(A)、すなわち何
のプログラムも施さない処理を行う。
【0027】ここで、図2(B)〜図2(D)の実際の
プログラム作業が行われるワード線の数は、再び図8を
見ればわかる様に、高々10本前後であろうと予測され
る。残ったほとんどのワード線(例えば1メガビットの
メモリなら500本程度)は非プログラム状態にある。
この様にプログラム処理されたメモリのメリットを以下
に述べる。
プログラム作業が行われるワード線の数は、再び図8を
見ればわかる様に、高々10本前後であろうと予測され
る。残ったほとんどのワード線(例えば1メガビットの
メモリなら500本程度)は非プログラム状態にある。
この様にプログラム処理されたメモリのメリットを以下
に述べる。
【0028】本メモリのダイナミック信号は、ワースト
リフレッシュ時間t0 (例えば8ms)を満足する様に
与えられる。しかしながら、実際に8ms間隔でリフレ
ッシュ動作が行われるワード線は、図2(D)のプログ
ラム処理されたワード線のみである。図2(C)でプロ
グラムされたワード線は8ms×2=16ms、図2
(B)でプログラムされたワード線は8ms×4=32
ms、そして図2(A)の非プログラムワード線は8m
s×8=64ms間隔でリフレッシュが行われることに
なる。
リフレッシュ時間t0 (例えば8ms)を満足する様に
与えられる。しかしながら、実際に8ms間隔でリフレ
ッシュ動作が行われるワード線は、図2(D)のプログ
ラム処理されたワード線のみである。図2(C)でプロ
グラムされたワード線は8ms×2=16ms、図2
(B)でプログラムされたワード線は8ms×4=32
ms、そして図2(A)の非プログラムワード線は8m
s×8=64ms間隔でリフレッシュが行われることに
なる。
【0029】先にも述べた様に、ダイナミックRAMの
ローパワー化(特にバッテリアップ時のローパワー化)
にとって、リフレッシュ時間間隔を伸ばすことは、非常
に有効である。特にCMOS化されたダイナミック型R
AMにおいては、リフレッシュ間隔とバッテリバックア
ップ時の電流は、ほぼ反比例に近い。すなわち、本発明
の様な98%(500/512)近くのワード線が8倍
のリフレッシュ時間を有している場合、メモリ全体とし
てのバッテリバックアップ時の電流は、ほぼ1/8にな
ったと考えてさしつかえないことになる。
ローパワー化(特にバッテリアップ時のローパワー化)
にとって、リフレッシュ時間間隔を伸ばすことは、非常
に有効である。特にCMOS化されたダイナミック型R
AMにおいては、リフレッシュ間隔とバッテリバックア
ップ時の電流は、ほぼ反比例に近い。すなわち、本発明
の様な98%(500/512)近くのワード線が8倍
のリフレッシュ時間を有している場合、メモリ全体とし
てのバッテリバックアップ時の電流は、ほぼ1/8にな
ったと考えてさしつかえないことになる。
【0030】次に本発明の第2の実施例を図3により説
明する。本図におけるプログラマブルROM30には、
全ワードアドレスに対して各1ビットの情報が記憶され
ており、本ROMの出力はTRUE(D)とCOMPL
EMENT(反転D)に分けて出力される。
明する。本図におけるプログラマブルROM30には、
全ワードアドレスに対して各1ビットの情報が記憶され
ており、本ROMの出力はTRUE(D)とCOMPL
EMENT(反転D)に分けて出力される。
【0031】一方、本図におけるカウンタ31は(ワー
ドアドレスビット数)+(3ビット)のビット数で構成
されており、その構造は図4に示す様になっており、n
ビット(全ワード数ビット)カウンタ311と、3ビッ
トカウンタ312とを有している。そして、3ビットカ
ウンタ312の桁上げ出力がアンドゲート313により
発生された時だけ、リフレッシュ信号がアンドゲート3
14により抽出されて出力される(出力bに相当)。図
5は本実施例のタイムチャートであり、ワードアドレス
ビットが3ビット(ワードアドレス8本)のメモリに対
する出力例を示した。
ドアドレスビット数)+(3ビット)のビット数で構成
されており、その構造は図4に示す様になっており、n
ビット(全ワード数ビット)カウンタ311と、3ビッ
トカウンタ312とを有している。そして、3ビットカ
ウンタ312の桁上げ出力がアンドゲート313により
発生された時だけ、リフレッシュ信号がアンドゲート3
14により抽出されて出力される(出力bに相当)。図
5は本実施例のタイムチャートであり、ワードアドレス
ビットが3ビット(ワードアドレス8本)のメモリに対
する出力例を示した。
【0032】プログラマブルROM30に書込まれる内
容は、第1の実施例の個々の行デコーダ部のプログラマ
ブルな3ビットカウンタ412に書込まれる内容に相当
する。即ち第2の実施例は、第1の実施例の行デコーダ
部のプログラマブルな3ビットカウンタ412を、全ワ
ード分一ケ所に集結して、プログラマブルROMとして
書換えたものである。
容は、第1の実施例の個々の行デコーダ部のプログラマ
ブルな3ビットカウンタ412に書込まれる内容に相当
する。即ち第2の実施例は、第1の実施例の行デコーダ
部のプログラマブルな3ビットカウンタ412を、全ワ
ード分一ケ所に集結して、プログラマブルROMとして
書換えたものである。
【0033】従って、本プログラマブルROMには、ワ
ード線のリフレッシュ時間の大小に合わせ、”1”又
は、“0”が記憶される。例えば8ms以上8ms×8
=64ms以下のワード線に対しては、“1”が書込ま
れ、64ms以上のワード線については、“0”が書込
まれる。第1の実施例の時において述べた様に、ダイナ
ミック型RAMのメモリセルのリフレッシュ時間分布
(図8)から、圧倒的に多くのワードアドレスについて
は“0”の書込み、即ち書込み不要となる。
ード線のリフレッシュ時間の大小に合わせ、”1”又
は、“0”が記憶される。例えば8ms以上8ms×8
=64ms以下のワード線に対しては、“1”が書込ま
れ、64ms以上のワード線については、“0”が書込
まれる。第1の実施例の時において述べた様に、ダイナ
ミック型RAMのメモリセルのリフレッシュ時間分布
(図8)から、圧倒的に多くのワードアドレスについて
は“0”の書込み、即ち書込み不要となる。
【0034】本実施例は、外部からリフレッシュ信号及
びリフレッシュアドレス信号が与えられてリフレッシュ
が行われるダイナミック型RAMについてのものであ
る。
びリフレッシュアドレス信号が与えられてリフレッシュ
が行われるダイナミック型RAMについてのものであ
る。
【0035】本RAMの動作は以下のとおりである。リ
フレッシュサイクルにおいては、リフレッシュ信号が入
力されると同時に、読出し/書込みに使用される行アド
レス入力からリフレッシュアドレス入力が与えられる。
リフレッシュアドレス入力は直ぐプログラマブルROM
30を参照し、そのアドレスが64ms以下のリフレッ
シュグループに属するものであればDが、それより大な
るリフレッシュグループに属するものであれば反転Dが
夫々出力される。
フレッシュサイクルにおいては、リフレッシュ信号が入
力されると同時に、読出し/書込みに使用される行アド
レス入力からリフレッシュアドレス入力が与えられる。
リフレッシュアドレス入力は直ぐプログラマブルROM
30を参照し、そのアドレスが64ms以下のリフレッ
シュグループに属するものであればDが、それより大な
るリフレッシュグループに属するものであれば反転Dが
夫々出力される。
【0036】一方、リフレッシュ信号はカウンタ31に
与えられ、出力a又は出力bを出力する。この出力a又
は出力bのいずれか(これが実際のRAMに対するリフ
レッシュ信号となる)を選択するかが、D,反転Dによ
って決められる。つまり、8ms以上64ms以下のワ
ード線(ワードアドレス)グループについては出力aの
リフレッシュ信号、64ms以上のワードアドレスグル
ープについては出力b(出力aの8倍の周期でリフレッ
シュ)が、ゲート回路32〜34から発生されることに
なる。
与えられ、出力a又は出力bを出力する。この出力a又
は出力bのいずれか(これが実際のRAMに対するリフ
レッシュ信号となる)を選択するかが、D,反転Dによ
って決められる。つまり、8ms以上64ms以下のワ
ード線(ワードアドレス)グループについては出力aの
リフレッシュ信号、64ms以上のワードアドレスグル
ープについては出力b(出力aの8倍の周期でリフレッ
シュ)が、ゲート回路32〜34から発生されることに
なる。
【0037】これにより、外部からのリフレッシュ信号
が、最悪のリフレッシュ時間(例えば8ms)を満たす
様に与えられても、RAM内部においては、ほとんどの
ワードアドレスに対しては、その8倍の周期(例えば8
ms×8=64ms)でリフレッシュ動作が行われるこ
とになり、リフレッシュ時の顕著なローパワー化が期待
されることになる。
が、最悪のリフレッシュ時間(例えば8ms)を満たす
様に与えられても、RAM内部においては、ほとんどの
ワードアドレスに対しては、その8倍の周期(例えば8
ms×8=64ms)でリフレッシュ動作が行われるこ
とになり、リフレッシュ時の顕著なローパワー化が期待
されることになる。
【0038】次に本発明の第3の実施例を図6に示す。
本実施例は、リフレッシュアドレスカウンタ35をRA
Mに内蔵したタイプのダイナミック型RAMに対するも
のである。本RAMでは、外部リフレッシュ信号によ
り、内蔵するリフレッシュアドレスカウンタ35により
リフレッシュアドレスを発生させる(パルスリフレッシ
ュに相当)。
本実施例は、リフレッシュアドレスカウンタ35をRA
Mに内蔵したタイプのダイナミック型RAMに対するも
のである。本RAMでは、外部リフレッシュ信号によ
り、内蔵するリフレッシュアドレスカウンタ35により
リフレッシュアドレスを発生させる(パルスリフレッシ
ュに相当)。
【0039】本図におけるプログラマブルROM30及
びカウンタ31は、図3におけるものと同一のものであ
る。従って、リフレッシュアドレスを内部で発生するだ
けであり、その動作も図3におけるものとほぼ同じと考
えることができる。
びカウンタ31は、図3におけるものと同一のものであ
る。従って、リフレッシュアドレスを内部で発生するだ
けであり、その動作も図3におけるものとほぼ同じと考
えることができる。
【0040】次に本発明の第4の実施例を図7に示す。
本例は、外部リフレッシュ信号をなくしたタイプのダイ
ナミック型RAM(これは外見的には、ほとんどスタテ
ィック型RAMに見える)に対するものである。本図に
おけるプログラマブルROM30及びカウンタ31は、
やはり図3のものと同一のものである。
本例は、外部リフレッシュ信号をなくしたタイプのダイ
ナミック型RAM(これは外見的には、ほとんどスタテ
ィック型RAMに見える)に対するものである。本図に
おけるプログラマブルROM30及びカウンタ31は、
やはり図3のものと同一のものである。
【0041】本例においては、外部リフレッシュ信号が
ないため、カウンタ31に与えられる信号は、リフレッ
シュアドレスカウンタ35が自動発生し(セルリフレッ
シュに相当)、それがリフレッシュ信号として、カウン
タ31に与えられる。動作については、本RAMに対し
ては、外部よりリフレッシュコントロールが不可能なた
め、外部から読出し/書込みの可能/不可を示す、ビジ
ー信号出力36を設けている。これにより、本RAMを
使用する場合、ほとんど通常のスタティック型RAMと
して使用し、ビジー信号発生時のみRAMアクセスをや
める様制御すればよいことになる。
ないため、カウンタ31に与えられる信号は、リフレッ
シュアドレスカウンタ35が自動発生し(セルリフレッ
シュに相当)、それがリフレッシュ信号として、カウン
タ31に与えられる。動作については、本RAMに対し
ては、外部よりリフレッシュコントロールが不可能なた
め、外部から読出し/書込みの可能/不可を示す、ビジ
ー信号出力36を設けている。これにより、本RAMを
使用する場合、ほとんど通常のスタティック型RAMと
して使用し、ビジー信号発生時のみRAMアクセスをや
める様制御すればよいことになる。
【0042】さらに本実施例のメリットとしては、ほと
んどのワードアドレスのリフレッシュ周期が8倍になる
ため、RAMの使用効率(全アクセス中にリフレッシュ
サイクルの占める割合)も8倍アップが期待できる点で
ある。さらに、バッテリバックアップ時の消費電力が低
減するので、バッテリバックアップ時にも通常のスタテ
ィック型RAMとほとんど同じように扱うことができ
る。
んどのワードアドレスのリフレッシュ周期が8倍になる
ため、RAMの使用効率(全アクセス中にリフレッシュ
サイクルの占める割合)も8倍アップが期待できる点で
ある。さらに、バッテリバックアップ時の消費電力が低
減するので、バッテリバックアップ時にも通常のスタテ
ィック型RAMとほとんど同じように扱うことができ
る。
【0043】
【発明の効果】以上述べた様に、本発明によれば、メモ
リセルの全行について、リフレッシュ間隔が短いグルー
プと長いグループとの2つのグループに分け、各行がど
のグループに属するかを予め決定しておくことにより、
リフレッシュ時の行アドレスがどのグループに属する行
を指定するものであるかをその都度自動判断するように
し、長いグループに属するものであれば、リフレッシュ
間隔を長くするようにしたので、リフレッシュ時のロー
パワー化が可能となる。
リセルの全行について、リフレッシュ間隔が短いグルー
プと長いグループとの2つのグループに分け、各行がど
のグループに属するかを予め決定しておくことにより、
リフレッシュ時の行アドレスがどのグループに属する行
を指定するものであるかをその都度自動判断するように
し、長いグループに属するものであれば、リフレッシュ
間隔を長くするようにしたので、リフレッシュ時のロー
パワー化が可能となる。
【図1】(A)は本発明の第1の実施例を示すブロック
図、(B)はローデコーダの具体例を示す回路図であ
る。
図、(B)はローデコーダの具体例を示す回路図であ
る。
【図2】図1に示した実施例における3ビットカウンタ
の詳細図である。
の詳細図である。
【図3】本発明の第2の実施例を示すブロック図であ
る。
る。
【図4】図3に示した実施例におけるカウンタの詳細図
である。
である。
【図5】図3に示した実施例のタイムチャートである。
【図6】本発明の第3の実施例を示すブロック図であ
る。
る。
【図7】本発明の第4の実施例を示すブロックである。
【図8】ダイナミック型RAMのリフレッシュ間隔に対
するフェイルセル数の分布を示す1データ例である。
するフェイルセル数の分布を示す1データ例である。
【図9】従来のダイナミック型メモリ装置の概略ブロッ
ク図である。
ク図である。
1 メモリセルアレイ 2 行アドレスインバータバッファ 3 列アドレスインバータバッファ 4 行デコーダ 5 列デコーダ/データバス 30 P−ROM 31 カウンタ 32〜34 ゲート 201〜203 フリップフロップ 211〜213 F/Fプログラム端子 221〜223 配線プログラム端子 311 nビットカウンタ 312 3ビットカウンタ 313,314 アンドゲート 410 デコーダ回路 411 セレクタ 412 3ビットカウンタ 413 ドライバ
Claims (3)
- 【請求項1】 行選択のための行アドレス信号と列選択
のための列アドレス信号とにより選択されたメモリセル
の読出し書込みが可能で、かつリフレッシュ信号に同期
して生成されるリフレッシュ行アドレスにより選択され
た行のメモリセルのリフレッシュが可能なダイナミック
型メモリ装置であって、 前記リフレッシュ行アドレス信号が第1グループに属す
る行を指定するものであるとき、前記リフレッシュ信号
の入力毎に前記リフレッシュ行アドレス信号により指定
される行を活性化する第1の活性化手段と、 前記リフレッシュ行アドレス信号が第2グループに属す
る行を指定するものであるとき、前記リフレッシュ信号
が複数の所定回数与えられたときに前記リフレッシュ行
アドレス信号により指定される行を活性化する第2の活
性化手段とを含み、 前記第1の活性化手段は、前記メモリセルの各行の夫々
に対応して設けられ前記リフレッシュ行アドレス信号を
デコードするデコード手段と、これ等デコード出力に応
答して直接対応行の活性化を夫々行う手段とを有し、 前記第2の活性化手段は、前記メモリセルの各行に夫々
対応して設けられ前記リフレッシュ行アドレス信号をデ
コードするデコード手段と、これ等デコード出力を夫々
計数し前記所定回数と等しい数のビット数からなるカウ
ンタと、前記カウンタの各桁上げ出力に応答して対応行
の活性化を夫々行う手段とを有する ことを特徴とするダ
イナミック型メモリ装置。 - 【請求項2】 行選択のための行アドレス信号と列選択
のための列アドレス信号とにより選択されたメモリ読出
し書込みが可能で、かつリフレッシュ信号に同期して生
成されるリフレッシュ行アドレスにより選択された行の
メモリセルのリフレッシュが可能なダイナミック型メモ
リ装置であって、 前記リフレッシュ信号の複数倍の周期のタイミング信号
を生成するタイミング生成手段と、 前記リフレッシュ行アドレス信号が第1グループに属す
る行を指定するものであるか第2のグループに属する行
を指定するものであるかを判定する判定手段と、 この判定手段により前記リフレッシュ行アドレス信号が
第1グループに属する行を指定するものであると判定さ
れたとき、前記リフレッシュ信号と同一周期のタイミン
グ信号に応答してそのときの前記リフレッシュ行アドレ
ス信号により指定される行を活性化する手段と、 前記判定手段により前記リフレッシュ行アドレス信号が
第2グループに属する行を指定するものであると判定さ
れたとき、前記リフレッシュ信号の複数倍の周期のタイ
ミング信号に応答してそのときの前記リフレッシュ行ア
ドレス信号により指定される行を活性化する手段と、 を含むことを特徴とするダイナミック型メモリ装置。 - 【請求項3】 前記判定手段は、前記リフレッシュ行ア
ドレス信号を入力として、これ等各アドレスに対応して
対応アドレスが前記第1及び第2グループのいずれに属
するかを示すグループ情報が予め格納された記憶手段で
あることを特徴とする請求項2記載のダイナミック型メ
モリ装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5201011A JP2546161B2 (ja) | 1992-07-22 | 1993-07-21 | ダイナミック型メモリ装置 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4-194374 | 1992-07-22 | ||
JP19437492 | 1992-07-22 | ||
JP5201011A JP2546161B2 (ja) | 1992-07-22 | 1993-07-21 | ダイナミック型メモリ装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0689571A JPH0689571A (ja) | 1994-03-29 |
JP2546161B2 true JP2546161B2 (ja) | 1996-10-23 |
Family
ID=26508465
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5201011A Expired - Lifetime JP2546161B2 (ja) | 1992-07-22 | 1993-07-21 | ダイナミック型メモリ装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2546161B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6898142B2 (en) | 2000-10-30 | 2005-05-24 | Nec Electronics Corporation | Semiconductor memory, method for controlling refreshment of it, and method for setting memory cell array specific area for realizing the control method |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4246812B2 (ja) * | 1997-06-12 | 2009-04-02 | パナソニック株式会社 | 半導体回路及びその制御方法 |
KR100402099B1 (ko) * | 2000-12-29 | 2003-10-17 | 주식회사 하이닉스반도체 | 메모리소자의 리프레쉬주기 발생회로 |
JP4416372B2 (ja) | 2002-02-25 | 2010-02-17 | 富士通マイクロエレクトロニクス株式会社 | 半導体記憶装置 |
TWI262504B (en) * | 2003-04-15 | 2006-09-21 | Ibm | Dynamic semiconductor memory device |
JP2005116106A (ja) | 2003-10-09 | 2005-04-28 | Elpida Memory Inc | 半導体記憶装置とその製造方法 |
US7990795B2 (en) * | 2009-02-19 | 2011-08-02 | Freescale Semiconductor, Inc. | Dynamic random access memory (DRAM) refresh |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0828116B2 (ja) * | 1989-07-17 | 1996-03-21 | 日本電気株式会社 | 半導体記憶装置 |
-
1993
- 1993-07-21 JP JP5201011A patent/JP2546161B2/ja not_active Expired - Lifetime
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6898142B2 (en) | 2000-10-30 | 2005-05-24 | Nec Electronics Corporation | Semiconductor memory, method for controlling refreshment of it, and method for setting memory cell array specific area for realizing the control method |
Also Published As
Publication number | Publication date |
---|---|
JPH0689571A (ja) | 1994-03-29 |
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