JP2545825B2 - Semiconductor memory device - Google Patents
Semiconductor memory deviceInfo
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は擬似ワード線を備えた半導体記憶装置に関す
る。The present invention relates to a semiconductor memory device having a pseudo word line.
本発明は擬似ワード線を備えた半導体記憶装置であっ
て、第１のアドレス信号により第１の選択信号を発生す
る第１のデコーダと、第２のアドレス信号により第２の
選択信号を発生する第２のデコーダと、この第１及び第
２の選択信号が供給され、ワード線選択信号を発生する
ワード線駆動論理回路と、この第２の選択信号が供給さ
れ、ワード線伝達時間とほぼ同じ遅延時間を有する擬似
ワード線遅延信号を発生する擬似ワード線と、この擬似
ワード線遅延信号が供給され、センスアンプ駆動信号を
発生するセンスアンプ駆動信号発生回路とを有すること
により、センスアンプ駆動信号を良好なタイミングでセ
ンスアンプに供給できる様にしたものである。The present invention is a semiconductor memory device having a pseudo word line, wherein a first decoder that generates a first selection signal in response to a first address signal and a second selection signal in response to a second address signal are generated. A second decoder, a word line drive logic circuit which is supplied with the first and second selection signals and generates a word line selection signal, and a second line selection signal which is supplied with the second selection signal and have substantially the same word line transmission time. By including a pseudo word line that generates a pseudo word line delay signal having a delay time and a sense amplifier drive signal generation circuit that is supplied with this pseudo word line delay signal and generates a sense amplifier drive signal, the sense amplifier drive signal Can be supplied to the sense amplifier at good timing.
従来、擬似ワード線を備えた半導体記憶装置、例えば
ダイナミック・ランダム・アクセス・メモリ（以下、DR
AMという）として第３図にその要部を示す様なものが提
案されている。Conventionally, a semiconductor memory device provided with a pseudo word line, for example, a dynamic random access memory (hereinafter referred to as DR
AM) is proposed as shown in FIG.
このDRAMは、第１のデコーダを構成する行デコーダ
（１）と第２のデコーダを構成する２ビットデコーダ
（２）とトランスファゲート部（３）とを設け、Ｎビッ
トの行アドレス信号A0,A1,…ANによって指定されるワー
ド線をこれら行デコーダ（１）と２ビットデコーダ
（２）とトランスファゲート部（３）とで選択し、２ビ
ットデコーダ（２）を介してこの選択されたワード線に
ワード線駆動信号を供給する様に構成されたものであ
る。This DRAM is provided with a row decoder (1) forming a first decoder, a 2-bit decoder (2) forming a second decoder, and a transfer gate unit (3), and an N-bit row address signal A 0 , The word line designated by A 1 , ... A N is selected by the row decoder (1), the 2-bit decoder (2) and the transfer gate unit (3), and is selected by the 2-bit decoder (2). The word line drive signal is supplied to the word line.
即ち、このDRAMにおいては、行アドレス信号A0,A1,…
ANのうち下位の２ビットを除く行アドレス信号A0,A1,…
AN-2については、これを行アドレス信号入力端子（1
A0）（1A1）…（1AN-2）を介して行デコーダ（１）に供
給し、この行デコーダ（１）において、トランスファゲ
ート部（３）に供給するゲート信号を形成し、このゲー
ト信号を出力端子（1B0）（1B1）…（1BM）を介してト
ランスファゲート部（３）に供給し得る様になされてい
る。That is, in this DRAM, the row address signals A 0 , A 1 , ...
Row address signals A 0 , A 1 , ... Excluding the lower 2 bits of A N
For A N-2 , connect this to the row address signal input terminal (1
A 0 ) (1A 1 ) ... (1A N-2 ) is supplied to the row decoder (1), and in this row decoder (1), a gate signal to be supplied to the transfer gate unit (3) is formed. The gate signal can be supplied to the transfer gate section (3) via the output terminals (1B 0 ) (1B 1 ) ... (1B M ).
また行アドレス信号A0,A1,…ANのうち下位の２ビット
の行アドレス信号AN-1,ANについては、これを行アドレ
ス信号入力端子（1AN-1）（1AN）を介して２ビットデコ
ーダ（２）に供給する様になされている。ここに、この
２ビットデコーダ（２）は、行アドレス信号AN-1,ANに
基いてワード線駆動信号発生回路（４）において発生さ
れる第５図Ａに示すワード線駆動信号SWをその出力端子
（2A0），（2A1），（2A2）又は（2A3）に出力し得る様
になされている。Further, of the row address signals A 0 , A 1 , ... A N , the lower 2 bits of the row address signals A N-1 , A N are input to the row address signal input terminals (1A N-1 ) (1A N ). Is supplied to the 2-bit decoder (2) via. Here, the 2-bit decoder (2), the row address signals A N-1, A word line drive signal generating circuit based on N (4) a word line driving signal S W shown in FIG. 5 A to be generated in Can be output to its output terminal (2A 0 ), (2A 1 ), (2A 2 ) or (2A 3 ).
またトランスファゲート部（３）は、第４図に示す様
に、行デコーダ（１）の出力端子（1B0）（1B1）…（1B
M）と同数のゲート回路部（5G0）（5G1）…（5GM）を設
けることによって構成されている。この場合、これらゲ
ート回路部（5G0）（5G1）…（5GM）は夫々４個のゲー
ト回路（5G0A）（5G0B）（5G0C）（5G0D），（5G1A）
（5G1B）（5G1C）（5G1D）…（5GMA）（5GMB）（5GMC）
（5GMD）から構成されており、これら４個のゲート回路
（5G0A）（5G0B）（5G0C）（5G0D），（5G1A）（5G1B）
（5G1C）（5G1D）…（5GMA）（5GMB）（5GMC）（5GMD）
の夫々の制御端子（6G0A）（6G0B）（6G0C）（6G0D），
（6G1A）（6G1B）（6G1C）（6G1D）…（6GMA）（6GMB）
（6GMC）（6GMD）は共通接続されて行デコーダ（１）の
出力端子（1B0）（1B1）…（1BM）に接続されている。
また、ゲート回路部（5G0）（5G1）…（5GM）の第１番
目のゲート回路（5G0A）（5G1A）…（5GMA）の入力端子
（7G0A）（7G1A）…（7GMA）、第２番目のゲート回路
（5G0B）（5G1B）…（5GMB）の入力端子（7G0B）（7
G1B）…（7GMB）、第３番目のゲート回路（5G0C）（5G
1C）…（5GMC）の入力端子（7G0C）（7G1C）…（7GMC）
及び第４番目のゲート回路（5G0D）（5G1D）…（5GMD）
の入力端子（7G0D）（7G1D）…（7GMD）は夫々共通接続
され２ビットデコーダの出力端子（2A0）（2A1）（2
A2）及び（2A3）に接続されると共にゲート回路（5
G0A）（5G0B）…（5GMD）の出力端子（8G0A）（8G0B）
…（8GMD）は夫々メモリセルアレイ部（９）のワード線
（10W0A）（10W0B）…（10WMD）に接続されている。こ
こにゲート回路（5G0A）（5G0B）…（5GMD）はすべて同
一の構成とされており、これを例えばゲート回路（5
G0A）について説明すると、ｐチャネル絶縁ゲート型電
界効果トランジスタ（以下、pMOS FETという）（11）及
びｎチャネル絶縁ゲート型電界効果トランジスタ（以
下、nMOS FETという）（12）のゲート電極を共通接続し
てこれを制御端子（6G0A）に接続し、pMOS FET（11）の
ソース電極を入力端子（7G0A）に接続し、nMOS FET（1
2）のソース電極を接地し、pMOS FET（11）のドレイン
電極とnMOS FET（12）のドレイン電極とを共通接続して
これを出力端子（8G0A）及び後述するフローティング防
止用のnMOS FET（13）のドレイン電極に接続し、nMOS F
ET（13）のソース電極を接地し、nMOS FET（13）のゲー
ト電極を後述する所定の制御信号が供給される端子（1
4）に接続することによって構成されている。The transfer gate section (3) is, as shown in FIG. 4, output terminals (1B 0 ) (1B 1 ) ... (1B) of the row decoder (1).
M ) and gate circuits (5G 0 ) (5G 1 ) ... (5G M ) are provided. In this case, these gate circuit parts (5G 0 ) (5G 1 ) ... (5G M ) each have four gate circuits (5G 0A ) (5G 0B ) (5G 0C ) (5G 0D ), (5G 1A ).
(5G 1B ) (5G 1C ) (5G 1D ) ... (5G MA ) (5G MB ) (5G MC )
(5G MD ), these four gate circuits (5G 0A ) (5G 0B ) (5G 0C ) (5G 0D ), (5G 1A ) (5G 1B ).
(5G 1C ) (5G 1D ) ... (5G MA ) (5G MB ) (5G MC ) (5G MD )
Control terminals (6G 0A ) (6G 0B ) (6G 0C ) (6G 0D ),
(6G 1A ) (6G 1B ) (6G 1C ) (6G 1D )… (6G MA ) (6G MB )
(6G MC ) and (6G MD ) are commonly connected and connected to the output terminals (1B 0 ) (1B 1 ) ... (1B M ) of the row decoder (1).
Also, the input terminals (7G 0A ) (7G 1A ) ... of the first gate circuit (5G 0A ) (5G 1A ) ... (5G MA ) of the gate circuit section (5G 0 ) (5G 1 ) ... (5G M ) ... (7G MA ), second gate circuit (5G 0B ) (5G 1B ) ... (5G MB ) input terminal (7G 0B ) (7
G 1B ) ... (7G MB ), 3rd gate circuit (5G 0C ) (5G
1C )… (5G MC ) input terminal (7G 0C ) (7G 1C )… (7G MC )
And the fourth gate circuit (5G 0D ) (5G 1D ) ... (5G MD ).
Input terminals (7G 0D ) (7G 1D ) ... (7G MD ) are commonly connected to each other, and output terminals (2A 0 ) (2A 1 ) (2
A 2 ) and (2A 3 ) and a gate circuit (5
G 0A ) (5G 0B ) ... (5G MD ) output terminal (8G 0A ) (8G 0B ).
(8G MD ) are connected to the word lines (10W 0A ) (10W 0B ) ... (10W MD ) of the memory cell array unit (9). Here, the gate circuits (5G 0A ) (5G 0B ) ... (5G MD ) are all configured in the same manner.
G 0A ), the gate electrodes of a p-channel insulated gate field effect transistor (hereinafter referred to as pMOS FET) (11) and an n-channel insulated gate field effect transistor (hereinafter referred to as nMOS FET) (12) are commonly connected. Then, connect this to the control terminal (6G 0A ), connect the source electrode of the pMOS FET (11) to the input terminal (7G 0A ), and connect the nMOS FET (1
The source electrode of 2) is grounded, the drain electrode of pMOS FET (11) and the drain electrode of nMOS FET (12) are connected in common, and this is connected to the output terminal (8G 0A ) and the nMOS FET ( 13) Connect to the drain electrode of nMOS F
The source electrode of the ET (13) is grounded, and the gate electrode of the nMOS FET (13) is connected to a terminal (1
4) by connecting to.
斯るDRAMにおいては、行アドレス信号A0,A1,…ANによ
って例えばワード線（10W0A）が指定されると、行デコ
ーダ（１）は出力端子（1B0）にローレベル電圧を出力
すると共にその他の出力端子（1B1）…（1BM）にはハイ
レベル電圧を出力する。この場合、ゲート回路（5G0A）
のpMOS FET（11）及びゲート回路（5G0B）（5G0C）（5G
0D）の夫々のpMOS FET（図示せず）がオン状態になるの
で、これらゲート回路（5G0A）（5G0B）（5G0C）及び
（5G0D）のみがオン状態となり、その他のゲート回路
（5G1A）（5G1B）…（5GMD）はオフ状態となる。また、
この場合、２ビットデコーダ（２）は出力端子（2A0）
にのみワード線駆動信号SWを出力し、このワード線駆動
信号SWはゲート回路部（5G0）（5G1）…（5GM）の第１
番目のゲート回路（5G0A）（5G1A）…（5GMA）に供給さ
れる。しかし、この場合、ゲート回路（5G0A）（5G1A）
…（5GMA）のうちオン状態となっているゲート回路は
（5G0A）のみであるから、ワード線駆動信号SWはこのゲ
ート回路（5G0A）を介してワード線10W0Aに供給され
る。ここにゲート回路部（5G0）のゲート回路（5G0B）
（5G0C）及び（5G0D）については、オン状態とされる
が、ワード線駆動信号SWの供給を受けないので、これら
のゲート回路（5G0B）（5G0C）及び（5G0D）のpMOS FET
が所謂フローティング状態となり、誤動作を引き起こす
おそれがある。このため、このDRAMにおいては、この場
合、ゲート回路（5G0A）のフローティング防止用のnMOS
FET（13）のゲート電極にローレベル電圧を供給し、こ
のnMOS FET（13）をオフ状態とすると共にゲート回路
（5G0B）（5G0C）及び（5G0D）のフローティング防止用
のnMOS FETのゲート電極にハイレベル電圧を供給して、
ゲート回路（5G0B）（5G0C）及び（5G0D）のフローティ
ング防止用のnMOS FETをオン状態となし、スイッチング
用のpMOS FETのドレイン電極をこのフローティング防止
用のnMOSFETを介して接地し、フローティング状態を回
避する様になしている。尚、この様に行デコーダ
（１）、２ビットデコーダ（２）及びトランスファゲー
ト部（３）が設けられる理由は、DRAMの微細化に伴って
ワード線間の距離が短かくなり、従来の様に行デコーダ
を形成することができなくなったためである。In such DRAM, when a word line (10W 0A ) is designated by the row address signals A 0 , A 1 , ... A N , the row decoder (1) outputs a low level voltage to the output terminal (1B 0 ). At the same time, a high level voltage is output to the other output terminals (1B 1 ) ... (1B M ). In this case, the gate circuit (5G 0A )
PMOS FET (11) and gate circuit (5G 0B ) (5G 0C ) (5G
Since the respective pMOS FETs (not shown) of ( 0D ) are turned on, only these gate circuits (5G 0A ) (5G 0B ) (5G 0C ) and (5G 0D ) are turned on, and the other gate circuits (5G 0A ). 5G 1A ) (5G 1B ) ... (5G MD ) is turned off. Also,
In this case, the 2-bit decoder (2) has an output terminal (2A 0 )
Outputs word line driving signal S W only, the word line driving signal S W is a gate circuit section (5G 0) (5G 1) ... first (5G M)
The fifth gate circuit (5G 0A ) (5G 1A ) ... (5G MA ) is supplied. But in this case, the gate circuit (5G 0A ) (5G 1A )
... The gate circuit in the ON state of (5G MA) because only (5G 0A), is supplied to the word line 10 W 0A by the word line drive signal S W through the gate circuit (5G 0A) . Here is the gate circuit (5G 0 ) gate circuit (5G 0B )
For (5G 0C) and (5G 0D), but is turned on, it does not receive the supply of the word line drive signal S W, these gate circuits (5G 0B) (5G 0C) and (5G 0D) pMOS FET
Is in a so-called floating state, which may cause a malfunction. Therefore, in this DRAM, in this case, the nMOS for floating prevention of the gate circuit (5G 0A )
A low-level voltage is supplied to the gate electrode of the FET (13) to turn off this nMOS FET (13) and to prevent floating of the gate circuits (5G 0B ) (5G 0C ) and (5G 0D ). Supply a high level voltage to the gate electrode,
Floating prevention nMOS FETs of the gate circuits (5G 0B ), (5G 0C ), and (5G 0D ) are turned on, and the drain electrode of the switching pMOS FET is grounded via this floating prevention nMOSFET to float. I try to avoid the situation. The reason why the row decoder (1), the 2-bit decoder (2), and the transfer gate unit (3) are provided in this way is that the distance between word lines becomes shorter with the miniaturization of DRAM. This is because it is no longer possible to form a row decoder.
この様にしてこのDRAMにおいては、ワード線が選択さ
れるが、また同時に列アドレス信号入力端子（15B0）
（15B1）…（15BN）を介して列デコーダ（15）に供給さ
れる列アドレス信号B0,B1…BNに基いてビット線が選択
され、選択されたワード線と選択されたビット線とに接
続されたメモリセルから情報信号が読み出され、この情
報信号がセンスアンプ（16）によって増幅され、出力バ
ッファ回路（17）を介して出力端子（18）に出力され
る。この場合、センスアンプ（16）はセンスアンプ駆動
信号発生回路（19）から供給される第５図Ｃに示すセン
スアンプ駆動信号SSに基いて動作する様になされてい
る。In this way, the word line is selected in this DRAM, but at the same time, the column address signal input terminal (15B 0 )
Bit lines are selected based on the column address signals B 0 , B 1 ... B N supplied to the column decoder (15) via (15B 1 ) ... (15B N ) and selected as the selected word line. An information signal is read from the memory cell connected to the bit line, this information signal is amplified by the sense amplifier (16) and output to the output terminal (18) via the output buffer circuit (17). In this case, the sense amplifier (16) operates based on the sense amplifier drive signal S S shown in FIG. 5C supplied from the sense amplifier drive signal generation circuit (19).
また斯るDRAMにおいては、ワード線駆動信号発生回路
（４）から、第５図Ａに示す様な端部を急峻とするワー
ド線駆動信号SWが発生され、これがワード線（10W0A）
（10W0B）…（10WMD）に供給されるが、ワード線（10W
0A）（10W0B）…（10WMD）の電圧は、ワード線（10
W0A）（10W0B）…（10WMD）の有する容量等に起因し
て、第５図Ｂに示す様に有限の時間ｔをもって立ち上が
ることになる。ここにセンスアンプ（16）に対するセン
スアンプ駆動信号SSの供給は、第５図Ｃに示す様にワー
ド線（10W0A）（10W0B）…（10WMD）の電圧が完全にハ
イレベル電圧VHになった時点において行うのが理想的で
あって、第５図Ｄに示す様にこの時点よりも遅延させる
と所謂アクセスタイムが大きくなってしまうという不都
合があり、また第５図Ｅに示す様にワード線がハイレベ
ル電圧になるよりも早く供給すると誤動作が招来すると
いう不都合がある。In Mata斯Ru DRAM, a word line drive signal generating circuit (4), word line drive signal S W to steep end, such as shown in Figure 5 A is generated, which is a word line (10 W 0A)
(10W 0B ) ... (10W MD ), but the word line (10W
0A ) (10W 0B ) ... (10W MD ) voltage
Due to the capacity of W 0A ) (10W 0B ) ... (10W MD ) and the like, it rises after a finite time t as shown in FIG. 5B. Supply of the sense amplifier drive signal S S to the sense amplifier (16) is such that the voltage of the word lines (10W 0A ) (10W 0B ) ... (10W MD ) is completely high level voltage V as shown in FIG. 5C. Ideally, it is performed at the time when it becomes H, and if it is delayed from this time as shown in FIG. 5D, there is a disadvantage that the so-called access time becomes long, and as shown in FIG. 5E. If the word line is supplied earlier than the high level voltage, a malfunction may occur.
このため、斯る従来のDRAMにおいては、第３図に示す
様に、ワード線（10W0A）（10W0B）…（10WMD）とは別
個に、このワード線（10W0A）（10W0B）…（10WMD）と
同一の長さと３次元形状を有する擬似ワード線（20）を
設け、ワード線駆動信号発生回路（４）の出力側をドラ
イバー回路（21）を介して擬似ワード線（20）の一端に
接続すると共に、この擬似ワード線（20）の他端をセン
スアンプ駆動信号発生回路（19）のワード線電圧測定端
子（19A）に接続し、ワード線駆動信号発生回路（４）
において発生されるワード線駆動信号SWを２ビットデコ
ーダ（２）を介してワード線（10W0A）又は（10W0B）…
（10WMC）又は（10WMD）に供給すると共にドライバー回
路（21）を介して擬似ワード線（20）に供給し、センス
アンプ駆動信号発生回路（19）において、擬似ワード線
（20）の電圧変化を測定し、この擬似ワード線（20）の
電圧が完全にハイレベル電圧VHに達した時点でセンスア
ンプ駆動信号SSをセンスアンプ（16）に供給する様にし
ている。Therefore, in such a conventional DRAM, as shown in FIG. 3, this word line (10W 0A ) (10W 0B ) is provided separately from the word line (10W 0A ) (10W 0B ) ... (10W MD ). A pseudo word line (20) having the same length and three-dimensional shape as (10W MD ) is provided, and the output side of the word line drive signal generation circuit (4) is connected to the pseudo word line (20) via the driver circuit (21). ) And the other end of the pseudo word line (20) is connected to the word line voltage measuring terminal (19A) of the sense amplifier drive signal generation circuit (19), and the word line drive signal generation circuit (4) is connected.
Via the 2-bit decoder (2) the word line drive signal S W generated in the word line (10 W 0A) or (10 W 0B) ...
Supply to (10W MC ) or (10W MD ) and to the pseudo word line (20) through the driver circuit (21), and the voltage of the pseudo word line (20) in the sense amplifier drive signal generation circuit (19). The change is measured, and the sense amplifier drive signal S S is supplied to the sense amplifier (16) when the voltage of the pseudo word line (20) completely reaches the high level voltage V H.
この様に従来のDRAMにおいては、擬似ワード線（20）
が完全にハイレベル電圧VHになった時点をワード線（10
W0A）又は（10W0B）…（10WMC）又は（10WMD）がハイレ
ベル電圧VHになった時点と擬制しているが、斯る従来の
DRAMにおいては、ワード線（10W0A）（10W0B）…（10W
MD）に対しては２ビットデコーダ（２）を介してワード
線駆動信号SWを供給し、また、擬似ワード線（20）に対
してはドライバー回路（21）を介してワード線駆動信号
SWを供給する様にしているので、擬似ワード線（20）が
ハイレベル電圧VHになる時点とワード線（10W0A）（10W
0B）…（10WMD）がハイレベル電圧VHになる時点とに差
が生じてしまい、センスアンプ駆動信号SSを良好なタイ
ミングでセンスアンプ（16）に供給することができない
場合があるという不都合があった。そこで、また、斯る
従来のDRAMにおいては、センスアンプ駆動信号SSを良好
なタイミングでセンスアンプ（16）に供給する様にする
ために、試作及び評価を繰り返えさなければならないと
いう不都合もあった。尚、トランスファゲート部（３）
はワード線（10W0A）（10W0B）…（10WMD）の立ち上が
り時間に何等影響しないことが確認されている。Thus, in the conventional DRAM, the pseudo word line (20)
Word lines when the became completely high-level voltage V H (10
W 0A ) or (10W 0B ) ... (10W MC ) or (10W MD ) is assumed to be at the time of reaching the high level voltage V H.
In DRAM, word line (10W 0A ) (10W 0B ) ... (10W
The word line drive signal SW is supplied to the MD ) via the 2-bit decoder (2), and the word line drive signal to the pseudo word line (20) via the driver circuit (21).
Since SW is supplied, when the pseudo word line (20) reaches the high level voltage V H and when the word line (10W 0A ) (10W
0B ) ... (10W MD ) may be different from the time when it becomes the high level voltage V H , and the sense amplifier drive signal S S may not be supplied to the sense amplifier (16) at good timing. There was an inconvenience. Therefore, also in such a conventional DRAM, in order to supply the sense amplifier drive signal S S to the sense amplifier (16) at a good timing, there is a disadvantage that trial manufacture and evaluation must be repeated. there were. The transfer gate section (3)
Has been confirmed to have no effect on the rise time of the word lines (10W 0A ) (10W 0B ) ... (10W MD ).
本発明は、斯る点に鑑み、センスアンプ駆動信号を良
好なタイミングでセンスアンプに供給し得る様にした半
導体記憶装置を提供することを目的とする。The present invention has been made in view of the above circumstances, and an object thereof is to provide a semiconductor memory device capable of supplying a sense amplifier drive signal to the sense amplifier at a good timing.
本願発明による半導体記憶装置は例えば第１図に示す
如く、第１のアドレス信号により第１の選択信号を発生
する第１のデコーダ（１）と、第２のアドレス信号によ
り第２の選択信号を発生する第２のデコーダ（２）と、
この第１及び第２の選択信号が供給され、ワード線選択
信号を発生するワード線駆動論理回路（３）と、この第
２の選択信号が供給され、ワード線伝達時間とほぼ同じ
遅延時間を有する擬似ワード線遅延信号を発生する擬似
ワード線（22A0）（22A1）（22A2）（22A3）と、この擬
似ワード線遅延信号が供給され、センスアンプ駆動信号
を発生するセンスアンプ駆動信号発生回路（19）とを有
するものである。For example, as shown in FIG. 1, the semiconductor memory device according to the present invention provides a first decoder (1) for generating a first selection signal by a first address signal and a second selection signal by a second address signal. A second decoder (2) that occurs,
The first and second selection signals are supplied to the word line drive logic circuit (3) for generating the word line selection signal, and the second selection signal is supplied to provide a delay time substantially the same as the word line transmission time. Pseudo word line (22A 0 ) (22A 1 ) (22A 2 ) (22A 3 ) that generates the pseudo word line delay signal and a sense amplifier drive that is supplied with this pseudo word line delay signal A signal generating circuit (19).
斯る本発明に依れば、擬似ワード線（22A0）（22A1）
（22A2）（22A3）に対するワード線駆動信号SWの供給
は、ワード線（10W0A）（10W0B）…（10WMD）に対する
ワード線駆動信号SWの供給と同様に、第２のデコーダ
（２）を介して行う様になされているので、擬似ワード
線（22A0）（22A1）（22A2）（22A3）に対するワード線
駆動信号SWの伝達時間とワード線（10W0A）（10W0B）…
（10WMD）に対するワード線駆動信号SWの伝達時間とは
一致する。According to the present invention, the pseudo word lines (22A 0 ) (22A 1 )
(22A 2) supply of the word line driving signal S W for (22A 3), the word line (10W 0A) (10W 0B) ... Like the supply of the word line driving signal S W for (10 W MD), of the second since being made as performs via the decoder (2), a pseudo word line (22A 0) (22A 1) (22A 2) (22A 3) for the word line drive signal S W transmission time and the word line (10 W 0A ) (10W 0B ) ...
Coincides with (10 W MD) transmission time of the word line drive signal S W against.
従って、本発明に依れば、センスアンプ駆動信号SSを
良好なタイミングでセンスアンプ（16）に供給すること
ができる。Therefore, according to the present invention, the sense amplifier drive signal S S can be supplied to the sense amplifier (16) at good timing.
以下、第１図及び第２図を参照して、本発明半導体記
憶装置の一実施例につき本発明をDRAMに適用した場合を
例にして説明しよう。尚、この第１図及び第２図におい
て、第３図及び第４図に対応する部分には同一符号を付
し、その詳細説明は省略する。One embodiment of the semiconductor memory device of the present invention will be described below with reference to FIGS. 1 and 2 by taking the case where the present invention is applied to a DRAM as an example. In FIGS. 1 and 2, parts corresponding to those in FIGS. 3 and 4 are designated by the same reference numerals, and detailed description thereof will be omitted.
本例においては、第１図及び第２図に示す様に、ワー
ド線（10W0A）（10W0B）…（10WMD）と同一の長さを有
する４本の擬似ワード線（22A0）（22A1）（22A2）及び
（22A3）を設け、これら４本の擬似ワード線（22A0）
（22A1）（22A2）及び（22A3）の一端を夫々２ビットデ
コーダ（２）の出力端子（22A0）（22A1）（22A2）及び
（22A3）に接続すると共に、これら４本の擬似ワード線
（22A0）（22A1）（22A2）及び（22A3）の他端をセンス
アンプ駆動信号発生回路（19）のワード線電圧測定端子
（19A0）（19A1）（19A2）及び（19A3）に接続する。こ
の場合、このセンスアンプ駆動信号発生回路（19）にお
いては、ワード線駆動信号SWが供給された擬似ワード線
（22A0）又は（22A1）又は（22A2）又は（22A3）を選択
し、この選択したワード（22A0）又は（22A1）又は（22
A2）又は（22A3）の電圧変化を測定できる様にし、選択
したワード線（22A0）又は（22A1）又は（22A2）又は
（22A3）がハイレベル電圧VHになったとき、第５図Ｃに
示すセンスアンプ駆動信号SSを出力し得る様にする。そ
の他については第３図従来例と同様に構成する。In this example, as shown in FIGS. 1 and 2, four pseudo word lines (22A 0 ) (22A 0 ) (22A 0 ) (10W 0A ) (10W 0B ) ... (10W MD ) have the same length. 22A 1 ) (22A 2 ) and (22A 3 ) are provided, and these four pseudo word lines (22A 0 )
(22A 1) (22A 2) and while connected to the output terminal of one end respectively 2 bits decoder (22A 3) (2) ( 22A 0) (22A 1) (22A 2) and (22A 3), these 4 The other ends of the pseudo word lines (22A 0 ) (22A 1 ) (22A 2 ) and (22A 3 ) are connected to the word line voltage measuring terminals (19A 0 ) (19A 1 ) (of the sense amplifier drive signal generation circuit (19). 19A 2 ) and (19A 3 ). In this case, the sense amplifier drive signal generation circuit (19) selects the pseudo word line (22A 0 ) or (22A 1 ) or (22A 2 ) or (22A 3 ) to which the word line drive signal SW is supplied. The selected word (22A 0 ) or (22A 1 ) or (22A
A 2) or (the manner to measure the voltage change of 22A 3), the word lines (22A 0 selected) or (22A 1) or (22A 2), or (22A 3) When was the high level voltage V H , So that the sense amplifier drive signal S S shown in FIG. 5C can be output. Others are similar to those of the conventional example shown in FIG.
この様に構成された本例のDRAMにおいても、第３図従
来例と同様に行デコーダ（１）に供給される行アドレス
信号A0,A1,…AN及び列デコーダ（15）に供給される列ア
ドレス信号B0,B1,…BNに基いてワード線及びビット線が
選択され、指定されたメモリセルに蓄積された情報信号
が読み出され、この読み出された情報信号がセンスアン
プ（16）によって増幅され、出力バッファ回路（17）を
介して出力端子（18）に出力される。Also in the DRAM of this example configured as described above, the row address signals A 0 , A 1 , ... A N and the column decoder (15) are supplied to the row decoder (1) as in the conventional example of FIG. column address signal B 0, B 1 being, ... the selected word line and the bit line is based on B N, the information signals stored in the designated memory cell is read out, the read information signal It is amplified by the sense amplifier (16) and output to the output terminal (18) via the output buffer circuit (17).
ここに本例のDRAMにおいては、２ビットデコーダ
（２）の出力端子（2A0）（2A1）（2A2）及び（2A3）に
夫々擬似ワード線（22A0）（22A1）（22A2）及び（22
A3）を接続し、擬似ワード線（22A0）（22A1）（22A2）
又は（22A3）に対するワード線駆動信号SWの供給を、ワ
ード線（10W0A）（10W0B）…（10WMD）に対するワード
線駆動信号SWの供給と同様に、２ビットデコーダ（２）
を介して行い、条件を一致させる様になされているの
で、ワード線（10W0A）（10W0B）…（10WMD）に対する
ワード線駆動信号SWの伝達時間、即ちワード線（10
W0A）（10W0B）…（10WMD）がハイレベル電圧VHになる
時間と、擬似ワード線（22A0）（22A1）（22A2）（22
A3）に対するワード線駆動信号SWの伝達時間、即ち擬似
ワード線（22A0）（22A1）（22A2）（22A3）がハイレベ
ル電圧VHになる時間とが一致するところとなる。In the DRAM of this example, the pseudo word lines (22A 0 ) (22A 1 ) (22A 2) are connected to the output terminals (2A 0 ) (2A 1 ) (2A 2 ) and (2A 3 ) of the 2-bit decoder (2), respectively. 2 ) and (22
Connect the A 3), the pseudo word line (22A 0) (22A 1) (22A 2)
Or the supply of the word line drive signal S W for (22A 3), the word line (10 W 0A) (10 W 0B) ... Like the supply of the word line driving signal S W for (10 W MD), 2-bit decoder (2)
Carried through, since it is made so as to match the condition, a word line (10W 0A) (10W 0B) ... (10W MD) transmission time of the word line drive signal S W for, i.e. the word lines (10
W 0A ) (10W 0B ) ... (10W MD ) becomes high level voltage V H , and pseudo word line (22A 0 ) (22A 1 ) (22A 2 ) (22
A 3) transmission time of the word line drive signal S W for, that is, where the pseudo word line (22A 0) (22A 1) (22A 2) (22A 3) becomes a high level voltage V H time matches .
従って、本例のDRAMにおいては、良好なタイミング
で、即ち、ワード線（10W0A）（10W0B）…（10WMD）が
ハイレベル電圧VHになった時点でセンスアンプ駆動信号
SSをセンスアンプ（16）に供給することができるという
利益がある。Therefore, in the DRAM of this example, the sense amplifier drive signal is output at good timing, that is, when the word lines (10W 0A ) (10W 0B ) ... (10W MD ) reach the high level voltage V H.
The advantage is that S S can be fed to the sense amplifier (16).
従って、また本例のDRAMにおいては、センスアンプ駆
動信号SSを良好なタイミングでセンスアンプ（16）に供
給し得る様にするために試作及び評価を繰り返えすとい
う作業を不要にすることができるという利益がある。Therefore, in the DRAM of this example, it is possible to eliminate the work of repeating trial manufacture and evaluation in order to supply the sense amplifier drive signal S S to the sense amplifier (16) at a good timing. There is a benefit of being able to do it.
尚、上述実施例においては、単一のメモリセルアレイ
部（９）を設ける様にした場合について述べたが、本発
明はこの上述実施例に限らず、複数のメモリセルアレイ
部を設ける場合にも適用でき、この場合にも上述同様の
作用効果を得ることができる。In the above-mentioned embodiment, the case where a single memory cell array section (9) is provided has been described, but the present invention is not limited to the above-mentioned embodiment and is also applied to the case where a plurality of memory cell array sections are provided. It is possible to obtain the same effect as above.
また上述実施例においては、本発明をDRAMに適用した
場合につき述べたが、この代わりに、スタティック・ラ
ンダム・アクセス・メモリ（SRAM）やリード・オンリー
・メモリ（ROM）にも適用でき、この場合にも、上述同
様の作用効果を得ることがてきる。Further, in the above-mentioned embodiment, the case where the present invention is applied to the DRAM is described, but instead of this, the present invention can also be applied to the static random access memory (SRAM) and the read only memory (ROM). Also, it is possible to obtain the same effect as the above.
更に本発明は上述実施例に限らず、本発明の要旨を逸
脱することなく、その他種々の構成が取り得ることは勿
論である。Furthermore, the present invention is not limited to the above-mentioned embodiments, and it goes without saying that various other configurations can be adopted without departing from the gist of the present invention.
本発明に依れば、擬似ワード線（22A0）（22A1）（22
A2）（22A3）に対するワード線駆動信号SWの伝達時間と
ワード線（10W0A）（10W0B）…（10WMD）に対するワー
ド線駆動信号SWの伝達時間とが一致する様になされてい
るので、センスアンプ駆動信号SSを良好なタイミングで
センスアンプ（16）に供給することができるという利益
がある。According to the present invention, the pseudo word lines (22A 0 ) (22A 1 ) (22A
A 2) (22A 3) for the word line drive signal S W transmission time and the word line (10W 0A) (10W 0B) ... ( and the 10 W MD) transmission time of the word line drive signal S W for made so as to match Therefore, there is an advantage that the sense amplifier drive signal S S can be supplied to the sense amplifier (16) at a good timing.
従って、また、本発明に依れば、センスアンプ駆動信
号SSを良好なタイミングでセンスアンプ（16）に供給し
得る様にするために試作及び評価を繰り返えすという作
業を不要にすることができるという利益がある。Therefore, according to the present invention, it is not necessary to repeat the trial manufacture and evaluation in order to supply the sense amplifier drive signal S S to the sense amplifier (16) at a good timing. There is a benefit of being able to
第１図は本発明半導体記憶装置の一実施例の要部を示す
構成図、第２図は第１図例の説明に供する線図、第３図
は従来の半導体記憶装置の要部を示す構成図、第４図は
第３図例の説明に供給する線図、第５図は本発明の説明
に供する線図である。 （１）は行デコーダ、（２）は２ビットデコーダ、
（３）はトランスファゲート部、（４）はワード線駆動
信号発生回路、（９）はメモリセルアレイ部、（10
W0A）（10W0B）…（10WMD）は夫々ワード線、（15）は
列デコーダ、（16）はセンスアンプ、（19）はセンスア
ンプ駆動信号発生回路、（22A0）（22A1）（22A2）及び
（22A3）は夫々擬似ワード線である。FIG. 1 is a block diagram showing an essential part of an embodiment of a semiconductor memory device of the present invention, FIG. 2 is a diagram used to explain the example of FIG. 1, and FIG. 3 is an essential part of a conventional semiconductor memory device. FIG. 4 is a configuration diagram, FIG. 4 is a diagram for explaining the example of FIG. 3, and FIG. 5 is a diagram for explaining the present invention. (1) is a row decoder, (2) is a 2-bit decoder,
(3) is a transfer gate section, (4) is a word line drive signal generation circuit, (9) is a memory cell array section, (10)
W 0A ) (10W 0B ) ... (10W MD ) are word lines, (15) is a column decoder, (16) is a sense amplifier, (19) is a sense amplifier drive signal generation circuit, (22A 0 ) (22A 1 ) (22A 2 ) and (22A 3 ) are pseudo word lines, respectively.
Claims (1)
を発生する第１のデコーダと、 第２のアドレス信号により第２の選択信号を発生する第
２のデコーダと、 上記第１及び第２の選択信号が供給され、ワード線選択
信号を発生するワード線駆動論理回路と、 上記第２の選択信号が供給され、ワード線伝達時間とほ
ぼ同じ遅延時間を有する、擬似ワード線遅延信号を発生
する擬似ワード線と、 上記擬似ワード線遅延信号が供給され、センスアンプ駆
動信号を発生するセンスアンプ駆動信号発生回路とを有
する、 半導体記憶装置。1. A first decoder for generating a first selection signal in response to a first address signal, a second decoder for generating a second selection signal in response to a second address signal, and the first and second decoders. A word line drive logic circuit which is supplied with two selection signals and generates a word line selection signal, and a pseudo word line delay signal which is supplied with the second selection signal and has a delay time substantially the same as the word line transmission time. A semiconductor memory device comprising: a pseudo word line to be generated; and a sense amplifier drive signal generation circuit which is supplied with the pseudo word line delay signal and generates a sense amplifier drive signal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62037050A JP2545825B2 (en) | 1987-02-20 | 1987-02-20 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62037050A JP2545825B2 (en) | 1987-02-20 | 1987-02-20 | Semiconductor memory device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63204589A JPS63204589A (en) | 1988-08-24 |
| JP2545825B2 true JP2545825B2 (en) | 1996-10-23 |
Family
ID=12486752
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62037050A Expired - Fee Related JP2545825B2 (en) | 1987-02-20 | 1987-02-20 | Semiconductor memory device |
Country Status (1)
| Country | Link |
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| JP (1) | JP2545825B2 (en) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5975493A (en) * | 1982-10-25 | 1984-04-28 | Hitachi Ltd | Dynamic ram |
| JPS6059588A (en) * | 1983-09-12 | 1985-04-05 | Hitachi Ltd | Semiconductor storage device |
| JPS6180592A (en) * | 1984-09-26 | 1986-04-24 | Hitachi Ltd | Semiconductor memory device |
-
1987
- 1987-02-20 JP JP62037050A patent/JP2545825B2/en not_active Expired - Fee Related
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| JPS63204589A (en) | 1988-08-24 |
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