JP2545511B2 - 集積回路メモリ - Google Patents

集積回路メモリ

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JP2545511B2
JP2545511B2 JP22790786A JP22790786A JP2545511B2 JP 2545511 B2 JP2545511 B2 JP 2545511B2 JP 22790786 A JP22790786 A JP 22790786A JP 22790786 A JP22790786 A JP 22790786A JP 2545511 B2 JP2545511 B2 JP 2545511B2
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Description

【発明の詳細な説明】 ［発明の背景］ 発明の分野 この発明はプログラム可能リードオンリメモリ（PRO
M）集積回路素子に関するものであって、特に電気的に
消去可能ななPROM集積回路素子のための単一トランジス
タセル構造およびそのようなセルにストアされたデータ
を消去するための方法に関するものである。
関連技術の説明 現在の集積回路技術では、２つの基本的なPROM（EPRO
M）素子の形である。すなわちプログラマが消去機能を
果たすために入射する紫外線（UV）を用いるEPROMと、
メモリセルの消去を行なうために電位を用いるEEPROMと
である。
セルの各々の型では、フローティングゲートに、すな
わち薄い誘電体層によって各セルのサブストレートとそ
の他の層から分離された半導体領域に電荷注入すること
によって、プログラム段階の間にストアされた電位によ
ってデータが表わされる。
UV EPROMでは、入射光子がストアされた電子に十分
なエネルギを伝え、それらがゲートを離れて移動するこ
とができる状態に励起させるとき、電荷が除去される。
これはパッケージがダイス上にUVの等ウインドウ、一般
的には高価な品目である石英の蓋を、有することを必要
とする。
EEPROMでは、２つの一般的な機構が消去機能を行なう
ために存在する。素子の一方の型はフローティングゲー
トの下方にトンネルしている可逆電子を利用する。プロ
グラムモードの間に用いられる電位と逆である比較的高
電位を、上に重なっている制御ゲート上に置くことによ
って、ストアされた電荷はサブストレートからフローテ
ィングゲートを分離させている狭いトンネル酸化物領域
を介してフローティングゲートを離れて駆動される。他
方の型は３重のポリシリコン層構造で、第１の層は接地
基準プレートを提供し、第２はフローティングゲートで
あり、そして第３はプログラム／消去制御ラインであ
る。選択トランジスタである第２のトランジスタは消去
するためのビットを選択するために用いられ、そして電
圧パルスは電子を引張ってフローティングゲートから離
すためにビットライン上に置かれる。EEPROMのための先
行技術の典型的な回路は第１図に示される。これらの素
子の各々は固有の不利な点を示す。
第1A図に示されるように、両方のEEPROM素子では、そ
れを介して電子がトンネルする、典型的には二酸化シリ
コンである誘電体層は比較的薄い。トンネリング構造に
おける典型的な薄い酸化物、すなわち誘電体層は、わず
か110オングストロームであるかもしれない。酸化物が
薄いと、消去中の高い駆動電位、一般的には約25ボルト
で、電子の移動が容易になる。しかしながら、ほとんど
の素子はわずか５ボルトまたはそれより小さい通常動作
バイアス電位を有する。消去サイクルの間比較的高い電
圧が印加される結果、これらの薄い酸化物層の破壊を生
じる。トンネル酸化物の悪化はセルのデータ保持能力に
影響する漏洩を誘引する。約10,000回の消去の後、EEPR
OMはトンネル酸化物の究極的な破壊のために事実上、摩
滅する。
その上、さらに別の不利な点は、EEPROM素子がセルを
形成するために「選択」素子を、すなわちデータの１ビ
ットをストアするために２つの素子を必要とすることで
ある。このため小さくて強力なデータプロセスマシンに
望まれる、高パッキング密度を達成するのが難しくな
る。
UV EPROM素子では、消去時間はUVスペクトル密度お
よび強度およびEPROMセルアレイと関連して用いられる
センス増幅器によって設定されるしきい値電圧のような
消去率要因に依存している。第２図はERASEモードの間
のキャリア動作を示す。一般に、消去処理は遅く、一般
にナノセカンド領域で動作するシステムにおいて数分を
必要とする。
［発明の要約］ この発明の目的は集積回路チップ上の高いパッキング
密度に従うEEPROMセルを提供することである。
この発明のさらに別の目的は、セル構造のフローティ
ングゲート領域上にホットホールを注入することによっ
て消去され得るEEPROMセルを提供することである。
この発明のさらに別の目的は、EEPROMセルを消去する
方法を提供することである。
この発明のさらに別の目的は、EEPROMセルを消去する
ための迅速で非破壊的な方法を提供することである。
その広い局面において、この発明はスナップバックモ
ード（ブレークダウンを生じることなく素子の状態を変
化させる非破壊モード）でバイアスされることができる
単一のフローティングゲートトランジスタである。その
ようなバイアスの結果、データビットを表わしフローテ
ィングゲート上にストアされるいかなる電荷も消去され
る。さらに別の広い局面においては、この発明はフロー
ティングゲート上にホットホール注入することによって
単一のフローティングゲート半導体メモリ素子を消去す
る方法を提示する。
この発明の利点はセルが単一のトランジスタしか含ま
ないことで、すなわち選択トランジスタをなくし、した
がって各記憶セルに必要とされるダイス上の面積の約50
％の節約が達成される。
この発明のさらに別の利点は、消去モードサイクルの
間、素子の薄い酸化物層上へのブレークダウン効果が減
少することである。
この発明のさらに別の利点は、この発明がチップ上の
より密度の高いパッキングを可能にする「ショートチャ
ネル」素子を含むことである。
この発明のさらに別の利点は、UV EPROMセルアレイ
に必要とされる、高価で、遅いUV消去処理の必要性が実
質的になくされることである。
この発明のその他の目的、特徴および利点は以下の詳
細な説明および添付の図面を考慮するとより明らかとな
り、そこではすべての図面を通して同様の参照符号が同
じ特徴を表わす。
この説明に関連した図面は、特に記されている場合を
除いて一定の割合で描かれていないことが理解されるべ
きである。さらに、図面はこの発明に従って製作される
集積回路の構成要素のみを例示することが意図されてい
る。
［発明の詳細な説明］ 発明を実行するために現在考えられている最良のモー
ドを例示する、この発明の特定の実施例に対して詳細に
ここで参照がなされる。代わりの実施例もまた応用可能
なものとして簡単に説明される。
概して、第３図は酸化物層にいかなる重大な損傷も引
起こさずに、「スナップバック」または「スナップ回
復」モードでの動作を可能にする態様で製作されたPROM
セルトランジスタの断面図を示す。
多くの出版物が集積回路構成要素の製作段階において
用いられる共通の技術の詳細を説明していることが認め
られるべきである。たとえば、「半導体および集積回路
構造技術（Semiconductor and Integrated Circuit Fa
brication Techniques）レストン出版社、フェアチャ
イルドコーポレーション（Fairchild Corporation）に
よる著作権1979年、を参照されたい。それらの技術は一
般的にこの発明の構造の製作で採用されることができ
る。さらに、そのような方法の個々の段階は市場で入手
可能な集積回路製作機械を用いて行なわれ得る。この発
明の理解に特定に必要とされるものとして、例示の技術
データが現在の技術をもとにして先に述べられる。この
技術における将来の開発は当業者にとって明らかとなろ
うように、適当な調整を要求するかもしれない。
第１の導電形式たとえばｐ型を有するウエハサブスト
レート12は一般的に結晶シリコンまたはエピタキシャル
に形成されたシリコン層から形成される。この発明に従
って構成された素子のサブストレート12はホウ素イオン
で、約7.5×1014/cm3の濃度にまでドープされる。
サブストレート12の領域16は、サブストレート12の表
面14に隣接して第２導電形式、たとえばn+型を有するよ
うにドープされ、MOSFET EEPROMセル10のソース領域16
を形成する。
ソース領域16と同じ第２の導電形式を有する、表面14
に隣接したドープされた領域18はセル10のドレイン領域
18を形成する。
ソース16とドレイン18との間にあるサブストレート12
の領域はショートチャネル20である。この発明に従って
構成された例示の素子では、ソース領域16の寸法（長さ
×幅×深さ）はほぼ1.5×1.5×0.2ミクロンである。ソ
ース領域16のドーピングは約1022/cm3であった。ドレイ
ン寸法は約1.5×1.5×0.2ミクロンであった。ドレイン
領域18のドーピングは約1022/cm3であった。チャネル寸
法は約1.3×1.7であった。製作技術におけるさらなる改
良が起これば極小のチャネルの長さが期待されるだろ
う。
集積回路の種々の領域を分離させるために用いられる
誘電体領域22、22′はサブストレート表面14の上にあ
る。典型的には、これらの領域は二酸化シリコン、また
一般に単に「酸化物」と呼ばれるような絶縁体または誘
電体材料から形成される。これらの領域22および22′は
セルへの電気的なコンタクトが確立され得るように、そ
れらの中に形成されるアパーチャ23を有するように形成
される。
フローティングゲート24はチャネル20、ソース16及び
ドレイン18の一部の上に重なり、データのビットを表わ
す電荷をストアするために用いられる。ポリシリコンま
たはさらに別の半導体または導電体材料は一般にフロー
ティングゲートを形成するために用いられる。フローテ
ィングゲート24は、酸化物領域22の層26によってサブス
トレート表面14から分離される。例示の素子では、フロ
ーティングゲートの寸法はほぼ2.9×1.3×0.25であっ
た。
類似の寸法を有する制御ゲート28はフローティングゲ
ート24の上に重なる。制御ゲート28もまたポリシリコン
から製作されることができる。制御ゲート28は酸化物領
域22のさらに別の層30によってフローティングゲート24
から分離される。
一般に金属層である相互接続導電領域32、34および36
はセル10の動作の要求に従って、それぞれソース16、制
御ゲート28およびドレイン18を電気的に結合する。
関係するプログラミング機構、すなわちデータビット
を表わす電荷を書込みそしてフローティグゲート24から
消去するメカニズムはチャネルホットキャリア技術であ
る。
第4A図を参照すると、書込モード、すなわちデータビ
ットのセルへの書込みはフローティングゲートへのチャ
ネルホット電子注入を通して達成される。これに関して
は、セルにデータを書込むこの発明の試みは先行技術の
素子で用いられたものと同様である。簡単には、第4B図
で示されるように電位差がドレインとゲートの間で作ら
れ、バイアス電圧VgおよびVdにより素子10をオンにす
る。チャネル領域20のホット電子はサブストレート12と
薄い酸化物層26の間のサブストレート表面14に存在する
エネルギ障壁をのりこえることができる。一旦酸化物層
26にはいると、これらの電子は酸化物層26にかかる電位
差電界によって駆動されてフローティングゲート24に引
張られる。ポリシリコンのような誘電体材料から製作さ
れるフローティングゲート24はこれらの電子をトラップ
し、これがしきい値電圧Vth（素子をオンにするのに必
要なゲート−ソース電圧）の増加を引起こす。それによ
ってフローティングゲート24は電荷、すなわちデータビ
ットを非常に長い期間ストアする。
先行技術のUVまたは選択トランジスタによって強制さ
れた消去技術はフローティングゲート24から電子を引出
す。先行技術の前述の不利な点を克服するために、この
発明はフローティングゲート24上へのホットホール注入
によって、消去された状態を達成する。これはそこにス
トアされた負の電荷を中和する。それゆえこの動作は、
Vthをデータ保持状態の前に存在した値にシフトし直す
であろう。
第5A図および第5B図で示されるように、消去モードが
技術分野では「スナップ」または「スナップバック」モ
ードとして知られており本質的に非破壊モードで動作す
るように設計された、素子10によって達成される。この
モードは先行技術の素子に勝る前述の動作の有利さを提
供する。
セルを消去するために、ドレインバイアス電圧Vdはほ
ぼ１秒間定常状態レベルに設定され、素子10をオフの状
態に維持する。例示の素子ではVdはほぼ７ボルトに設定
された。高いドレイン−ソース電位Vdsはドレイン領域1
8のまわりに広いフィールドを作るであろう。それから
比較的高い電流の流れがソース16からドレイン18まで存
在するであろう。
ほぼ１ミリ秒の持続期間を有するほぼ13ボルトのパル
スVgはこの期間の間、制御ゲート28に与えられる。比較
的短いソース−ドレインチャネル寸法は高いソース−ド
レイン電流の流れを促進する。それゆえサブストレート
は電位降下を受け、ソース−サブストレート接合は順バ
イアスされる。こうして、ゲートパルスのトリガリング
の後、素子10は正のフィードバックモードである。ドレ
イン電流は第７図に示されるように、ハイベレルに維持
される。
上述のようにして素子10をバイアスすることにより、
セルがスナップバック状態に強制される。ソース16に対
して流れる、チャネル領域20のドレイン領域18の近くで
衝撃イオン化によって発生された比較的多数のホール
は、フローティングゲート24に移る。フローティングゲ
ート24は比較的低い電位であるので、ホール注入を受取
るには好ましい状態にある。ゆえに、セルは迅速に消去
される。
前述のプログラミング技術を用いる書込および消去モ
ードに対する線形の領域におけるドレイン電流対Vgs特
性のプロットが第６図に示される。例示の素子10は書込
と消去モードの間に約５ボルトから７ボルトの広いVth
ウインドウを示す。この値はチャネルの長さ、接合の深
さおよびゲート酸化物の厚みのようなセルのジオメトリ
に依存する。ゆえに、この発明の耐久特性は集積回路製
作技術の現在の技術状態に従った適切な基準化によって
高められる。
上に述べられたバイアス電位は、現在の技術で周知の
多数の集積回路のいずれか１つによって発生され得る。
この発明の好ましい実施例の前述の説明は例示と説明
の目的で提示されてきた。これは余すところないもので
はなく、または開示された正確な形に発明を制限するよ
うにも意図されていない。明らかに、多くの修正および
変形が当業者には明白であろう。この発明はＰチャネル
方法の開発のようなものとともに、その他の技術で実現
されることが可能である。相対的な素子の大きさおよび
ドーピングの濃度は製作技術の状態に依存している。実
施例はこの発明の原理およびその実用的な応用を最善に
説明し、それによって種々の実施例のために、および考
慮される特定の使用に適している種々の修正とともに、
発明を当業者が理解することを可能にするために選択さ
れそして説明された。この発明の範囲は添付の特許請求
の範囲およびそれらの同等物によって規定されることが
意図される。
【図面の簡単な説明】
第１図は先行技術のEEPROMセルの電気略回路図である。 第1A図は第１図に示された先行技術のEEPROMセルの断面
を示す。 第２図は消去処理の間の先行技術のUV EPROMの断面を
示す。 第３図はこの発明に従った単一のトランジスタEEPROMセ
ルの断面図である。 第4A図は動作の書込モードの間の例示のキャリア動作を
示す、第３図に示されるこの発明の断面図である。 第4B図は第4A図に示される書込モードの間に使われるゲ
ートおよびドレインバイアス電圧のグラフ表示を示す。 第5A図は動作の消去モードの間の例示のキャリア動作を
示す、第３図に示されるこの発明の断面図である。 第5B図は第5A図に示される消去モードの間に用いられる
ゲートおよびドレインバイアス電圧のグラフ表示を示
す。 第６図はプログラミングおよび消去モードの間のドレイ
ン電流対ゲート−ソース電圧のグラフ表示を示す。 第７図はスナップバックモードのドレインソース電流対
バイアス電圧のグラフ表示を示す。 図において、10はMOSFET EEPROMセル、12はウエハサブ
ストレート、14は表面、16はソース領域、18はドレイン
領域、20はショートチャネル、22および22′は誘電体領
域、23はアパーチャ、24はフローティングゲート、26は
酸化物層、28は制御ゲート、30はさらに別の層、32、34
および36は相互接続導電領域である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ティェン・チュン・リー アメリカ合衆国、カリフォルニア州、サ ニィベイル ブライズ・コート、656 アパートメント・54 (56)参考文献 特開 昭61−245577（ＪＰ，Ａ) 特開 昭58−78468（ＪＰ，Ａ) 特開 昭55−127069（ＪＰ，Ａ)

Claims (17)

    (57)【特許請求の範囲】
  1. 【請求項１】データビットを表わす電荷をストアする半
    導体素子を備え、前記半導体素子は前記データビットを
    ストアするためのフローティングゲートを有するトラン
    ジスタを含み、 前記データビットが前記半導体素子から消去されるよう
    にスナップバックモードで作動するように前記半導体素
    子をバイアスするための手段をさらに備える、集積回路
    メモリ。
  2. 【請求項２】前記データビットは、前記スナップバック
    モードの間、前記フローティングゲートへのホットホー
    ル注入によって消去される、特許請求の範囲第１項に記
    載の集積回路メモリ。
  3. 【請求項３】データビットを表わす電荷をストアするた
    めのフローティングゲートを有する金属酸化物半導体電
    界効果トランジスタ（MOSFET）を備え、 前記フローティングゲートへのホットホール注入により
    前記電荷を中和し、それにより前記データビットが消去
    されるようなスナップバックモードに前記MOSFETを置く
    ために本質的に非破壊的に前記MOSFETをバイアスするた
    めの手段をさらに備えた、半導体集積回路メモリ構成要
    素。
  4. 【請求項４】複数個の基準電位を発生するための手段を
    有する電気的に消去可能でプログラム可能なリードオン
    リーメモリ集積回路素子におけるメモリセルであって、 第１導電形式を有するサブストレートと、 第２導電形式を有する前記サブストレート内のドレイン
    領域と、 前記第２の導電形式を有する前記サブストレート内のソ
    ース領域と、 前記ソース領域および前記ドレイン領域の間のチャネル
    領域と、 前記サブストレートの上に重なる誘電体層と、 データのビットを示す電荷をストアするための、前記チ
    ャネル領域上に重なる前記誘電体層内の第１のゲート領
    域と、 前記第１のゲート層の上に重なりかつ前記第１のゲート
    領域から分離される前記誘電体層内の第２のゲート領域
    とを備え、 前記ドレイン領域、ソース領域、および第２ゲート領域
    を前記基準電位発生手段へ結合しかつ前記セルが前記デ
    ータビットを消去するようにスナップバック状態にバイ
    アスされるように前記セルを作動するための手段が設け
    られることを特徴とする、メモリセル。
  5. 【請求項５】前記第１のゲート領域が前記スナップバッ
    ク状態の間前記チャネル領域からホットホールを受取
    り、前記第１のゲート領域をバイアスして前記電荷を中
    和しかつ前記データビットを消去する、特許請求の範囲
    第４項に記載のメモリセル。
  6. 【請求項６】前記ドレイン領域は前記基準電位発生手段
    から第１の電位バイアスを受取るために結合される、特
    許請求の範囲第５項に記載のメモリセル。
  7. 【請求項７】前記ソース領域が前記素子のために接地電
    位に結合される、特許請求の範囲第６項に記載のメモリ
    セル。
  8. 【請求項８】前記第２のゲート領域は前記基準電位発生
    手段から第２の電位バイアスを受けるように結合され、
    それによって前記第１および第２の電位バイアスは協動
    して前記セルを前記スナップバック状態に強制する、特
    許請求の範囲第７項に記載のメモリセル。
  9. 【請求項９】データビットをストアするためフローティ
    ングゲートを有するトランジスタを含むデータビット記
    憶手段を有する、電気的に消去可能なプログラム可能な
    メモリセル内のデータビットを消去するための方法であ
    って、 前記方法は前記電気的に消去可能なプログラム可能なメ
    モリセルをスナップバックモードで作動してホットホー
    ルを前記記憶手段へ注入することを含む、消去方法。
  10. 【請求項１０】単一の、フローティングゲートの電界効
    果トランジスタを有する、消去可能でプログラム可能な
    リードオンリーメモリセル内のデータを消去するための
    方法であって、 前記トランジスタのソースに、その導電形式に伴うバイ
    アス電位まで、電気的バイアスを与えるステップと、 前記トランジスタのドレインに、第１の電圧電位まで、
    電気的バイアスを与えるステップと、 前記ドレインをバイアスしている間、前記第１の電圧電
    位より大きさが大きい第２の電圧電位を有するパルス
    で、前記トランジスタの制御ゲートをパルス動作させる
    ステップとを含み、そのため前記トランジスタはスナッ
    プバックモードにバイアスされ、それによって前記デー
    タビットが前記フローティングゲートから消去される、
    方法。
  11. 【請求項１１】前記トランジスタがＮチャネル型であ
    り、前記ソースをバイアスする前記ステップは、 前記ソースをセルの接地電位に結合させるステップをさ
    らに含む、特許請求の範囲第10項に記載の方法。
  12. 【請求項１２】前記ドレインをバイアスする前記ステッ
    プは、前記ドレインをほぼ１秒間、第１の正の電位に結
    合するステップをさらに含む、特許請求の範囲第11項に
    記載の方法。
  13. 【請求項１３】前記パルス動作させるステップは、前記
    制御ゲートを、ほぼ１ミリ秒の間、前記第１の正の電位
    の大きさのほぼ２倍の第２の正の電位に結合するステッ
    プをさらに含む、特許請求の範囲第12項に記載の方法。
  14. 【請求項１４】前記トランジスタのフローティングゲー
    ト、ソースおよびドレインの間に酸化物層が形成され、
    かつ前記ドレインのバイアス、前記ソースのバイアスお
    よび制御ゲートの前記パルス化はともに酸化物層のアバ
    ランシェブレークダウンを作り出すのには不十分なバイ
    アス電圧を印加することを含む、特許請求の範囲第10項
    に記載の方法。
  15. 【請求項１５】前記トランジスタは、トランジスタのド
    レインおよびゲート間にプログラミング電位差を印加す
    ることによってプログラム化され、かつそのプログラミ
    ング電位差は、第１の電圧電位と第２の電圧電位との間
    の電位差と同じ極性を有する、特許請求の範囲第10項に
    記載の方法。
  16. 【請求項１６】前記ドレインのバイアスの間にかつゲー
    トをパルス化してドレイン近傍のホールの数を増大する
    ステップの前に、トランジスタのしきい値以下の電圧電
    位まで、電気的バイアスをトランジスタの制御ゲートへ
    与えるステップと、 前記ドレインのバイアスの間に、かつゲートをパルス化
    して前記データビットが前記フローティングゲートから
    消去されることができるようにするステップに続いて、
    トランジスタのしきい値以下の電圧電位まで、電気的バ
    イアスをトランジスタの制御ゲートへ与えるステップと
    をさらに備えた、特許請求の範囲第10項に記載の方法。
  17. 【請求項１７】制御ゲートのパルスは、ドレイン電流を
    作り出し、かつ、ドレイン電流はパルス印加後で、しか
    しドレインのバイアスの間流れ続ける、特許請求の範囲
    第10項記載の方法。
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