JP2540976B2 - フレ―ム多重変換回路 - Google Patents
フレ―ム多重変換回路Info
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- JP2540976B2 JP2540976B2 JP2078018A JP7801890A JP2540976B2 JP 2540976 B2 JP2540976 B2 JP 2540976B2 JP 2078018 A JP2078018 A JP 2078018A JP 7801890 A JP7801890 A JP 7801890A JP 2540976 B2 JP2540976 B2 JP 2540976B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は複数本のデータ信号列をデータの並べ換えを
してより少ない本数のデータ信号列に変換するフレーム
多重変換回路に関する。
してより少ない本数のデータ信号列に変換するフレーム
多重変換回路に関する。
従来のこの種のフレーム多重変換回路の一例、ここで
は３本のデータ信号列を１本のデータ信号列に変換する
回路の例を第３図のブロック図に、そのタイミングチャ
ートを第４図に示す。
は３本のデータ信号列を１本のデータ信号列に変換する
回路の例を第３図のブロック図に、そのタイミングチャ
ートを第４図に示す。
この従来例は、第３図に示すように、入力データ信号
SD1,SD2,SD3を任意のビット遅延させて出力することの
できる第1RAM11,第2RAM12,第3RAM13を有しており、第１
の基準信号SR1によって第１信号発生器14で発生される
書き込み制御信号SCW1に従って入力データ信号SD1,SD2,
SD3を第1RAM11,第2RAM12,第3RAM13に書き込む。一方、
第１の基準信号SR1及び第２の基準信号SR2によって第２
信号発生器15で発生させる読みだし制御信号SCR1,SCR2,
SCR3に従い、必要なビット数遅延した出力データ信号SO
11,SO12,SO13を第1RAM11,第2RAM12,第3RAM13から出力し
て多重化回路16に入力する。多重化回路16では第２信号
発生器15から発生させる多重化制御信号SCMに従って出
力データ信号SO11,SO12,SO13を規則的に多重化し、変換
データ信号SDCを出力させている。
SD1,SD2,SD3を任意のビット遅延させて出力することの
できる第1RAM11,第2RAM12,第3RAM13を有しており、第１
の基準信号SR1によって第１信号発生器14で発生される
書き込み制御信号SCW1に従って入力データ信号SD1,SD2,
SD3を第1RAM11,第2RAM12,第3RAM13に書き込む。一方、
第１の基準信号SR1及び第２の基準信号SR2によって第２
信号発生器15で発生させる読みだし制御信号SCR1,SCR2,
SCR3に従い、必要なビット数遅延した出力データ信号SO
11,SO12,SO13を第1RAM11,第2RAM12,第3RAM13から出力し
て多重化回路16に入力する。多重化回路16では第２信号
発生器15から発生させる多重化制御信号SCMに従って出
力データ信号SO11,SO12,SO13を規則的に多重化し、変換
データ信号SDCを出力させている。
上述した従来のフレーム多重変換回路では、第２信号
発生器15で発生する読み出し制御信号が入力のデータ信
号列のそれぞれに対応してそれらの本数と同じ数だけ必
要であり、また、１本の入力データ信号に対して１個の
RAMが必要であるため、多重化則を変える場合や入力の
データ信号列の本数が多くなった場合、第２信号発生器
15による各RAMの制御が非常に複雑になったり、RAMの個
数が増大したりするという問題がある。
発生器15で発生する読み出し制御信号が入力のデータ信
号列のそれぞれに対応してそれらの本数と同じ数だけ必
要であり、また、１本の入力データ信号に対して１個の
RAMが必要であるため、多重化則を変える場合や入力の
データ信号列の本数が多くなった場合、第２信号発生器
15による各RAMの制御が非常に複雑になったり、RAMの個
数が増大したりするという問題がある。
本発明は、入力のデータ信号列の本数が多くなった場
合にも信号発生器によるRAMの複雑な制御を不要にし、
回路規模の増大を避けることができるフレーム多重変換
回路を提供することを目的とする。
合にも信号発生器によるRAMの複雑な制御を不要にし、
回路規模の増大を避けることができるフレーム多重変換
回路を提供することを目的とする。
本発明のフレーム多重変換回路は、複数のデータ信号
入力ポートと前記複数のデータ信号出力ポートとをそれ
ぞれ個別に有し書き込みと読み出しとを同時に行い得る
デュアルポートのRAMと、このRAMに前記複数の本数の入
力データ信号を書き込ませる書き込み信号を第１の基準
信号に基づいて発生する第１の信号発生手段と、前記RA
Mから書き込まれているデータを複数回読み出させる読
み出し信号と多重化を制御する制御信号とを第２の基準
信号に基づいて発生する第２の信号発生手段と、前記RA
Mが出力した前記複数の本数の出力データを前記制御信
号に基づいて前記複数の本数より少ない本数の信号列に
合成する合成手段とを備えている。
入力ポートと前記複数のデータ信号出力ポートとをそれ
ぞれ個別に有し書き込みと読み出しとを同時に行い得る
デュアルポートのRAMと、このRAMに前記複数の本数の入
力データ信号を書き込ませる書き込み信号を第１の基準
信号に基づいて発生する第１の信号発生手段と、前記RA
Mから書き込まれているデータを複数回読み出させる読
み出し信号と多重化を制御する制御信号とを第２の基準
信号に基づいて発生する第２の信号発生手段と、前記RA
Mが出力した前記複数の本数の出力データを前記制御信
号に基づいて前記複数の本数より少ない本数の信号列に
合成する合成手段とを備えている。
前記複数の本数の入力データ信号は同位相のバースト
状データ信号列であっでもよい。
状データ信号列であっでもよい。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例のブロック図、第２図はそ
のタイミングチャートである。ここでは、３本のデータ
信号列を一本のデータ信号列に変換する場合の実施例を
示している。
のタイミングチャートである。ここでは、３本のデータ
信号列を一本のデータ信号列に変換する場合の実施例を
示している。
この実施例は、入力データ信号SD1,SD2,SD3を入力さ
せる３つのデータ入力ポートと、出力データ信号SO1,SO
2,SO3を出力させる３つのデータ出力ポートとをそれぞ
れ個別に有するデュアルポートのRAM1を有しており、第
１信号発生器2,第２信号発生器３からそれぞれ入力され
る書き込み制御信号，読みだし制御信号によっで各３本
のデータ信号をRAM1に同時に書き込み，読み出しができ
るように構成している。また、RAM1から出力されたデー
タ信号SO1,SO2,SO3は第２信号発生器３から発生させる
多重化制御信号SCMによって多重化回路４で多重化され
るように構成されている。
せる３つのデータ入力ポートと、出力データ信号SO1,SO
2,SO3を出力させる３つのデータ出力ポートとをそれぞ
れ個別に有するデュアルポートのRAM1を有しており、第
１信号発生器2,第２信号発生器３からそれぞれ入力され
る書き込み制御信号，読みだし制御信号によっで各３本
のデータ信号をRAM1に同時に書き込み，読み出しができ
るように構成している。また、RAM1から出力されたデー
タ信号SO1,SO2,SO3は第２信号発生器３から発生させる
多重化制御信号SCMによって多重化回路４で多重化され
るように構成されている。
即ち、RAM1には同位相のバースト状の入力データ信号
SD1,SD2,SD3が入力されており、RAM1は、第１の基準信
号SR1に同期して第１の信号発生器２で発生した書き込
み制御信号SCWにより入力データ信号SD1,SD2,SD3の必要
な部分A1,B1,C1,A2,B2,C2…を書き込むように制御され
ている。
SD1,SD2,SD3が入力されており、RAM1は、第１の基準信
号SR1に同期して第１の信号発生器２で発生した書き込
み制御信号SCWにより入力データ信号SD1,SD2,SD3の必要
な部分A1,B1,C1,A2,B2,C2…を書き込むように制御され
ている。
また、第１の基準信号SR1と第２の基準信号SR2に従っ
て第２信号発生器３で発生された読み出し制御信号SCR
で前記のようにRAM1に書き込まれた入力データ信号をRA
M1から３回繰り返し読み出すことにより出力データ信号
SO1,SO2,SO3が読み出され、これら出力データ信号SO1,S
O2,SO3を第２信号発生器４から発生される多重化制御信
号SCMにより規則的に多重化し、１列の多重変換データ
信号SDCを得るように構成されている。
て第２信号発生器３で発生された読み出し制御信号SCR
で前記のようにRAM1に書き込まれた入力データ信号をRA
M1から３回繰り返し読み出すことにより出力データ信号
SO1,SO2,SO3が読み出され、これら出力データ信号SO1,S
O2,SO3を第２信号発生器４から発生される多重化制御信
号SCMにより規則的に多重化し、１列の多重変換データ
信号SDCを得るように構成されている。
以上説明したような構成にすることにより第１図に示
す実施例は、RAM1からのデータ読み出しを１本の読み出
し制御信号SCRで制御でき、例えば出力データ信号SO1,S
O2,SO3を多重化する列順を変更するような、多重化則の
変更を行う場合でも、多重化制御信号SCMを変更するだ
けで対処できる。また、入力データ信号，多重変換デー
タ信号の列数が３本,1本とは異なる場合でも、RAMを制
御する信号が書き込み側，読み出し側それぞれ１本でよ
いことは同じである。
す実施例は、RAM1からのデータ読み出しを１本の読み出
し制御信号SCRで制御でき、例えば出力データ信号SO1,S
O2,SO3を多重化する列順を変更するような、多重化則の
変更を行う場合でも、多重化制御信号SCMを変更するだ
けで対処できる。また、入力データ信号，多重変換デー
タ信号の列数が３本,1本とは異なる場合でも、RAMを制
御する信号が書き込み側，読み出し側それぞれ１本でよ
いことは同じである。
以上説明したように本発明は、RAMを制御する制御信
号を書き込み側，読み出し側でそれぞれ１本に共通化し
通常のRAMの持っている複数本のデータ信号入力端子を
すべて使うことができるので、入力データ信号列の本数
が増加しても回路構成規模に大きな変化がなく、多重化
則が変化する場合でも多重化回路の制御信号を変更する
だけで対処でき、多重化則の変化によってRAMの制御が
複雑化するのを避けることができ、複数入力の多重変換
や、多重化則が異なる多重合成を容易に実現できる効果
がある。
号を書き込み側，読み出し側でそれぞれ１本に共通化し
通常のRAMの持っている複数本のデータ信号入力端子を
すべて使うことができるので、入力データ信号列の本数
が増加しても回路構成規模に大きな変化がなく、多重化
則が変化する場合でも多重化回路の制御信号を変更する
だけで対処でき、多重化則の変化によってRAMの制御が
複雑化するのを避けることができ、複数入力の多重変換
や、多重化則が異なる多重合成を容易に実現できる効果
がある。
第１図は本発明の一実施例のブロック図、第２図は第１
図の実施例のタイムチャート、第３図は従来のフレーム
多重変換回路の一例のブロック図、第４図は第３図の従
来例のタイムチャートである。 １……RAM、２……第１信号発生器、３……第２信号発
生器、４……多重化回路、SD1,SD2,SD3……入力データ
信号、SR1……第１の基準信号、SR2……第２の基準信
号、SO1,SO2,SO3……出力データ信号、SDC……変換デー
タ信号、SCR……読み出し制御信号、SCW……書き込み制
御信号、SCM……多重化制御信号。
図の実施例のタイムチャート、第３図は従来のフレーム
多重変換回路の一例のブロック図、第４図は第３図の従
来例のタイムチャートである。 １……RAM、２……第１信号発生器、３……第２信号発
生器、４……多重化回路、SD1,SD2,SD3……入力データ
信号、SR1……第１の基準信号、SR2……第２の基準信
号、SO1,SO2,SO3……出力データ信号、SDC……変換デー
タ信号、SCR……読み出し制御信号、SCW……書き込み制
御信号、SCM……多重化制御信号。
Claims (2)
- 【請求項１】複数のデータ信号入力ポートと前記複数の
データ信号出力ポートとをそれぞれ個別に有し書き込み
と読み出しとを同時に行い得るデュアルポートのRAM
と、このRAMに前記複数の本数の入力データ信号を書き
込ませる書き込み信号を第１の基準信号に基づいて発生
する第１の信号発生手段と、前記RAMから書き込まれて
いるデータを複数回読み出させる読み出し信号と多重化
を制御する制御信号とを第２の基準信号に基づいて発生
する第２の信号発生手段と、前記RAMが出力した前記複
数の本数の出力データを前記制御信号に基づいて前記複
数の本数より少ない本数の信号列に合成する合成手段と
を備えることを特徴とするフレーム多重変換回路。 - 【請求項２】前記複数の本数の入力データ信号は同位相
のバースト状データ信号列であることを特徴とする請求
項１記載のフレーム多重変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2078018A JP2540976B2 (ja) | 1990-03-27 | 1990-03-27 | フレ―ム多重変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2078018A JP2540976B2 (ja) | 1990-03-27 | 1990-03-27 | フレ―ム多重変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03277028A JPH03277028A (ja) | 1991-12-09 |
| JP2540976B2 true JP2540976B2 (ja) | 1996-10-09 |
Family
ID=13650058
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2078018A Expired - Fee Related JP2540976B2 (ja) | 1990-03-27 | 1990-03-27 | フレ―ム多重変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2540976B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2576377B2 (ja) * | 1993-09-09 | 1997-01-29 | 日本電気株式会社 | Ｉｓｄｎデータ通信端末装置 |
-
1990
- 1990-03-27 JP JP2078018A patent/JP2540976B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03277028A (ja) | 1991-12-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |