JP2539348B2 - Semiconductor device - Google Patents

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、半導体中の電荷キヤリアを情報源として記
憶するセルを多数有し、このセルに記憶された情報を指
定されたアドレス情報に従つて読出し、またセルへ情報
を書込む機構を有する、いわゆるRAM（Random Access M
emory）に係り、特に極めて高感度な電圧再生部を有す
る超高集積RAMに関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Use of the Invention] The present invention has a large number of cells for storing charge carriers in a semiconductor as an information source, and stores the information stored in the cells according to designated address information. A so-called RAM (Random Access Memory) that has a mechanism for reading and writing information to cells
The present invention relates to an ultra-high-integrated RAM having a voltage regeneration unit with extremely high sensitivity.

〔発明の背景〕[Background of the Invention]

半導体中の電荷キヤリアを情報源とするRAMとして、
よく知られている、トランジスタおよび容量各々１つず
つを記憶セルの構成要素とするいわゆる１トランジスタ
形ダイナミツクRAM（1Tr-dRAM）の従来構造を第１図に
示す。As a RAM that uses the charge carrier in the semiconductor as the information source,
FIG. 1 shows a well-known conventional structure of a so-called 1-transistor type dynamic RAM (1Tr-dRAM) in which one transistor and one capacitor are constituent elements of a memory cell.

第１図において、１は情報源となる信号電荷キヤリア
を蓄積する容量、２はワードゲートとなるMOSトランジ
スタ（MOST）、３はＸ方向のアドレス指定によりスイツ
チ２の開閉をするワード線、4,5は電荷キヤリアの伝送
をデータ線、６はＸ方向のアドレス指定をするアドレス
データとワード線３を駆動するワードドライバをまとめ
て示したもの（以下Ｘデコーダと略す）、７はデータ線
の選択をするＹ方向のアドレスデコーダおよび入出力部
（以下Ｙデコーダ、I/O部と各々略す）、８はセンスア
ンプ、９（破線内）は差動比較のためのダミー容量、10
はダミーワードゲートMOSTである。図中容量1,9の一方
の端子を丸印で示したのは、これがたとえば系の最高の
直流電圧Vccなどへ接続されていることを示している。In FIG. 1, 1 is a capacitance for accumulating a signal charge carrier as an information source, 2 is a MOS transistor (MOST) as a word gate, 3 is a word line for opening and closing the switch 2 by addressing in the X direction, 4, Reference numeral 5 is a charge carrier transmission data line, 6 is a collective representation of address data for addressing in the X direction and a word driver for driving the word line 3 (hereinafter abbreviated as X decoder), 7 is a data line selection Address decoder and input / output unit in the Y direction (hereinafter abbreviated as Y decoder and I / O unit), 8 is a sense amplifier, 9 (in broken line) is a dummy capacitor for differential comparison, 10
Is a dummy word gate MOST. In the figure, one of the terminals of the capacitors 1 and 9 is indicated by a circle, indicating that this is connected to, for example, the highest DC voltage Vcc of the system.

このような従来のdRAMにおいては、具体的数値例を上
げると、50fF（f:フエムト10^-15）程度の容量１に蓄え
た電荷キャリアを、2pF程度のデータ線４上へ移して、
この電圧変化を検出する。従つて記憶セルの容量１に蓄
積しているときは系の最高電圧近くであつた（例えば4
V）信号電圧ｖ_Sも検出するときは、上の例では約100mV
と極めて小さいものになつてしまう。このため単純な検
出法では精度の高い増幅器が必要になるので、第１図に
示すように、たとえば容量１の1/2の容量（この例では2
5fF）を持つダミー容量９（破線内）に蓄えた電荷キヤ
リアをデータ線５にとり出し、差動式のセンスアンプ８
で容量１に蓄えられた情報を判定している。In such a conventional dRAM, if a concrete numerical example is given, the charge carriers stored in the capacitor 1 of about 50 fF (f: femto 10 ⁻¹⁵ ) are transferred onto the data line 4 of about 2 pF,
This voltage change is detected. Therefore, when it is stored in the capacity 1 of the memory cell, it is near the maximum voltage of the system (for example, 4
V) When detecting the signal voltage v _S , in the above example, about 100 mV
And it becomes very small. For this reason, a simple detection method requires an amplifier with high precision, and therefore, as shown in FIG.
The charge carrier stored in the dummy capacitor 9 (within 5 fF) (inside the broken line) is taken out to the data line 5, and the differential sense amplifier 8
The information stored in the capacity 1 is determined by.

しかしセンスアンプは１対のデータ線に１つ必要であ
り高集積化のためには性能の高い、複雑な回路で電力の
必要なものを用いる訳にはいかないため、上記のような
方法をもつてしてもデータ線上の信号電圧としては100m
V程度が実用上の余裕も含めて限度とされている。従つ
て記憶セルの蓄積容量Ｃ_Sとデータ線の容量Ｃ_Dの比Ｃ_S/
C_Dは大体1/40程度以上とする必要があり、蓄積容量Ｃ_S
は上記の例と比べて掛違いに小さくするようなことは難
しく、dRAMの高集積化にとつて重大な障害になつてい
た。However, one sense amplifier is required for one pair of data lines, and for high integration, it is not possible to use a high performance, complicated circuit that requires power. However, the signal voltage on the data line is 100m
V is the limit including practical margin. Therefore, the ratio of the storage capacitance C _{S of the} memory cell to the capacitance C _D of the data line C _S /
C _D should be about 1/40 or more, and the storage capacity C _S
It is difficult to make the size smaller than the above example, which has been a serious obstacle to the high integration of dRAM.

上記の問題に対する解決法の１つとして電圧再生法が
提案されている（L.G.Helleret al,Digest of Technica
l Papers for ISSCC,Pp112-113,Feb.1975;ISSCCはInter
national Solid State Circuit Conferenceの略）。A voltage regeneration method has been proposed as one of the solutions to the above problems (LGHeller et al, Digest of Technica
l Papers for ISSCC, Pp112-113, Feb.1975; ISSCC is Inter
National Solid State Circuit Conference).

第２図はこの原理を説明する図である。図中１〜８は
第１図と同様である。第１図と異なる点は、センスアン
プ８とデータ線４の間にMOST11を挿入したことである。FIG. 2 is a diagram explaining this principle. 1-8 are the same as that of FIG. The difference from FIG. 1 is that a MOST 11 is inserted between the sense amplifier 8 and the data line 4.

MOST11のゲート電極12に電圧Ｖ_Rを印加し、データ線
４の電位をＶ_R‐Ｖ_T11に設定する（Ｖ_T11はMOST11のし
きい電圧）。電荷キヤリアがセルの容量１から読み出さ
れるとデータ線の電位がΔＶ_D（前記の例では100mVにな
る）変化し、MOST11がΔＶ_Dだけオン状態になる。（す
なわち、Ｖ_GS11‐Ｖ_T11＝ΔＶ_D:V_GS11はMOST11のゲート
・ソース間の電圧）センスアンプ８の入力部13の電圧を
充分高く設定しておけば（リセツト・トランジスタが実
際には設けられている）、データ線の電位がＶ_R‐Ｖ_T11
に戻るまでデータ線が充電される（Ｖ_GS11‐Ｖ_T11＝O
V）。The voltage V _R is applied to the gate electrode 12 of the MOST ₁₁ , and the potential of the data line 4 is set to V _R -V _T11 (V _T11 is the threshold voltage of the MOST ₁₁ ). When the charge carrier is read from the capacitance 1 of the cell, the potential of the data line changes by ΔV _D (100 mV in the above example), and the MOST 11 is turned on by ΔV _D. (That is, V _GS11 -V _T11 = ΔV _D : V _GS11 is the gate-source voltage of MOST11) If the voltage of the input section 13 of the sense amplifier 8 is set sufficiently high (reset transistor is actually provided) The potential of the data line is V _R -V _T11
The data line is charged until it returns to (V _GS11 -V _T11 = O
V).

（ｖ_S：容量１に蓄えられていた信号電圧、Ｑ_Sを信号電
荷量とすると、Ｑ_S＝Ｃ_S・ｖ_S，ΔＶ_I：センスアンプ入
力部の電圧変化、Ｃ_I：同入力部の容量）であるので、 となり、Ｃ_Iの値はセルの容量Ｃ_Sと同程度にすることが
容易であるので、センスアンプ入力部には、1Vのオーダ
の電圧が現われるというものである。しかし、これは現
実には実用に供しないものであつた。その理由は、MOST
11のゲート・ソース間電圧Ｖ_GS11がしきい電圧近傍にあ
るときは、MOST11はテーリング領域の動作モードになつ
ており、非常に電流値が小さく、RAMの動作速度と比較
してＣ_Dの充電にはほとんど無限に近いくらいの時間が
かかつてしまうからである（日経エレクトロニクス1979
年２月19日号,pp152〜153参照）。 (V _S : If the signal voltage stored in the capacitor 1 is Q _S, and the signal charge amount is Q _S , then Q _S = C _S · v _S , ΔV _I : voltage change at the input portion of the sense amplifier, C _I : at the input portion Capacity), Therefore, it is easy to make the value of C _{I almost} equal to the cell capacitance C _S , so that a voltage of the order of 1 V appears at the input of the sense amplifier. However, this was not practical for practical use. The reason is MOST
When the gate-source voltage V _{GS11 of} 11 is near the threshold voltage, the MOST11 is in the operation mode of the tailing region, the current value is very small, and the charge of C _D is compared with the operation speed of RAM. Because it will take almost infinite time (Nikkei Electronics 1979
February 19th issue, pp152-153).

上記のような電圧再生法の欠点を克服する方法とし
て、固体撮像装置において、バイアス電荷を用いて垂直
信号線から信号を取出す方法が提案されている（特開昭
51-107025，特開昭55-44788）。しかしこれらは撮像装
置であるため、書込機能を考える必要がなく、逆にブル
ーミングやスメア対策回路が必要であるなど本質的にRA
Mとは異なつている。また上記の提案は信号電荷を非飽
和モードで読出して電流検出する構造（特開昭51-10702
5）と駆動法（特開昭55-44788）という重大な欠陥を持
つているため、あとで述べるように、実用上の効果は極
めてうすい。As a method for overcoming the above-mentioned drawbacks of the voltage reproduction method, there has been proposed a method for extracting a signal from a vertical signal line by using a bias charge in a solid-state image pickup device (Japanese Patent Laid-Open No. SHO 63-242242).
51-107025, JP-A-55-44788). However, since these are image pickup devices, it is not necessary to consider the writing function, and conversely, a blooming or smear countermeasure circuit is required.
It is different from M. Further, the above-mentioned proposal is a structure in which signal charges are read in a non-saturated mode to detect a current (Japanese Patent Laid-Open No. 51-10702).
5) and the driving method (Japanese Patent Laid-Open No. 55-44788) have serious drawbacks, so as will be described later, the practical effect is extremely thin.

さらに水平読出し回路として電荷転送素子を設けた固
体撮像装置が提案されている（実願昭54-5100）。この
方式は固体撮像装置としては優れたものであるが、電荷
転送素子を用いるがために信号の読出しが直列になつて
しまい、信号のリフレツシユが必要な電荷キヤリア蓄積
形のRAMでは構造が極めて複雑になり使いにくい。Furthermore, a solid-state imaging device provided with a charge transfer element as a horizontal readout circuit has been proposed (Japanese Patent Application No. 54-5100). This method is excellent as a solid-state image pickup device, but since a charge transfer element is used, signal readout is serialized, and the structure of a charge carrier storage type RAM that requires signal refresh is extremely complicated. It is difficult to use.

〔発明の目的〕[Object of the Invention]

本発明の目的は、上記問題点を解消した新規な電圧再
生部を有する高感度の読出し機構を実現し、これを用い
るに適した書込み機構配置とともに実用性の高い超高集
積のRAMを提供することである。An object of the present invention is to realize a high-sensitivity read-out mechanism having a novel voltage regenerating unit that solves the above problems, and to provide a highly practical ultra-high-integrated RAM together with a write-mechanism arrangement suitable for using the same. That is.

〔発明の概要〕[Outline of Invention]

上記目的を達成するために、本発明では、データ線に
接続して書込み機構、電圧再生部および電圧増幅器（セ
ンスアンプ）を順次設け、電圧再生部としては、データ
線に接続するリセツトゲートおよび電荷転送ゲート、電
荷駆動ゲート、およびセンスアンプ入力端に接続する電
荷転送ゲートおよびプリチヤージゲートから成る構造と
する。これによりデータ線間のバラツキによる雑音が少
く、微少の信号電荷キヤリアをも効率良くセンスアンプ
へ転送して高いS/N比で精度良く増幅、判定するような
信号検出と、高速の書込みが可能となり、極めて小さな
記憶容量を有する超高集積のRAMを実現するものであ
る。To achieve the above object, in the present invention, a write mechanism, a voltage regenerator and a voltage amplifier (sense amplifier) are sequentially provided in connection with a data line, and the voltage regenerator includes a reset gate and a charge connected to the data line. The structure is composed of a transfer gate, a charge driving gate, a charge transfer gate connected to the input terminal of the sense amplifier, and a precharge gate. As a result, there is little noise due to variations between data lines, and even small signal charge carriers can be efficiently transferred to the sense amplifier and accurately detected and amplified with a high S / N ratio, and high-speed writing is possible. Thus, it is possible to realize a highly integrated RAM having an extremely small storage capacity.

〔発明の実施例〕Example of Invention

以下、本発明を実施例により説明する。以下の実施例
では情報を担う信号電荷キヤリアとして電子を用いて記
憶する場合につき説明するが、正孔を用いる場合にも、
電源やパルスの極性および半導体の導電形を逆にするな
どにより全く同様に適用できる。Hereinafter, the present invention will be described with reference to examples. In the following examples, the case where electrons are used as a signal charge carrier for carrying information will be described. However, even when holes are used,
It can be applied in exactly the same way by reversing the polarity of the power supply and the pulse and the conductivity type of the semiconductor.

第３図は本発明になる一実施例の構成ブロツク図、第
４図はMOSTのテーリング特性を示す図、第５図は電圧再
生部を中心とした動作原理を示す断面図およびポテンシ
アル図、第６図は実施例の回路模式図、第７図は第６図
の駆動パルスタイミングチヤートおよび内部波形図であ
る。FIG. 3 is a block diagram showing the configuration of an embodiment according to the present invention, FIG. 4 is a diagram showing the tailing characteristics of a MOST, FIG. 5 is a sectional view and a potential diagram showing the principle of operation centered on the voltage regeneration section, and FIG. FIG. 6 is a circuit schematic diagram of the embodiment, and FIG. 7 is a drive pulse timing chart and internal waveform diagram of FIG.

第３図において、21は記憶セル蓄積容量、22はワード
ゲート、23はワード線、24,25はデータ線、26はＸデコ
ーダ（ワード・ドライバを含む）、27はＹデコーダおよ
びI/O、28はセンスアンプ、29（破線内）はダミー容
量、30はダミーワードゲート、31は書込み機構、32は電
圧再生部である。In FIG. 3, 21 is a storage cell storage capacity, 22 is a word gate, 23 is a word line, 24 and 25 are data lines, 26 is an X decoder (including a word driver), 27 is a Y decoder and I / O, Reference numeral 28 is a sense amplifier, 29 (within a broken line) is a dummy capacitor, 30 is a dummy word gate, 31 is a write mechanism, and 32 is a voltage regeneration unit.

ここでまず第４図、第５図を用いて電圧再生部の動作
原理について説明する。Here, first, the operating principle of the voltage regenerator will be described with reference to FIGS. 4 and 5.

第５図（Ａ）において、36はｐ形半導体基板、37〜40
はｎ形領域、41は記憶セル蓄積容量、42はワードゲー
ト、43はワード線、44はデータ線、45はリセツトゲー
ト、46,48は電荷転送ゲート、47は電荷駆動ゲート、49
はプリチヤージゲート、50はセンスアンプ部である。In FIG. 5 (A), 36 is a p-type semiconductor substrate, and 37-40.
Is an n-type region, 41 is a storage cell storage capacity, 42 is a word gate, 43 is a word line, 44 is a data line, 45 is a reset gate, 46 and 48 are charge transfer gates, 47 is a charge drive gate, and 49 is a charge drive gate.
Is a precharge gate, and 50 is a sense amplifier section.

まずリセツトゲート45を導通（“ON"）状態にしてデ
ータ線44を0Vないし十分低い電圧にリセツトする。次に
ゲート45を非導通（“OFF"）状態にした後、ゲート46〜
48および49を“ON"状態にしてデータ線44の電位をＶ_D0
＝Ｖ_T1H−Ｖ_ThT1にセツトする（第５図（Ｂ））。ここ
でＶ_T1Hとはゲート46に印加されるパルスの高レベル電
圧、Ｖ_ThT1とはゲート46のしきい電圧（基板効果を含
む）である。次にゲート46〜48を“OFF"状態にして、駆
動ゲート47の下に蓄える駆動電荷量をセツトする（第５
図（Ｃ））。またこのとき蓄積容量41の信号電荷キヤリ
アをワードゲート42を介してデータ線上へ読出す（第５
図（Ｃ）の52）。次にゲート46を“ON"状態にして、駆
動ゲート47の下の駆動電荷をデータ線44側へ移す（第５
図（Ｄ）。データ線44の容量は装置内の節点容量の中で
はかなり大きくpFのオーダになることが多いが、駆動ゲ
ート47の容量はこれに比べるとずつと小さいので、駆動
電荷は大部分データ線側へ移る。このとき駆動電荷は信
号電荷と混じり合う。次に駆動ゲート47を“ON"状態に
してこの混じり合つた電荷を共に駆動ゲート47の下へ取
り込む（第５図（Ｅ））。さらに転送ゲート46、駆動ゲ
ート47を“OFF"にして、センスアンプ入力端側51へ電荷
を転送する（第５図（Ｆ））。このときゲート46〜48へ
の印加パルス電圧は（Ｃ）と同じ状態であるから、駆動
電荷は転送されずに、信号電荷だけが53のように転送さ
れる。First, the reset gate 45 is turned on ("ON") to reset the data line 44 to 0V or a sufficiently low voltage. Next, after turning off the gate 45 (“OFF”),
Set 48 and 49 to "ON" state and set the potential of data line 44 to V _D0
= V _T1H −V _ThT1 (FIG. 5 (B)). Here, V _T1H is the high level voltage of the pulse applied to the gate 46, and V _ThT1 is the threshold voltage of the gate 46 (including the substrate effect). Next, the gates 46 to 48 are turned off to set the drive charge amount stored under the drive gate 47 (fifth step).
(Figure (C)). At this time, the signal charge carrier of the storage capacitor 41 is read out onto the data line via the word gate 42 (fifth).
Figure 52 (C) 52). Next, the gate 46 is turned on, and the drive charge under the drive gate 47 is transferred to the data line 44 side (fifth).
Figure (D). The capacitance of the data line 44 is quite large among the node capacitances in the device and is often in the order of pF, but the capacitance of the drive gate 47 is much smaller than this, so most of the drive charge is to the data line side. Move. At this time, the drive charge mixes with the signal charge. Next, the drive gate 47 is turned on to take in the mixed charges together under the drive gate 47 (FIG. 5 (E)). Further, the transfer gate 46 and the drive gate 47 are turned off to transfer the charges to the sense amplifier input end side 51 (FIG. 5 (F)). At this time, since the pulse voltage applied to the gates 46 to 48 is in the same state as in (C), the drive charge is not transferred, but only the signal charge is transferred as indicated by 53.

ここで大きな容量Ｃ_D上の微小電荷Ｑ_Sを小さな容量Ｃ
₁（駆動ゲート47の容量）へ効率良く移せる理由は次の
通りである。Here, the small electric charge Q _S on the large capacitance C _D is changed to the small capacitance C
_The reason why it can be efficiently transferred to ₁ (capacity of the drive gate 47) is as follows.

具体的な数値例を用いることにし、Ｃ_S＝0.05pF、Ｃ_D
＝2pF、Ｃ₁＝0.2pF、Ｃ_I＝0.1pF（センスアンプ入力端
容量）、Ｑ_S＝0.2pC,Q₁＝0.8pC（駆動電荷量）と仮定す
る。蓄積容量で例えば4Vであつた信号電圧は、データ線
上で100mVとなり、駆動電荷と混じつたときのデータ線
上の電圧（変化分）は500mVである。By using a specific numerical example, C _S = 0.05 pF, C _D
= 2pF, C ₁ = 0.2pF, C _I = 0.1pF (sense amplifier input terminal capacitance), Q _S = 0.2pC, Q ₁ = 0.8pC (driving charge amount). The signal voltage, which was 4 V in the storage capacitance, is 100 mV on the data line, and the voltage (change) on the data line when mixed with the driving charge is 500 mV.

さてゲート46が電流を流さなくなつた（カツトオフ
の）状態（第５図（Ｂ）でデータ線の電位をＶ_T1H−Ｖ
_ThT1とした状態）は、電流が全く流れなくなつたのでは
なく、ゲート46が第４図に示すようなテール領域に入つ
ている状態である。上記の数値例でほとんどカツトオフ
状態にあるときの電流値は10^-9Ａ程度である。Now, in the state (cut-off) in which the gate 46 does not pass the current (in FIG. 5B), the potential of the data line is changed to V _T1H −V
_In the state ( _ThT1 ), the current does not flow at all, but the gate 46 is in the tail region as shown in FIG. In the above numerical example, the current value is about 10 ^-9 A when it is almost cut off.

今、第４図に示した特性曲線上61（10^-9Ａ）の状態に
ゲートがあつたとき（カツトオフ状態）、100mVの信号
が来たとすると、62の点へ動作点が移り再び61の方向へ
戻ろうとする。しかし電流レベルが小さいため、たとえ
ば10μｓかかつてもたかだか50％程度（点65）しか回復
しない。電圧Ｖ_GSが下がると指数関数的に電流値が減る
ため、元の点61に近ずく（電荷が十分に転送される）に
は極めて長い時間かかり、実用上移送効率が悪く使いも
のにならない。これが詳細な実験検討により明らかにな
つた、第２図の従来例の動作である。第５図に示したよ
うな本発明の実施例では、駆動電荷を注入して合計500m
Vの変化をデータ線上へ与える。そうすると第４図63に
示すように３桁以上も大きい動作電流となり、極めて短
時間の内に65の動作点まで戻る。このときの動作点は駆
動電荷のないときと余り変らないが、転送された電荷と
しては90％以上になる。これは信号電荷も90％以上、駆
動電荷も90％以上ということであるので、信号電荷は大
部分ゲート47の下へ移され、信号電圧としては0.9V以上
の振幅となる。ゲート47の下からセンスアンプ入力端51
への転送は、すでに十分大きい振幅になつているので、
飽和動作モードでも短時間に効率良く行なえ、センスア
ンプ入力端に1.5V以上の信号電圧が現れる。Now, when the gate is in the state of 61 (10 ^-9 A) on the characteristic curve shown in FIG. 4 (cut-off state), if a signal of 100 mV comes, the operating point moves to the point of 62 and again 61 of Trying to get back in the direction. However, since the current level is small, for example, only 10 μs or at most about 50% (point 65) is recovered. Since the current value exponentially decreases as the voltage V _GS decreases, it takes an extremely long time to approach the original point 61 (the charge is sufficiently transferred), and the transfer efficiency is poor in practical use, which is unusable. This is the operation of the conventional example shown in FIG. 2, which has been clarified by detailed experimental examination. In the embodiment of the present invention as shown in FIG.
Apply a change in V onto the data line. Then, as shown in FIG. 4 63, the operating current becomes large by three digits or more, and the operating point returns to the operating point of 65 within an extremely short time. The operating point at this time is not much different from that when there is no drive charge, but the transferred charge is 90% or more. This means that the signal charge is 90% or more and the driving charge is 90% or more. Therefore, the signal charge is mostly transferred to the bottom of the gate 47, and the signal voltage has an amplitude of 0.9V or more. Sense amplifier input 51 from under gate 47
The transfer to is already of sufficiently large amplitude, so
Even in the saturated operation mode, it can be efficiently performed in a short time, and a signal voltage of 1.5 V or more appears at the input terminal of the sense amplifier.

このように極めて大きな電圧として再生されるため、
センスアンプとしては電圧検出形であれば第５図50のよ
うなソースフオロワあるいはインバータなど単純なもの
であつてよく、第３図に示したような差動形とすること
は、全体の構成によつては、必須という訳ではない。こ
の場合、ダミーセルは不要となる。Since it is reproduced as an extremely large voltage like this,
If the sense amplifier is a voltage detection type, it may be a simple one such as a source follower or an inverter as shown in FIG. 5, and the differential type as shown in FIG. However, it is not mandatory. In this case, the dummy cell becomes unnecessary.

ここで特に注意すべきことは、信号電荷は大部分転送
されるが、これは信号電荷量が増幅される訳ではなくデ
ータ線上の（微小な）信号電圧が増幅されるということ
である。従つてセンスアンプとしては電圧を検出すべき
であり、電流を検出したのではせつかくの電圧増幅が役
に立たない。またこの観点から第５図（Ｆ）に示すよう
にゲート47の下からゲート48を介してセンスアンプ51へ
の転送はゲート48を飽和モードにして行ない、信号電荷
の大部分を移す事が非常に重要であり非飽和モードで信
号電荷を容量分割（Ｃ₁とＣ_I）してしまうと効果が極め
てうすいものになつてしまう。（上の例では非飽和モー
ド転送では0.3V、飽和モード転送では1.5Vと1:5の差が
ある。） 上記の説明で判るように、本発明で用いている電荷転
送法は、MOSTのテール電流特性による理想スイチツチか
ら外れを補正するものである。第４図に示されたMOSTの
テール電流特性は傾きが急な程良いが、これは約60mV/d
ecayが常温では限度とされている。従つて上記の説明の
ように２桁程度以上の電流増加をもたらす駆動電荷を与
えるためには、駆動ゲートに印加するパルス振幅Ｖφ_T2
を5Vpp程度とすると、C₁/C_D1/40とする必要があり、
転送特性上Ｃ₁はＣ₀に比べていくらでも小さくできると
いう訳ではない。一方センスアンプ入力端の容量Ｃ_Iは
電圧増幅度を上げるためには小さくすることが望ましい
ので、結局実際の装置ではＣ_D＞Ｃ₁Ｃ_Iとするのが適
切であり、その他の寄生効果（ｎ⁺拡散層によるフイー
ドバツク効果など）を考慮するとC₁/C_Dは1/20以上，C_I/
C₁は1/4〜１とするのが現実的である。It should be particularly noted here that most of the signal charges are transferred, but this does not amplify the amount of signal charges but the (minute) signal voltage on the data line. Therefore, the sense amplifier should detect the voltage, and if the current is detected, the voltage amplification is not useful at all. From this point of view, as shown in FIG. 5 (F), it is very important to transfer the gate charge from the bottom of the gate 47 to the sense amplifier 51 through the gate 48 in the saturation mode so that most of the signal charge is transferred. This is very important, and if the signal charge is capacitively divided (C ₁ and C _I ) in the non-saturation mode, the effect becomes extremely thin. (In the above example, there is a difference of 1: 5 between 0.3 V for non-saturated mode transfer and 1.5 V for saturated mode transfer.) As can be seen from the above description, the charge transfer method used in the present invention is This is for correcting deviation from the ideal switch due to the tail current characteristic. The tail current characteristics of the MOST shown in Fig. 4 are so good that the slope is steep, but this is about 60 mV / d.
ecay is limited at room temperature. Therefore, as described above, in order to give the drive charge that causes the current to increase by about two digits or more, the pulse amplitude Vφ _T2 applied to the drive gate is applied.
Is about 5 Vpp, it is necessary to set C ₁ / C _D 1/40,
Due to the transfer characteristics, C ₁ cannot be made smaller than C ₀ . On the other hand, it is desirable that the capacitance C _I at the input terminal of the sense amplifier is made small in order to increase the voltage amplification factor, so that it is appropriate to set C _D > C ₁ C _I in an actual device, and other parasitic effects ( n ⁺ considering fed back effects, etc.) by diffusion layers C ₁ / C _D is 1/20, C _I /
It is realistic to set C ₁ to 1/4 to 1.

第６図は第３図に示した本発明の一実施例の具体的な
回路模式図、第７図は第６図の駆動パルスタイミングチ
ヤートおよび内部波形図である。FIG. 6 is a specific circuit schematic diagram of one embodiment of the present invention shown in FIG. 3, and FIG. 7 is a drive pulse timing chart and internal waveform diagram of FIG.

第６図，第７図においてＶ_DjA,V_DjBはデータ線の電
圧、Ｖ_IjA,V_IjBはセンスアンプ入力端子の電圧を示す。
またソース側に矢印のあるMOSTはＰチヤネルであつて、
ゲート電圧は低い（Low）方が導通状態（“ON"）であ
る。ｔ＝ｔ₁においてリセツトゲートパルスφ_Rを高レベ
ル（High）にして71に示すようにデータ線を0Vにリセツ
トする。次にφ_T1〜φ_T2をHighにすると、ノード51A,52
Bはプリチヤージゲート49A,49Bを介して電源（Ｖ_D2）に
接続されているので、これがドレインとなつて、72に示
すようにデータ線の電圧はＶ_T1H−Ｖ_ThT1近傍になる
（ｔ₂〜ｔ₃）。このときゲート46〜48全体が極めて長チ
ヤネルのMOSTトランジスタとして働くので、それぞれの
ゲートのバラツキのえいきようが重畳され、単に時定数
が長いだけではなく、データ線の電圧に大きなバラツキ
が生じる。これを除くために信号読出し前に一度「空の
読み出し」を行なつてデータ線電圧をＶ_T1H−Ｖ_ThT1に
そろえる（73;t₄〜ｔ₅の動作）。空読出しをすると、ゲ
ートとしては46A,46Bだけがスイツチとして働くので、
コンダクタンスは大きく、短い時定数でバラツキの少い
電圧に収束させることができる。In FIGS. 6 and 7, V _DjA and V _DjB are voltages on the data line, and V _IjA and V _IjB are voltages on the sense amplifier input terminal.
The MOST with an arrow on the source side is a P channel,
The lower (Low) gate voltage is the conductive state (“ON”). At t = t ₁ , the reset gate pulse φ _{R is set} to a high level (High) to reset the data line to 0V as indicated by 71. Next, when φ _{T1 to} φ _T2 are set to High, the nodes 51A and 52
Since B is connected to the power supply (V _D2 ) via the precharge gates 49A and 49B, this _{serves as a} drain, and the voltage of the data line becomes near V _T1H -V _ThT1 as shown at 72 (t ₂ ~t _3). At this time, the entire gates 46 to 48 function as an extremely long channel MOST transistor, so that the variations in the respective gates are superimposed, and not only the time constant is long, but also the voltage on the data line greatly varies. In order to eliminate this, "empty read" is performed once before the signal read so that the data line voltage is _adjusted to V _T1H -V _ThT1 (operation 73; t _{4 to} t ₅ ). When performing an empty read, only 46A and 46B act as switches as gates,
The conductance is large, and the voltage can be converged to a voltage with little variation with a short time constant.

次にワード線43A,43DBをHighにして（ｔ＝ｔ₆）、セ
ルの信号電荷をデータ線44A上へ、ダミーセルの電荷を
データ線44B上へ移す。これを前記の読出し法によりセ
ンスアンプ入力端へ移し（ｔ₇〜ｔ₈）、差動アンプ80に
より比較し判定する。この判定を書込み線81により書込
み回路82へ伝え（ｔ₉）、ワード線43AをHighにして再書
込みする。このとき同時にφ_DPもHighにしてダミーセル
へも再充電する（ｔ＝ｔ₁₀）。Then the word line 43A, and the 43DB to High (t = t _6), the signal charges of the cell to the data line 44A on transfer the charges of the dummy cell to the data line 44B on. It was transferred to the sense amplifier input by the read method of the (t ₇ ~t _8), determines compared by the differential amplifier 80. This judgment is transmitted to the write circuit 82 through the write line 81 (t ₉ ), the word line 43A is set to High and rewriting is performed. At the same time, φ _DP is set to High at the same time to recharge the dummy cell (t = t ₁₀ ).

上記の実施例で重要な点は、Ｖ_T1H−Ｖ_ThT1より低い
電圧の電源（この例ではOV）に一方の端子を接続したリ
セツトゲートによりデータ線を素早くリセツトし、さら
に「空読み出し」によりデータ線をＶ_T1H−Ｖ_ThT1に短
時間に精度良くそろえる（セツトする）動作であり、こ
のようにすることにより、データ線間のバラツキを小さ
く、しかも素早く初期電圧設定ができる。もしデータ線
のリセツトを電荷転送部を介して行なうと、電荷転送部
はその本来の目的からして、通常のトランジスタとして
の電流供給能力や相互コンタクダンスは小さくなること
多いので速度がおそく、コンダクタンスのバラツキの影
響が出やすい、極めて不十分な電圧設定になり易い。同
様な理由で書込みゲートをデータ線に直接々続している
ことが書込み速度の上からやはり重要である。この場
合、書込みゲートを記憶セルアレーと電荷転送部の間に
設けることにより、センスアンプで判定した情報を書込
み部へ戻して再書込みする、いわゆるリフレツシユを容
易ならしめるに最も適切な構造とすることができる。第
１図の従来例と第３図の本発明になるRAMの配置が異な
るのは、以上のような事を理由とする本質的な相異であ
る。The important point in the above-mentioned embodiment is that the data line is quickly reset by the reset gate in which one terminal is connected to the power source (OV in this example) having a voltage lower than V _T1H -V _ThT1 , and the data is read by the "idle read". This is an operation of accurately aligning (setting) the lines to V _T1H −V _ThT1 in a short time, and by doing so, the variation between the data lines can be reduced and the initial voltage can be set quickly. If the reset of the data line is performed via the charge transfer unit, the charge transfer unit has a small current supply capability or mutual contact dance as an ordinary transistor from its original purpose, so the speed is slow and the conductance is low. It is easy for the voltage setting to become extremely inadequate, and for the voltage setting to be extremely insufficient. For the same reason, directly connecting the write gate directly to the data line is important in terms of write speed. In this case, by providing a write gate between the memory cell array and the charge transfer section, it is possible to provide a structure most suitable for facilitating so-called refreshing, in which information determined by the sense amplifier is returned to the write section and rewritten. it can. The arrangement of the RAM according to the present invention shown in FIG. 3 differs from that of the conventional example shown in FIG. 1 because of the above-mentioned reasons.

第８図は本発明になるRAMの電荷転送部の別の実施例
を示す図で、図中91はｐ形基板、92,93はｎ形領域、94,
96は電荷転送ゲート、95は電荷駆動ゲート、97はデータ
線、98はリセツトゲート、99はセンスアンプ入力端、10
0は入力端のプリチヤージゲートである。FIG. 8 is a diagram showing another embodiment of the charge transfer portion of the RAM according to the present invention, in which 91 is a p-type substrate, 92 and 93 are n-type regions, and 94 and
96 is a charge transfer gate, 95 is a charge drive gate, 97 is a data line, 98 is a reset gate, 99 is a sense amplifier input terminal, 10
0 is a precharge gate at the input end.

第８図に示すように電荷転送部としては、ゲート間に
ソース、ドレインとなるｎ形領域を置かない構造（いわ
ゆる電荷結合素子やバルク形電荷転送素子と同様な構
造）とすると、駆動ゲート95からセンスアンプ入力端99
への電荷転送時にいわゆるフイードバツク効果による転
送損失を小さくすることができ、より一層転送効率を高
めることができる。As shown in FIG. 8, if the charge transfer portion has a structure in which n-type regions serving as a source and a drain are not provided between the gates (a structure similar to a so-called charge-coupled device or a bulk-type charge transfer device), the drive gate 95 To sense amplifier input terminal 99
The transfer loss due to the so-called feed back effect at the time of charge transfer to and from can be reduced, and the transfer efficiency can be further improved.

第９図は本発明になるRAMの電荷転送部の別の実施例
を示す図で、図中101はｐ形基板、102〜106はｎ形領
域、107,108,110は電荷転送ゲート、109は電荷駆動ゲー
ト、111はデータ線、112はリセツトゲート、113はプリ
チヤージゲート、114はセンスアンプ入力端である。FIG. 9 is a diagram showing another embodiment of the charge transfer portion of the RAM according to the present invention, in which 101 is a p-type substrate, 102 to 106 are n-type regions, 107, 108 and 110 are charge transfer gates, and 109 is a charge drive gate. , 111 is a data line, 112 is a reset gate, 113 is a precharge gate, and 114 is a sense amplifier input terminal.

第９図においてはデータ線111側の駆動ゲートが107,1
08の２つから成つている。このゲート108に直流のバイ
アスを、107に転送パルスを各々印加すると、駆動ゲー
ト109の下のチヤネルおよびｎ形領域104の電位変動はゲ
ート108でシールドされるため、データ線111から駆動ゲ
ート109（の下）への転送時のフイードバツク効果によ
る転送損失を抑えることができる。In FIG. 9, the drive gate on the data line 111 side is 107,1.
It consists of two of 08. When a DC bias is applied to the gate 108 and a transfer pulse is applied to the gate 108, potential fluctuations in the channel below the drive gate 109 and the n-type region 104 are shielded by the gate 108, so that the data line 111 to the drive gate 109 ( The transfer loss due to the feedback effect at the time of transfer to (below) can be suppressed.

また第９図の構造で、107に直流バイアスを、108に転
送パルスを印加すると、転送パルスがHighレベルにある
ときのレベル電圧変動（パルスでしばしば起こる）によ
るデータ線の電位変動をさけることができ、パルスのゆ
らぎによる雑音を抑えることができる。Further, in the structure of FIG. 9, when a DC bias is applied to 107 and a transfer pulse is applied to 108, the potential fluctuation of the data line due to the level voltage fluctuation (often caused by the pulse) when the transfer pulse is at High level can be avoided. Therefore, noise due to pulse fluctuation can be suppressed.

なお第５図，第８図，第９図では簡単のために単一導
電形基板としたが、これはｐ形基板の下にｎ形の基体を
持つ、いわゆるCMOS構造であつてもよいことはもちろん
である。Although a single conductivity type substrate is shown in FIGS. 5, 8 and 9 for simplicity, this may be a so-called CMOS structure having an n-type substrate under the p-type substrate. Of course.

第10図は本発明によるRAMの電荷転送部の別の実施例
を示す図である。図中124で示した電荷転送部以外は第
６図と同様である。第10図に示した電荷転送部ではデー
タ線側の駆動ゲート121A（121B）に駆動パルスではな
く、デプレシヨン形MOST122A（122B）および123A（123
B）から成る帰還電圧がかかつている。この112A（122
B）,123A（123B）から成るインバータはデータ線44A（4
4B）の電圧を検出してゲート121A（121B）へ帰還してい
る。このようにすると、インバータの利得をＧとしたと
き、ゲート121A（121B）のテーリング係数α（mV/deca
y）が等価的に約α/Gとなり、第４図に示したテーリン
グ特性の傾きは極めて急峻になる。このためデータ線44
A（44B）の容量Ｃ_Dが、転送特性上は約C_D/Gとして見え
ることになり、転送特性は格段に改善される。インバー
タの利得Ｇは40倍程度とることは容易であるので、以前
に述べたC₁/C_Dは極めて小さく（1/100ないしそれ以下）
することも可能となる。ここでデプレシヨンMOST122A
（122B）は負荷として働いており抵抗と等価である。ま
たＶ_FD,V_FSは帰還インバータの電源で、Ｖ_FDは高レベル
電圧Ｖ_FSは低レベル電圧である。FIG. 10 is a diagram showing another embodiment of the charge transfer section of the RAM according to the present invention. 6 is the same as that of FIG. 6 except for the charge transfer portion indicated by 124 in the figure. In the charge transfer section shown in FIG. 10, not the drive pulse is applied to the drive gate 121A (121B) on the data line side, but the depletion type MOSTs 122A (122B) and 123A (123B).
The feedback voltage consisting of B) is present. This 112A (122
The inverter consisting of B), 123A (123B) has a data line 44A (4
4B) voltage is detected and fed back to the gate 121A (121B). In this way, when the gain of the inverter is G, the tailing coefficient α (mV / deca of the gate 121A (121B) is
y) is equivalently about α / G, and the slope of the tailing characteristic shown in FIG. 4 becomes extremely steep. For this reason the data line 44
The capacity C _D of A (44B) can be seen as about C _D / G on the transfer characteristic, and the transfer characteristic is remarkably improved. Since it is easy to set the gain G of the inverter to about 40 times, C ₁ / C _D mentioned earlier is extremely small (1/100 or less).
It is also possible to do. Depletion MOST122A here
(122B) acts as a load and is equivalent to resistance. Further, V _FD and V _FS are power sources of the feedback inverter, V _FD is a high level voltage V _FS is a low level voltage.

第11図は第10図に示した実施例の駆動パルスタイミン
グチヤートおよび内部波形図の１例である。データ線側
の電荷転送ゲート121A（121B）にパルスを印加しないの
で、駆動電荷の初期セツテイングはφ_T2，φ_T3が“ON"
状態で行なう（図中ｔ₂〜ｔ₃,t₄〜ｔ₅′,t₇′〜
ｔ₈′）。また駆動電荷のデータ線への移動はφ_T2を“O
FF"状態とすることで行なう（図中ｔ₄′〜ｔ₄″,t₆′〜
ｔ₆″）。この場合センスアンプ入力端のプリチヤージ
電圧Ｖ_D2′は、電荷転送ゲート48A（48B）の“ON"状態
のチヤネル電位（Ｖ_T3H−Ｖ_ThT3:V_T3Hはφ_T3の高レベル
電圧、Ｖ_ThT3は該ゲートのしきい電圧）より高くしてこ
のゲートが飽和モードで働くようにする。FIG. 11 is an example of the drive pulse timing chart and internal waveform chart of the embodiment shown in FIG. Since no pulse is applied to the charge transfer gate 121A (121B) on the data line side, φ _T2 and φ _T3 are set to “ON” in the initial setting of the driving charge.
State (t _{2 to} t ₃ , t _{4 to} t ₅ ′, t ₇ ′ to
t ₈ ′). To move the drive charge to the data line, set φ _T2 to “O
FF "state (t ₄ ′ to t ₄ ″, t ₆ ′ to t ₄ ′ to t ₄ ″, in the figure)
t ₆ ".) Purichiyaji voltage V _D2 'in this case the sense amplifier input end of the charge transfer gate 48A (48B)" channel potential of ON "state (V _T3H -V _ThT3: V _T3H high level voltage of phi _T3 , V _ThT3 is higher than the threshold voltage of the gate) so that this gate works in saturation mode.

第11図においてｔ₂〜ｔ₃がデータ線の電圧「粗設
定」、ｔ₄′〜ｔ₅′が空読み出しによるデータ線電圧の
「精密設定」、ｔ₆′〜ｔ₈′がデータ読出しであり、他
は第７図におけると同様である。In FIG. 11, t _{2 to} t ₃ are data line voltages “coarse setting”, t ₄ ′ to t ₅ ′ are data line voltage “fine setting” by idle reading, and t ₆ ′ to t ₈ ′ are data reading. Yes, others are the same as in FIG.

以上説明した本発明の実施例は、これらを組合せて用
いることは差支えなく、また例えば、センスアンプ入力
端にゲートMOSTを設けて、電荷転送部と分離して不要な
パルスによるカツプリング雑音を防止するなど種々の変
形を用いることにより本発明の効果を一層高めることも
可能である。The embodiments of the present invention described above may be used in combination with each other. For example, a gate MOST is provided at the input terminal of the sense amplifier to separate from the charge transfer section and prevent coupling noise due to unnecessary pulses. It is possible to further enhance the effect of the present invention by using various modifications.

なお第５図における実施例の説明では、数値例とし
て、センスアンプ入力端に1Vないしそれ以上現われるも
のを示した。この場合前記のようにセンスアンプが単純
になり、周辺回路が簡単化されるという意味で高集積化
が達成される。一方第６図に示したようにセンスアンプ
を差動として従来と同じように情報判定をする場合、セ
ンスアンプとして従来から知られている回路を用いて
も、100mV程度の信号がセンスアンプ入力端に現れれば
十分であるので、記憶セル蓄積容が従来のものより１掛
以上小さいものを用いることができ、記憶セルアレー部
の密度を飛躍的に高めることができる。In the description of the embodiment in FIG. 5, as the numerical example, the one appearing at 1 V or more at the input terminal of the sense amplifier is shown. In this case, high integration is achieved in the sense that the sense amplifier is simplified and the peripheral circuits are simplified as described above. On the other hand, as shown in FIG. 6, when the sense amplifier is made differential and the information judgment is performed in the same manner as in the conventional case, even if a conventionally known circuit is used as the sense amplifier, a signal of about 100 mV is input to the sense amplifier. Since it is sufficient that the storage cell storage capacity is smaller than that of the conventional one by one or more, the density of the storage cell array portion can be dramatically increased.

同じような観点から、記憶セル容量を従来と同程度と
し、多値レベルをアナログ的に記憶させ、これを検出す
るような、いわゆる多値記憶RAMに本発明を適用すれ
ば、多値レベルの高いRAMが実現でき、やはり超高密度R
AMを得ることができる。From the same point of view, if the present invention is applied to a so-called multi-value storage RAM in which the storage cell capacity is set to the same level as the conventional one, multi-value levels are stored in an analog manner, and this is detected, the multi-value level High RAM can be realized, and also ultra-high density R
You can get AM.

また第６図の実施例においては、一部CMOS（相補形MO
S）回路を用いたが、これは本発明においては本質的な
ものではなく、全部Ｎ又はＰチヤネルのMOSTによつて構
成して良い事はもちろんのことである。また上記説明の
ように本発明の適用はすべてdRAMについて行なつたが、
これはこれに限らず、半導体中の電荷キヤリアを情報源
として記憶し読出すRAMならば何でもよく、例えば擬似
スタチツクRAM（SRAM）のようなものであつても本発明
が適用できるきことはもちろんのことである。In the embodiment shown in FIG. 6, some CMOS (complementary MO
Although the S) circuit is used, this is not essential in the present invention, and it goes without saying that it may be constructed by MOSTs of all N or P channels. Further, as described above, the application of the present invention was applied to dRAM, but
This is not limited to this, and may be any RAM as long as it stores and reads out the charge carrier in the semiconductor as an information source. For example, the present invention can be applied to a pseudo-static RAM (SRAM). That is.

第５図，第７図には本発明になる半導体装置の駆動法
として、本発明の効果が充分に得られるよう特に工夫さ
れたものを示したが、これは必ずしもこれに限らず、他
の方法もまた可能である。FIG. 5 and FIG. 7 show a method of driving the semiconductor device according to the present invention, which is particularly devised so that the effects of the present invention can be sufficiently obtained. Methods are also possible.

〔発明の効果〕〔The invention's effect〕

以上説明した如く、本発明では、半導体中の電荷キヤ
リアを情報源として記憶し、これを読み出すようなRAM
に於て、効率の優れた電圧再生部とこれに対応して効率
の良い配置に書込み機構を設けることにより極めて小量
の信号電荷をも検出できるようにし、これにより情報記
憶セルの蓄積容量が極めて小さく、従来に比べて飛躍的
に集積密度の高いRAMを実現するものである。As described above, according to the present invention, the charge carrier in the semiconductor is stored as an information source and is read out from the RAM.
In this case, by providing a highly efficient voltage regenerating unit and a writing mechanism in an efficient arrangement corresponding to this, it is possible to detect an extremely small amount of signal charge, and thereby the storage capacity of the information storage cell is increased. It realizes a RAM that is extremely small and has a significantly higher integration density than conventional ones.

【図面の簡単な説明】[Brief description of drawings]

第１図，第２図は従来のRAMの構成を示す回路図、第３
図は本発明の実施例を示す回路ブロツク図、第４図はMO
STのテーリング特性を示す図、第５図は本発明の実施例
の電圧再成部の動作を説明する図、第６図は本発明の実
施例を示す部分回路図、第７図は第６図の回路のパルス
タイミングチヤートを示す図、第８図，第９図は本発明
の電荷転送部の実施例を示す断面図、第10図は本発明の
他の実施例を示す部分回路図、第11図は第10図の回路の
パルスタイミングチヤートを示す図である。 21……記憶セル蓄積容量、22……ワードゲート、23……
ワード線、24,25……データ線。1 and 2 are circuit diagrams showing the structure of a conventional RAM, and FIG.
FIG. 4 is a circuit block diagram showing an embodiment of the present invention, and FIG. 4 is an MO.
FIG. 5 is a diagram showing the tailing characteristic of the ST, FIG. 5 is a diagram for explaining the operation of the voltage re-forming unit of the embodiment of the present invention, FIG. 6 is a partial circuit diagram showing the embodiment of the present invention, and FIG. FIGS. 8 and 9 are sectional views showing an embodiment of the charge transfer portion of the present invention, and FIG. 10 is a partial circuit diagram showing another embodiment of the present invention. FIG. 11 is a diagram showing a pulse timing chart of the circuit of FIG. 21 …… Memory cell storage capacity, 22 …… Word gate, 23 ……
Word line, 24,25 ... Data line.

───────────────────────────────────────────────────── フロントページの続き (72)発明者 堀口 真志 国分寺市東恋ヶ窪１丁目280番地 株式 会社日立製作所中央研究所内 (72)発明者 尾崎 俊文 国分寺市東恋ヶ窪１丁目280番地 株式 会社日立製作所中央研究所内 (72)発明者 下東 勝博 国分寺市東恋ヶ窪１丁目280番地 株式 会社日立製作所中央研究所内 (72)発明者 池永 伸一 国分寺市東恋ヶ窪１丁目280番地 株式 会社日立製作所中央研究所内 (56)参考文献 特開 昭55−45188（ＪＰ，Ａ) ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Masashi Horiguchi 1-280 Higashi Koigakubo, Kokubunji City, Central Research Laboratory, Hitachi, Ltd. (72) Toshifumi Ozaki 1-280 Higashi Koigakubo, Kokubunji City, Hitachi Research Institute, Ltd. ( 72) Inventor Katsuhiro Shimohigashi 1-280, Higashi Koigakubo, Kokubunji City, Central Research Laboratory, Hitachi, Ltd. (72) Inventor Shinichi Ikenaga 1-280, Higashi Koigakubo, Kokubunji City, Hitachi, Ltd. Central Research Laboratory (56) References 55-45188 (JP, A)

Claims (3)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】半導体中の電荷キャリアを情報源として記
憶する複数個のセルから成るアレーと、各セルの位置を
指定するアドレス指定機構と、上記セルに接続して情報
源となる電荷キャリアを伝送するデータ線と、データ線
に接続した情報の書込み機構と読み出し機構とをそれぞ
れ少くともそなえ、上記読み出し機構が少なくとも電荷
転送部および信号増幅器から成り、該電荷転送部がデー
タ線に接続する電荷転送ゲートと、該電荷転送ゲートと
上記信号増幅器との間に設けられた駆動ゲートと、電荷
転送ゲートと駆動ゲートの制御機構とから少くとも成
り、該制御機構が、信号読み出し時に、上記駆動ゲート
下のバイアス電荷をデータ線側へ送り込み、さらに該バ
イアス電荷をデータ線上の信号電荷とともに再び駆動ゲ
ート下に引き戻し、信号電荷を信号増幅器に転送する駆
動パルスを供給することを特徴とする半導体装置。1. An array comprising a plurality of cells for storing charge carriers in a semiconductor as an information source, an addressing mechanism for designating the position of each cell, and charge carriers serving as an information source connected to the cells. A data line to be transmitted and at least a write mechanism and a read mechanism for information connected to the data line, respectively, and the read mechanism is composed of at least a charge transfer section and a signal amplifier, and the charge transfer section is connected to the data line. At least a transfer gate, a drive gate provided between the charge transfer gate and the signal amplifier, and a control mechanism for controlling the charge transfer gate and the drive gate. The lower bias charge is sent to the data line side, and the bias charge is pulled back under the drive gate together with the signal charge on the data line. Wherein a supplying drive pulses to transfer No. charge to the signal amplifier. 【請求項２】時許請求の範囲第１項記載の半導体置にお
いて、上記信号増幅器として電圧を検出するアンプとし
たことを特徴とする半導体装置。2. A semiconductor device according to claim 1, wherein the signal amplifier is an amplifier for detecting a voltage. 【請求項３】特許請求の範囲第１項記載の半導体装置に
おいて、データ線容量Ｃ_D、駆動ゲート容量Ｃ₁に対し、
上記信号増幅器の入力端容量Ｃ_Iが Ｃ_D＞Ｃ₁Ｃ_I なる関係にあることを特徴とする半導体装置。3. The semiconductor device according to claim 1, wherein the data line capacitance C _D and the drive gate capacitance C _{1 are} :
A semiconductor device, wherein the input terminal capacitance C _I of the signal amplifier has a relationship of _CD > C ₁ C _I.