JP2538388B2 - Pattern conversion device - Google Patents
Pattern conversion deviceInfo
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- JP2538388B2 JP2538388B2 JP2114036A JP11403690A JP2538388B2 JP 2538388 B2 JP2538388 B2 JP 2538388B2 JP 2114036 A JP2114036 A JP 2114036A JP 11403690 A JP11403690 A JP 11403690A JP 2538388 B2 JP2538388 B2 JP 2538388B2
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- bit
- unit
- memory
- pattern
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- Controls And Circuits For Display Device (AREA)
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- Digital Computer Display Output (AREA)
- Storing Facsimile Image Data (AREA)
Description
【発明の詳細な説明】 [産業上の利用分野] 本発明は、マトリクス構成ビットパターンからmビッ
トの行データをn個取り出してnビットの列データを形
成するパターン変換装置に関する。Description: TECHNICAL FIELD The present invention relates to a pattern conversion apparatus for extracting n pieces of m-bit row data from a matrix-constituting bit pattern to form n-bit column data.
[従来の技術] コンピュータやワードプロセッサ等の機器は、近年益
々高機能になりつつあるが、それに伴いそれらの機器に
対して、周辺機器を含めたシステム全体としての高速化
が要請されている。[Prior Art] Devices such as computers and word processors are becoming more and more sophisticated in recent years, and accordingly, there is a demand for speeding up of these devices as a whole system including peripheral devices.
このことから、上記機器の演算処理の中核をなすCPU
を効率よく動作させ、機能的でかつ迅速処理可能なシス
テム(ハードウェア、ソフトウェア)を構築することが
肝要とされている。From this, the CPU that is the core of the arithmetic processing of the above equipment
It is important to build a system (hardware, software) that operates efficiently, and that is functional and capable of rapid processing.
ところで、例えばイメージスキャナから取り込まれる
ドットパターンや、文字等をマトリクス状のドットで表
したドットパターンは、一般にドットをビットに対応さ
せてコード化されずにビットパターンとしてメモリに記
憶される。By the way, for example, a dot pattern read from an image scanner or a dot pattern in which characters or the like are represented by matrix dots is generally stored in a memory as a bit pattern without being coded by associating dots with bits.
第6図には、そのようなメモリに記憶されるマトリク
ス構成ビットパターンの概念が図示されている。FIG. 6 illustrates the concept of a matrix-constituting bit pattern stored in such a memory.
図においてビットパターン10は、行方向にMビット、
そして列方向にNビットのマトリクスで構成され、更に
後述するように各行はメモリへの格納単位に合わせてm
ビット単位で区分されている。そして、第6図に示すビ
ットパターン10においては、8ビットの単位行データで
区分され、行方向に5つの単位行データが各行毎に整列
している。In the figure, the bit pattern 10 is M bits in the row direction,
It is composed of an N-bit matrix in the column direction, and each row has m units corresponding to the memory storage unit, as will be described later.
It is divided in bit units. The bit pattern 10 shown in FIG. 6 is divided into 8-bit unit row data, and five unit row data are arranged in each row in the row direction.
このビットパターン10をメモリに格納する場合には、
一般に、まず単位行データを最上段の行からその行方向
へ順次取り出し、最上段から全ての単位行データが取り
出された後に、次段から同様に順位単位行データを取り
出し、この過程が最終段まで繰り返されることにより、
ビットパターン10の全要素データがメモリに格納され
る。具体例を示せば、第6図における単位行データD0は
メモリのアドレス0に格納され、単位行データD1はアド
レス1に、更に単位行データD4、D5はそれぞれアドレス
4,5に格納される。To store this bit pattern 10 in memory,
Generally, the unit row data is first fetched sequentially from the top row in the row direction, all the unit row data is fetched from the top row, and then the rank unit row data is fetched in the same way from the next row. By being repeated until
All element data of bit pattern 10 is stored in memory. As a specific example, the unit row data D0 in FIG. 6 is stored at address 0 of the memory, the unit row data D1 is at address 1, and the unit row data D4 and D5 are at addresses, respectively.
Stored in 4,5.
メモリに格納されたビットパターン10を例えばディス
プレイ等の表示装置に出力する場合には、上述した過程
と同様に各アドレスに格納されている単位行データ毎に
表示装置へ送出され、例えばアドレス0から順次取り出
されてディスプレイにビットパターンが表示される。When the bit pattern 10 stored in the memory is output to a display device such as a display, it is sent to the display device for each unit line data stored in each address in the same manner as in the above process, and from the address 0, for example. Bit patterns are sequentially taken out and displayed on the display.
しかし、ビットパターン10の列方向の複数ビットを同
時に必要とする例えばプリンタ等にこのビットパターン
を送出する場合には、メモリからの読み出しが行方向の
データであるため、行から列への変換処理が必要であ
る。However, when this bit pattern is sent to, for example, a printer that requires a plurality of bits in the column direction of the bit pattern 10 at the same time, since the data read from the memory is in the row direction, the conversion processing from the row to the column is performed. is necessary.
第7図には、従来のパターン変換の概念が示されてお
り、この第7図及び第6図を用いて具体的にその変換に
ついて説明する(例えば特公昭61−32990号公報参
照)。FIG. 7 shows the concept of conventional pattern conversion, and the conversion will be specifically described with reference to FIGS. 7 and 6 (see, for example, Japanese Patent Publication No. 61-32990).
第7図において、12,14はCPU内部に設けられたシフト
レジスタであり、シフトレジスタ12は左シフト用、シフ
トレジスタ14は右シフト用である。In FIG. 7, reference numerals 12 and 14 are shift registers provided inside the CPU, the shift register 12 is for left shift, and the shift register 14 is for right shift.
これらのシフトレジスタを用いて、第7図に斜線で示
すnビットの単位列データxを取り出す場合について述
べる。A case where n-bit unit column data x indicated by hatching in FIG. 7 is taken out using these shift registers will be described.
まず、メモリから単位行データD0が取り出されてシフ
トレジスタ12に格納される。そして、シフトレジスタ12
は左シフトを1回行い、第7図に示す1ビットのデータ
Xiが取り出されて、その後レジスタ14の1回の右シフト
により前記データXiはレジスタ14の最左ビット位置に格
納される。次に、上記と同様にメモリから単位行データ
D5がレジスタ12に送られ、レジスタ12の左シフト及びレ
ジスタ14の右シフトにて単位行データD5の先頭のビット
がレジスタ14に格納される。そして、このような過程が
順次繰り返されて、最後に単位列データD35がレジスタ1
2に送られ、このレジスタ12の左シフト及びレジスタ14
の右シフトにてレジスタ14内部にnビットの単位列デー
タXが形成される。First, the unit row data D0 is fetched from the memory and stored in the shift register 12. And the shift register 12
Shift left once, and the 1-bit data shown in Fig. 7
Xi is fetched and then the data Xi is stored in the leftmost bit position of the register 14 by one right shift of the register 14. Next, the unit line data from memory is
D5 is sent to the register 12, and the left bit of the register 12 and the right shift of the register 14 store the first bit of the unit row data D5 in the register 14. Then, such a process is sequentially repeated, and finally the unit column data D35 is stored in the register 1
2 to this register 12 left shift and register 14
By right shifting, the unit column data X of n bits is formed inside the register 14.
従って、列方向に連なるn個の単位行データから単位
列データを取り出す場合には、その単位列データを取り
出す位置に応じて上記レジスタ12の左シフトの回数が決
定される。Therefore, when the unit column data is extracted from the n unit row data that are continuous in the column direction, the number of left shifts of the register 12 is determined according to the position where the unit column data is extracted.
以上のように、この従来のパターン変換例において
は、各単位行データ毎の読み出し動作とレジスタ12の左
シフト動作及びレジスタ14の右シフト動作にてビットパ
ターンデータの行方向から列方向への変換が行われてい
る。As described above, in this conventional pattern conversion example, the bit pattern data is converted from the row direction to the column direction by the read operation for each unit row data, the left shift operation of the register 12, and the right shift operation of the register 14. Is being done.
[発明が解決しようとする課題] しかしながら、上記従来のパターン変換においては、
メモリからn個の単位行データをCPU内部のレジスタに
書き込み、更に数多くのシフト動作が必要であるため、
CPUの負担が大きく、このため行から列への変換を高速
に行うことが困難であった。[Problems to be Solved by the Invention] However, in the conventional pattern conversion described above,
Since n unit row data is written from the memory to the register inside the CPU, and more shift operations are required,
The load on the CPU is heavy, which makes it difficult to perform row-to-column conversion at high speed.
そして、このようなCPUの負担増加は、システム全体
としての処理速度を低下させるものであり、また、高速
プリンタにドットパターンのデータを送出する場合に
は、変換動作が追従できないという問題もあった。Further, such an increase in the load on the CPU lowers the processing speed of the entire system, and there is a problem that the conversion operation cannot follow when the dot pattern data is sent to the high speed printer. .
本発明は、上記従来の課題に鑑み成されたものであ
り、その目的は、CPUの負担を軽減して迅速なパターン
変換を行うことのできるパターン変換装置を提供するこ
とにある。The present invention has been made in view of the above-described conventional problems, and an object thereof is to provide a pattern conversion device capable of reducing the load on the CPU and performing rapid pattern conversion.
[課題を解決するための手段] 上記目的を達成するために、本発明に係るパターン変
換装置は、マトリクス構成ビットパターンをmビットの
単位行データ毎に記憶しかつ前記単位行データ毎に読み
出されるパターンメモリと、前記パターンメモリに対し
てn回の読み出しを実行し、前記ビットパターンの列方
向に連なるn個の前記単位行データを順次読み出す読み
出し手段と、前記mビットの単位行データ中のいずれか
1つのビット位置を指定するビット位置指定回路と、前
記パターンメモリから読み出されるn個の前記単位行デ
ータを順次入力し、前記ビット位置指定回路にて指定さ
れるビット位置のビットデータのみをセレクトするデー
タセレクタと、前記パターンメモリからのデータ読み出
し毎にシフトパルスを発生するシフトパルス発生器と、
前記データセレクタから順次出力されるビットデータを
前記シフトパルスに応じて取り込み、nビットの単位列
データを形成するシフトレジスタと、を有することを特
徴とする。[Means for Solving the Problems] In order to achieve the above object, a pattern conversion device according to the present invention stores a matrix configuration bit pattern for each m-bit unit row data and reads it for each unit row data. Which is one of the m-bit unit row data, and the pattern memory, a reading unit that performs n times of reading on the pattern memory, and sequentially reads n unit row data that are continuous in the column direction of the bit pattern. A bit position specifying circuit for specifying one bit position and n unit row data read from the pattern memory are sequentially input, and only bit data at the bit position specified by the bit position specifying circuit is selected. Shifter for generating a shift pulse every time data is read from the pattern memory A generator,
And a shift register that takes in bit data sequentially output from the data selector according to the shift pulse and forms n-bit unit column data.
[作用] 上記構成によれば、読み出し手段のn回の読み出しに
応じてメモリからn個の単位行データが読み出される。
そして、読み出された各単位行データはデータセレクタ
に入り、ここで列変換が行われるビット位置のビットデ
ータのみが選択されシフトレジスタに到達する。[Operation] According to the above configuration, n unit row data are read from the memory in response to the reading by the reading unit n times.
Then, each read unit row data enters the data selector, and here, only the bit data at the bit position where the column conversion is performed is selected and reaches the shift register.
シフトパルス発生器は、前記n回の読み出し毎にシフ
トパルスを発生し、データセレクタからのビットデータ
をシフトレジスタに順次格納させる。これにて、nビッ
トの単位列データが形成される。The shift pulse generator generates a shift pulse every n times of reading, and sequentially stores the bit data from the data selector in the shift register. As a result, n-bit unit column data is formed.
[実施例] 以下、本発明の好適な実施例を図面に基づいて説明す
る。[Embodiment] A preferred embodiment of the present invention will be described below with reference to the drawings.
第1図には、本発明に係るパターン変換装置の全体構
成が示されている。FIG. 1 shows the overall configuration of the pattern conversion device according to the present invention.
図において、20は装置全体の制御を行なうCPUであ
り、このCPU20にはアドレスを送り出すアドレスバス2
2、及びデータを入出力するデータバス24が接続されて
いる。そして、アドレスバス22にはCPU20から出力され
るアドレス信号をラッチするラッチ回路26が設けられて
いる。In the figure, 20 is a CPU that controls the entire apparatus, and an address bus 2 that sends out an address is sent to this CPU 20.
2, and a data bus 24 for inputting / outputting data is connected. The address bus 22 is provided with a latch circuit 26 for latching the address signal output from the CPU 20.
前記アドレスバス22及びデータバス24を介して前記CP
U20に接続されるメモリ28は、上述したビットパターン1
0を格納するものであり、本実施例では8ビット単位で
読み書きされるものが用いられている。勿論、例えば16
ビット単位で読み書きされるものであってもよい。The CP via the address bus 22 and the data bus 24
The memory 28 connected to U20 has the bit pattern 1 described above.
It stores 0, and in the present embodiment, one that is read and written in 8-bit units is used. Of course, for example, 16
It may be read and written in bit units.
CPU20からステータス信号を受ける制御ユニット30
は、ステータス信号に基づいてメモリ28や後述するI/O
を制御し、またラッチ回路26を介してアドレスバス22の
状態を制御している。ここで、メモリ28へはメモリ書き
込み信号(MWR)及びメモリ読み出し信号(MRD)が送出
され、I/Oへは、I/O書き込み信号(IOW)及びI/O読み出
し信号(IOR)がそれぞれ送出されている。また、ラッ
チ回路26へはそのラッチ動作をコントロールするALE信
号が送出されている。Control unit 30 that receives status signals from CPU 20
Is a memory 28 or I / O described later based on the status signal.
And the state of the address bus 22 via the latch circuit 26. Here, a memory write signal (MWR) and a memory read signal (MRD) are sent to the memory 28, and an I / O write signal (IOW) and an I / O read signal (IOR) are sent to the I / O. Has been done. Further, the ALE signal for controlling the latch operation is sent to the latch circuit 26.
なお、デコーダ32,34は、CPU20からアドレスを受け
て、そのアドレスで指定されるデバイスへチップセレク
ト信号(CS)を送出している。The decoders 32 and 34 receive an address from the CPU 20 and send a chip select signal (CS) to the device designated by the address.
ここまでの各構成の動作を概説する。 The operation of each configuration up to this point will be outlined.
メモリ28の読み出し時には、まずCPU20からメモリ28
における読み出し対象のアドレスを示すアドレス信号が
出力される。このアドレス信号はラッチ回路26にてラッ
チされ、メモリ28へ到達する。一方、CPU20から読み出
し指令を受けた制御ユニット30はメモリ28へMRD信号を
送出する。このMRD信号にてメモリ28から前記アドレス
信号にて指定されるアドレスに格納されたデータがデー
タバス24へ送出される。When reading the memory 28, first, the CPU 20
An address signal indicating the address to be read in is output. This address signal is latched by the latch circuit 26 and reaches the memory 28. On the other hand, the control unit 30 receiving the read command from the CPU 20 sends an MRD signal to the memory 28. With this MRD signal, the data stored in the address specified by the address signal is sent from the memory 28 to the data bus 24.
次に、このパターン変換装置における特徴的構成を以
下に説明する。Next, the characteristic configuration of this pattern conversion device will be described below.
図において、ビット位置指定回路36は単位行データか
ら取り出すビットデータのビット位置を記憶し、更に後
述するデータセレクタ回路38にそのビット位置を示すビ
ット位置指定信号を供給している。つまり、第6図で示
したビットパターン10から同図における斜線部分の単位
列データXを取り出す場合には、単位行データの先頭ビ
ット位置すなわち0が指定される。なお、指定ビット位
置はメモリ28から単位行データが出力される以前にCPU2
0により書き込まれる。In the figure, a bit position specifying circuit 36 stores the bit position of the bit data extracted from the unit row data, and further supplies a bit position specifying signal indicating the bit position to a data selector circuit 38 described later. That is, when extracting the unit column data X in the hatched portion in FIG. 6 from the bit pattern 10 shown in FIG. 6, the leading bit position of the unit row data, that is, 0 is designated. The specified bit position is set to CPU2 before the unit line data is output from the memory 28.
Written by 0.
データセレクタ回路38は、ビット位置指定回路36にて
指定されるビット位置のビットデータのみを前記単位行
データから選択して出力している。The data selector circuit 38 selects and outputs only the bit data at the bit position designated by the bit position designation circuit 36 from the unit row data.
このデータセレクタ回路38から出力されるビットデー
タは、次にビット整列回路40にて順次取り込まれる。そ
して、ビットデータがこのビット整列回路40にn個取り
込まれることにより、nビットの単位列データ(第6図
の斜線部分X)が形成される。The bit data output from the data selector circuit 38 is sequentially fetched by the bit alignment circuit 40. Then, by taking n bit data into the bit alignment circuit 40, n-bit unit column data (hatched portion X in FIG. 6) is formed.
以上の各回路を第2図に基づいて更に詳述する。 Each of the above circuits will be described in more detail with reference to FIG.
図において、ビット位置指定回路36は、ビット位置指
定レジスタ44と、このビット位置指定レジスタ44へ書き
込み命令を与えるORゲートで構成されている。ここで、
ビット位置指定レジスタ44は、データバス24を介してCP
Uから送られてくるビット位置情報を記憶し、データセ
レクタ回路38に出力している。なお、前記の記憶動作
は、制御ユニット30からのIOW信号及びデコーダ34から
のCS2信号にてコントロールされ、その記憶は、パター
ン変換に係りCPUから出力されるn回の読み出し指令よ
り以前に行われる。すなわち、第6図に示したn個の単
位行データに対してビット取り出しの位置が指定され
る。なお、本実施例においては、このビット位置指定レ
ジスタ44にデータバス24から3本の信号線が接続され、
8個のビット位置を指定可能である。In the figure, the bit position specifying circuit 36 is composed of a bit position specifying register 44 and an OR gate for giving a write command to the bit position specifying register 44. here,
The bit position specification register 44 is connected to the CP via the data bus 24.
The bit position information sent from U is stored and output to the data selector circuit 38. The storage operation is controlled by the IOW signal from the control unit 30 and the CS2 signal from the decoder 34, and the storage is performed before the n-time read command output from the CPU for pattern conversion. . That is, the bit extraction position is designated for the n unit row data shown in FIG. In this embodiment, three signal lines are connected to the bit position designation register 44 from the data bus 24,
Eight bit positions can be specified.
データセレクタ回路38は、データセレクタ39で構成さ
れ、ビット位置指定レジスタ44からコード化された信号
R0〜R2を受け、データバス24から取り込まれる単位行デ
ータのビット選択を行っている。本実施例においては、
このデータセレクタ回路38にデータバス24からD0〜D7ま
での8本の信号線が接続されており、8ビットのデータ
を受け入れることが可能である。そして、データセレク
タ38にて選択されたビットデータは、端子Yから次のビ
ット整列回路40へ送られる。The data selector circuit 38 is composed of a data selector 39, and is a coded signal from the bit position specification register 44.
Receiving R0 to R2, the bit of the unit row data fetched from the data bus 24 is selected. In this embodiment,
Eight signal lines from the data bus 24 to D0 to D7 are connected to the data selector circuit 38, and it is possible to receive 8-bit data. Then, the bit data selected by the data selector 38 is sent from the terminal Y to the next bit alignment circuit 40.
ビット整列回路40は、前記ビットデータを取り入れる
シフトレジスタ50と、このシフトレジスタ50とデータバ
スとの間に接続されたバッファ52と、このバッファ52に
読み出し命令を与えるORゲート54とから構成されてい
る。そして、シフトレジスタ50にはシフト動作を行わせ
るSFTパルスが後述するシフト信号発生器42から供給さ
れている。The bit alignment circuit 40 includes a shift register 50 that receives the bit data, a buffer 52 connected between the shift register 50 and the data bus, and an OR gate 54 that gives a read command to the buffer 52. There is. Then, the SFT pulse for performing the shift operation is supplied to the shift register 50 from the shift signal generator 42 described later.
従って、データセレクタ回路38からのビットデータ
は、SFTパルスが供給される毎にシフトレジスタ50に順
次取り込まれ、8個のSFTパルスにて8ビットの単位列
データがシフトレジスタ50に形成される。Therefore, the bit data from the data selector circuit 38 is sequentially taken into the shift register 50 every time the SFT pulse is supplied, and 8-bit unit column data is formed in the shift register 50 by the eight SFT pulses.
ここで、ORゲート54には、制御ユニット30からIOR信
号及びデコーダ34からCS2信号が供給されており、CPU20
の指令にてバッファ52を介してシフトレジスタ50から単
位列データがデータバス24へ送出される。なお、ここで
シフトレジスタのビット数は、取り出しを行なう単位列
データのビット数に対応するものであり、例えば8ビッ
トの単位列データを取り出す場合には、シフトレジスタ
50のビット数を8ビットにすると共に、メモリ28から8
個の単位行データを読み出せばよい。Here, the OR gate 54 is supplied with the IOR signal from the control unit 30 and the CS2 signal from the decoder 34, and the CPU 20
The unit column data is sent from the shift register 50 to the data bus 24 via the buffer 52 in response to the command. The number of bits of the shift register corresponds to the number of bits of the unit column data to be extracted. For example, in the case of extracting the 8-bit unit column data, the shift register
The number of bits of 50 is changed to 8 bits, and the memory 28 to 8
It suffices to read out individual unit line data.
次に、第3図及び第4図を用いて、シフトレジスタ50
にシフトパルスSFTを供給するシフトパルス発生器42に
ついて説明する。Next, referring to FIGS. 3 and 4, the shift register 50 will be described.
The shift pulse generator 42 that supplies the shift pulse SFT to will be described.
第3図(A)において、シフトパルス発生器42は、ス
テータス判断回路56、ラッチ回路58及びORゲート60で構
成されている。ステータス判断回路56にはCPU20から出
力されるSTATUS信号が供給され、この信号にてメモリ28
への読み出しを判断している。In FIG. 3A, the shift pulse generator 42 comprises a status judgment circuit 56, a latch circuit 58 and an OR gate 60. The status determination circuit 56 is supplied with the STATUS signal output from the CPU 20, and this signal is used for the memory 28.
To read to.
そして、ステータス判断回路56の一例を示せば、
(B)に示す回路を用いることが可能である。ここにお
いて、STATUS信号は、4つの信号線から構成され、この
4つの信号線に基づきメモリデータリードのステータス
が判断可能である。ここで、メモリデータリード時に
は、CODが0、MIOが1、S1が0及びS0が1になる。And if an example of the status judgment circuit 56 is shown,
It is possible to use the circuit shown in FIG. Here, the STATUS signal is composed of four signal lines, and the status of the memory data read can be determined based on these four signal lines. Here, when reading memory data, COD is 0, MIO is 1, S1 is 0, and S0 is 1.
第4図を用いてシフトパルス発生器42の動作を説明す
る。The operation of the shift pulse generator 42 will be described with reference to FIG.
図において、CLKはCPU20のクロックである。ステータ
ス判断回路56にてメモリのデータリードが判断される
と、信号100がHIからLOになる。そして、制御ユニット3
0からのALE信号がHiになるとラッチ回路58にて信号100
がラッチされ、信号102として出力される。つまり、こ
の信号102は、メモリのデータリードのステータスであ
るか否かを示すものであり、換言すれば、この信号102
がLOの場合にシフトパルスの発生が許容される。ここ
で、シフトパルスはORゲート60の作用により、MRD信号
に同期して出力されている。そして、このシフトパルス
SFTの立ち上がりで前記シフトレジスタ50のシフト動作
が行われ、データセレクタ回路38から出力されているビ
ットデータが順次シフトレジスタ50の中に取り込まれ
る。In the figure, CLK is the clock of the CPU 20. When the status determination circuit 56 determines that the memory data is read, the signal 100 changes from HI to LO. And the control unit 3
When the ALE signal from 0 becomes Hi, the latch circuit 58 sends a signal 100.
Are latched and output as signal 102. That is, this signal 102 indicates whether or not it is the status of the data read of the memory. In other words, this signal 102 is
When is LO, shift pulse generation is allowed. Here, the shift pulse is output in synchronization with the MRD signal by the action of the OR gate 60. And this shift pulse
The shift operation of the shift register 50 is performed at the rising edge of SFT, and the bit data output from the data selector circuit 38 is sequentially captured in the shift register 50.
従って、シフトパルスSFTの発生は、メモリのデータ
リードのステータスが判断されたことを前提として信号
MRDに同期して出力されていることが理解される。な
お、命令コードをプログラムメモリからリードするとき
は、CODが「1」となるため、信号100はLoにはならな
い。Therefore, the occurrence of the shift pulse SFT is signaled on the assumption that the status of the memory data read is judged.
It is understood that the output is synchronized with MRD. Note that when reading the instruction code from the program memory, the signal 100 does not become Lo because COD becomes "1".
次に、パターン変換装置の変換動作について第5図を
用いて第1図を参照しながら説明する。Next, the conversion operation of the pattern conversion device will be described with reference to FIG. 5 and with reference to FIG.
まず、ステップ201でCPU20からビット位置指定回路36
へパターン変換に係るビット取り出し位置の指定が行わ
れる。そして、ビット位置指定回路36は、その指定され
たビット位置を記憶し、データセレクタ回路38へその指
定されたビット位置を表わす情報を出力する。First, in step 201, the bit position designation circuit 36 is sent from the CPU 20.
A bit extraction position for pattern conversion is designated. Then, the bit position designating circuit 36 stores the designated bit position and outputs the information representing the designated bit position to the data selector circuit 38.
ステップ202では、CPU20への割り込みが禁止され、続
くステップ203でメモリ28から取り出す単位行データの
アドレスが計算される。例えば、第6図に示した単位行
データD0を取り出す場合には、アドレス0がまず計算さ
れる。In step 202, interruption to the CPU 20 is prohibited, and in the following step 203, the address of the unit row data fetched from the memory 28 is calculated. For example, when the unit row data D0 shown in FIG. 6 is taken out, the address 0 is calculated first.
ステップ204では、CPU20から制御ユニット30へメモリ
読み出し指令が1回出力される。そして、制御ユニット
30はその指令に基づきメモリ28へMRD信号を送出し、こ
れにてメモリ28から単位行データD0がデータバス24を介
してデータセレクタ回路38へ送られる。上述したよう
に、データセレクタ回路38は、ビット位置指定回路36に
て指定されるビット位置のビットデータを選択するた
め、その指定されたビットデータはシフトレジスタ50に
到達する。この場合、第3図及び第4図に示したように
シフトレジスタ50の駆動シフトパルスは、前記読み出し
指令と前記MRD信号に基づいて発生されているため、MRD
信号の発生と共に自動的にシフトレジスタ50が動作を行
ない、ビットデータを取り入れる。In step 204, a memory read command is output from the CPU 20 to the control unit 30 once. And the control unit
30 sends an MRD signal to the memory 28 based on the command, whereby the unit row data D0 is sent from the memory 28 to the data selector circuit 38 via the data bus 24. As described above, since the data selector circuit 38 selects the bit data at the bit position designated by the bit position designation circuit 36, the designated bit data reaches the shift register 50. In this case, the drive shift pulse of the shift register 50 is generated based on the read command and the MRD signal as shown in FIGS.
When the signal is generated, the shift register 50 automatically operates to take in bit data.
そして、ステップ203及びステップ204の過程が8回繰
り返されることにより、シフトレジスタに8ビットの単
位列データが形成され、ステップ204からステップ205へ
処理が移行する。ここで、ステップ203では同一列のデ
ータが読み出されるように、アドレスが順次+5され
る。Then, steps 203 and 204 are repeated eight times to form 8-bit unit column data in the shift register, and the process proceeds from step 204 to step 205. Here, in step 203, the address is sequentially incremented by 5 so that the data in the same column is read.
ステップ206ではシフトレジスタ50からバッファ52を
介して単位列データの読み出しが行われる。なお、読み
出されたデータは、CPU20を介してあるいは直接他のI/O
機器へ送られる。そして、ステップ207においてCPUの割
り込みが許可され、ステップ206にてステップ201からの
処理が再度開始される。つまり1単位列データの形成中
にCPUに割り込みがかかるのを防止している。In step 206, unit column data is read from the shift register 50 via the buffer 52. In addition, the read data can be used for other I / O via CPU20 or directly.
Sent to the device. Then, in step 207, the CPU interrupt is permitted, and in step 206, the processing from step 201 is restarted. That is, the CPU is prevented from being interrupted during the formation of one unit column data.
従って、以上のことから理解されるように、CPU20の
読み出しに基づいてシフトレジスタ50は自動的にそのシ
フト動作を行うため、何らCPUが直接的にシフトレジス
タ50にシフト信号を与える必要がなく、CPU20の負担が
極めて軽減されている。加えて、シフトパルス発生も、
CPU20のメモリからのデータリードに基づいて行われて
いるため、例えばI/Oリードや命令コードのリードの場
合にはシフトパルスが発生されず、正確にシフトパルス
の発生を行うことが可能である。Therefore, as will be understood from the above, the shift register 50 automatically performs the shift operation based on the reading of the CPU 20, so that it is not necessary for the CPU to directly give the shift signal to the shift register 50. The load on the CPU 20 is significantly reduced. In addition, shift pulse generation
Since it is performed based on the data read from the memory of the CPU 20, for example, in the case of I / O read or instruction code read, the shift pulse is not generated, and the shift pulse can be generated accurately. .
[発明の効果] 以上説明したように、本発明に係るパターン変換装置
によれば、従来のような複雑なシフト動作などを必要と
せず、単位列データの形成ができるので、迅速なパター
ン変換を行なうことが可能である。[Effects of the Invention] As described above, according to the pattern conversion device of the present invention, since unit column data can be formed without requiring a complicated shift operation as in the conventional art, rapid pattern conversion can be performed. It is possible to do.
【図面の簡単な説明】 第1図は本発明に係るパターン変換装置の全体構成を示
すブロック図、 第2図は第1図の一部構成を示すブロック図、 第3図はシフトパルス発生器を示す説明図、 第4図はシフトパルス発生器の各信号のタイミングを示
すタイミングチャート、 第5図はパターン変換のフローチャート、 第6図はビットパターンを示す概念図、 第7図は従来のパターン変換の方法を示す概念図であ
る。 20……CPU 28……メモリ 30……制御ユニット 36……ビット位置指定回路 38……データセレクタ回路 40……ビット整列回路 42……シフト信号発生器 50……シフトレジスタBRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a block diagram showing an overall configuration of a pattern conversion device according to the present invention, FIG. 2 is a block diagram showing a partial configuration of FIG. 1, and FIG. 3 is a shift pulse generator. 4 is a timing chart showing the timing of each signal of the shift pulse generator, FIG. 5 is a flow chart of pattern conversion, FIG. 6 is a conceptual diagram showing a bit pattern, and FIG. 7 is a conventional pattern. It is a conceptual diagram which shows the method of conversion. 20 …… CPU 28 …… Memory 30 …… Control unit 36 …… Bit position designation circuit 38 …… Data selector circuit 40 …… Bit alignment circuit 42 …… Shift signal generator 50 …… Shift register
Claims (1)
の単位行データ毎に記憶しかつ前記単位行データ毎に読
み出されるパターンメモリと、 前記パターンメモリに対してn回の読み出しを実行し、
前記ビットパターンの列方向に連なるn個の前記単位行
データを順次読み出す読み出し手段と、 前記mビットの単位行データ中のいずれか1つのビット
位置を指定するビット位置指定回路と、 前記パターンメモリから読み出されるn個の前記単位行
データを順次入力し、前記ビット位置指定回路にて指定
されるビット位置のビットデータのみをセレクトするデ
ータセレクタと、 前記パターンメモリからのデータ読み出し毎にシフトパ
ルスを発生するシフトパルス発生器と、 前記データセレクタから順次出力されるビットデータを
前記シフトパルスに応じて取り込み、nビットの単位列
データを形成するシフトレジスタと、 を有することを特徴とするパターン変換装置。1. A pattern memory which stores a matrix-constituting bit pattern for each m-bit unit row data and is read out for each unit row data, and n times of reading to the pattern memory,
A reading unit that sequentially reads n unit row data that are continuous in the column direction of the bit pattern, a bit position specifying circuit that specifies any one bit position in the m-bit unit row data, and the pattern memory. A data selector that sequentially inputs the n number of unit row data to be read and selects only bit data at the bit position designated by the bit position designation circuit, and generates a shift pulse each time data is read from the pattern memory And a shift register that takes in bit data sequentially output from the data selector according to the shift pulse and forms n-bit unit column data.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2114036A JP2538388B2 (en) | 1990-04-27 | 1990-04-27 | Pattern conversion device |
Applications Claiming Priority (1)
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JP2114036A JP2538388B2 (en) | 1990-04-27 | 1990-04-27 | Pattern conversion device |
Publications (2)
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JPH0411283A JPH0411283A (en) | 1992-01-16 |
JP2538388B2 true JP2538388B2 (en) | 1996-09-25 |
Family
ID=14627426
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2114036A Expired - Lifetime JP2538388B2 (en) | 1990-04-27 | 1990-04-27 | Pattern conversion device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2538388B2 (en) |
Families Citing this family (2)
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DE4494432B4 (en) * | 1993-06-28 | 2004-04-29 | Komatsu Ltd. | Punching press with a tool magazine |
DE102009008358A1 (en) | 2008-02-19 | 2009-09-17 | Toyoda Gosei Co., Ltd., Nishikasugai | Light coupler and manufacturing method for this |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5897083A (en) * | 1981-12-07 | 1983-06-09 | 株式会社東芝 | Vertical-horizontal conversion circuit |
-
1990
- 1990-04-27 JP JP2114036A patent/JP2538388B2/en not_active Expired - Lifetime
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
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JPS5897083A (en) * | 1981-12-07 | 1983-06-09 | 株式会社東芝 | Vertical-horizontal conversion circuit |
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Publication number | Publication date |
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JPH0411283A (en) | 1992-01-16 |
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