JP2537318B2 - Differential parallel comparison circuit - Google Patents
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Description
【０００１】[0001]
【産業上の利用分野】本発明は、並列比較形アナログ・
ディジタル変換器や、Δ−Σ形ノイズシェーピングアナ
ログ・ディジタル変換器その他の量子化器に用いられる
並列比較回路において、正と負の２つの信号を有する差
動形式の入力信号の量子化に適する差動並列比較回路に
関する。なお、並列比較回路の構成は、「ＶＬＳＩのた
めのアナログ技術（p.160)」（共立出版）に詳しく説明
されている。BACKGROUND OF THE INVENTION The present invention relates to a parallel comparison type analog
In a parallel comparison circuit used in a digital converter, a Δ-Σ type noise shaping analog / digital converter, and other quantizers, a difference suitable for quantizing a differential input signal having two positive and negative signals. A dynamic parallel comparison circuit. The configuration of the parallel comparison circuit is described in detail in "Analog Technology for VLSI (p.160)" (Kyoritsu Shuppan).
【０００２】[0002]
【従来の技術】図６は、従来の並列比較回路の構成例を
示す回路図である。図において、符号６１は信号入力端
子、符号６２は正の基準電源端子、符号６３は負の基準
電源端子、符号６４はクロック入力端子、符号６５0 〜
６５4 は出力端子である。正の基準電源端子６２と負の
基準電源端子６３との間に直列に接続される複数（ここ
では４個）の抵抗器６６1 〜６６4 は、その接続点に基
準電源の差分電圧を分圧したＶ1 〜Ｖ5 の基準電位を発
生させる（Ｖ1 ＝負の基準電源電圧，Ｖ5 ＝正の基準電
源電圧）。例えば、正の基準電源端子６２に 1.2Ｖ、負
の基準電源端子６３に−1.2 Ｖの電圧を印加した場合に
は、各基準電位はＶ5 ＝ 1.2Ｖ、Ｖ4＝0.6Ｖ、Ｖ3＝0
Ｖ、Ｖ2＝−0.6Ｖ、Ｖ1＝−1.2Ｖとなる。2. Description of the Related Art FIG. 6 is a circuit diagram showing a configuration example of a conventional parallel comparison circuit. In the figure, reference numeral 61 denotes a signal input terminal, reference numeral 62 is a positive reference power supply terminal, reference numeral 63 is a negative of the reference power supply terminal, reference numeral 64 is a clock input terminal, numeral 65 0
65 4 is an output terminal. Resistors 66 1-66 4 more connected in series (four in this case) between the positive reference power source terminal 62 and a negative reference power source terminal 63, minute difference voltage of the reference power source to the connection point A compressed reference potential of V 1 to V 5 is generated (V 1 = negative reference power supply voltage, V 5 = positive reference power supply voltage). For example, when 1.2V is applied to the positive reference power supply terminal 62 and -1.2V is applied to the negative reference power supply terminal 63, the respective reference potentials are V 5 = 1.2V, V 4 = 0.6V, V 3 = 0
V, V 2 = -0.6V, the V 1 = -1.2V.
【０００３】つぎに、比較器６７0 〜６７4 の正入力
（＋）に信号入力端子６１を接続し、負入力（−）に各
基準電位Ｖ1 〜Ｖ5 をそれぞれ接続し、そのクロック入
力にクロック入力端子６４を接続する。ここで、各比較
器６７0 〜６７4 は、クロック入力端子６４のクロック
波形が立ち上がったときに正入力および負入力の電位を
比較し、正入力−負入力≧０であればそれぞれの出力端
子６５0 〜６５4 に論理“１”を出力し、正入力−負入
力＜０であればそれぞれの出力端子６５0 〜６５ 4 に論
理“０”を出力する。Next, the comparator 670~ 67FourPositive input of
Connect the signal input terminal 61 to (+) and connect each to the negative input (-).
Reference potential V1~ VFiveEach and connect its clock
The clock input terminal 64 is connected to the input. Where each comparison
Vessel 670~ 67FourIs the clock of the clock input terminal 64
When the waveform rises, the positive and negative input potentials
Compare, if positive input-negative input ≧ 0, each output end
Child 650~ 65FourOutput logic "1" to positive input-negative input
If force <0, each output terminal 650~ 65 FourTo
The logic "0" is output.
【０００４】表１は、信号入力端子６１に印加される入
力電圧Ｖinに対する各比較器出力（６５0 〜６５4 ）の
論理値を示す。Table 1 shows the logical value of each comparator output (65 0 to 65 4 ) with respect to the input voltage Vin applied to the signal input terminal 61.
【０００５】[0005]
【表１】 [Table 1]
【０００６】このような並列比較回路を用いることによ
り、抵抗ストリングで作った基準電位を境にして入力信
号を量子化することができ、さらに出力端子６５0 〜６
５4 の出力信号をコーディングすることによりＰＣＭコ
ードに変換することができ、アナログ・ディジタル変換
器の機能が実現される。[0006] By using such a parallel comparison circuit, a reference potential created by the resistor string in the boundary can be quantized input signal, and the output terminal 65 0-6
5 fourth output signal can be converted to PCM codes by coding the function of analog-to-digital converter is realized.
【０００７】[0007]
【発明が解決しようとする課題】ところで、従来の並列
比較回路は、基準電位を抵抗分割によりあらかじめ用意
しておき、各比較器が同時に入力信号と比較してその比
較結果を並列に出力する構成であるので、量子化にかか
る変換時間は各比較器における比較時間だけですみ、高
速動作が可能になっていた。In the conventional parallel comparison circuit, the reference potential is prepared in advance by resistance division, and each comparator simultaneously compares with the input signal and outputs the comparison result in parallel. Therefore, the conversion time required for quantization is only the comparison time in each comparator, and high-speed operation is possible.
【０００８】しかし、従来構成では各比較器の正入力に
入力信号を入力し、負入力に基準電位を入力しているの
で、入力信号は１つに限定される。すなわち、正と負の
２つの信号を有する差動形式の入力信号には対応できな
かった。However, in the conventional configuration, since the input signal is input to the positive input of each comparator and the reference potential is input to the negative input, the number of input signals is limited to one. That is, it was not possible to deal with a differential type input signal having two signals of positive and negative.
【０００９】本発明は、差動形式の入力信号に対して並
列比較を行い量子化することができる差動並列比較回路
を提供することを目的とする。It is an object of the present invention to provide a differential parallel comparison circuit capable of performing parallel comparison and quantization with respect to a differential format input signal.
【００１０】[0010]
【課題を解決するための手段】本発明は、閾値電圧ＶTH
が等しい第１および第２のトランジスタと、接合電圧Ｄ
BEが等しいダイオードをそれぞれｎ個直列接続した第１
および第２のダイオードストリングとを有し、第１の電
源端子と第２の電源端子との間に、ゲート端子に正側の
差動信号Ｖinを入力する前記第１のトランジスタ，前記
第１のダイオードストリングおよび第１の定電流源回路
を直列に接続し、さらに前記電源端子間にゲート端子に
負側の差動信号Ｖinを入力する前記第２のトランジス
タ，前記第２のダイオードストリングおよび第２の定電
流源回路を直列に接続し、前記第１のダイオードストリ
ングの各接続点を前記第１のトランジスタ側からｐ0 ，
ｐ1 ，…，ｐn とし、前記第２のダイオードストリング
の各接続点を前記第２のトランジスタ側からｑ0 ，
ｑ1 ，…，ｑn とし、接続点ｐn-i と接続点ｑh-i(ｈは
０以上ｎ−１以下の整数、ｉは０以上ｈ以下の整数）の
電位を比較し、その結果を最上位ビットからｎビット目
までの判定結果として出力するｎ個の比較器と、接続点
ｐn-j と接続点ｑk-j(ｋはｎ以上２ｎ以下の整数、ｊは
ｋ−ｎ以上ｎ以下の整数）の電位を比較し、その結果を
上位側のｎ＋１ビットから最下位ビット（２ｎ＋１ビッ
ト目）までの判定結果として出力するｎ＋１個の比較器
とを備えたことを特徴とする。The present invention provides a threshold voltage V TH
The first and second transistors having the same value, and the junction voltage D
The first with n diodes each having the same BE connected in series
And a second diode string, the first transistor for inputting a positive differential signal Vin to the gate terminal between the first power supply terminal and the second power supply terminal, the first transistor, A diode string and a first constant current source circuit are connected in series, and the second transistor, the second diode string, and a second diode for inputting a negative differential signal Vin to the gate terminals between the power supply terminals Constant current source circuits are connected in series, and each connection point of the first diode string is connected to the first transistor side with p 0 ,
p 1, ..., and p n, q 0 each connection point of the second diode string from the second transistor side,
q 1, ..., a q n, connection point p ni and the connection point q hi (h is 0 or n-1 an integer, i is 0 or h an integer) comparing the potential of the most significant results N comparators that output the determination results from the bit to the nth bit, the connection point p nj and the connection point q kj (k is an integer of n or more and 2n or less, j is an integer of k−n or more and n or less) And n + 1 comparators for comparing the potentials and outputting the result as a determination result from the upper n + 1 bit to the least significant bit (2n + 1th bit).
【００１１】[0011]
【作用】図１は、本発明の差動並列比較回路の基本構成
例を示す回路図である。図において、符号１１は正側の
差動信号入力端子、符号１２は負側の差動信号入力端
子、符号１３は正電源端子、符号１４は負電源端子、符
号１７0 〜１７2nは出力端子である。FIG. 1 is a circuit diagram showing a basic configuration example of the differential parallel comparison circuit of the present invention. In the figure, reference numeral 11 is a positive differential signal input terminal, reference numeral 12 is a negative differential signal input terminal, reference numeral 13 is a positive power supply terminal, reference numeral 14 is a negative power supply terminal, and reference numerals 17 0 to 17 2n are output terminals. Is.
【００１２】ＮＭＯＳトランジスタ２１のドレインは正
電源端子１３に接続され、ゲートは正側の差動信号入力
端子１１に接続され、ソースにはｎ個のダイオード２２
1 〜２２n を直列接続した第１のダイオードストリング
の一端が接続される。第１のダイオードストリングの他
端には、定電流源回路３１を介して負電源端子１４が接
続される。また、ＮＭＯＳトランジスタ２３のドレイン
は正電源端子１３に接続され、ゲートは負側の差動信号
入力端子１２に接続され、ソースにはｎ個のダイオード
２４1 〜２４n を直列接続した第２のダイオードストリ
ングの一端が接続される。第２のダイオードストリング
の他端には、定電流源回路３２を介して負電源端子１４
が接続される。The drain of the NMOS transistor 21 is connected to the positive power supply terminal 13, the gate is connected to the positive differential signal input terminal 11, and the source is n diodes 22.
One end of a first diode string in which 1 to 22 n are connected in series is connected. The negative power supply terminal 14 is connected to the other end of the first diode string via the constant current source circuit 31. In addition, the drain of the NMOS transistor 23 is connected to the positive power supply terminal 13, the gate is connected to the negative differential signal input terminal 12, and the source is a second diode in which n diodes 24 1 to 24 n are connected in series. One end of the diode string is connected. The other end of the second diode string is connected to the negative power supply terminal 14 via the constant current source circuit 32.
Is connected.
【００１３】ここで、第１のダイオードストリングの各
接続点（ＮＭＯＳトランジスタ２１，ダイオード２２1
〜ダイオード２２n ，ＮＭＯＳトランジスタ３１の各接
続点）をｐ0 〜ｐn とし、第２のダイオードストリング
の各接続点（ＮＭＯＳトランジスタ２３，ダイオード２
４1 〜ダイオード２４n ，ＮＭＯＳトランジスタ３２の
各接続点）をｑ0 〜ｑn とする。Here, each connection point of the first diode string (NMOS transistor 21, diode 22 1
~ Diode 22 n , each connection point of the NMOS transistor 31) is defined as p 0 to pn, and each connection point of the second diode string (NMOS transistor 23, diode 2)
4 1 to each diode 24 n and each connection point of the NMOS transistor 32) are defined as q 0 to q n .
【００１４】比較器２５0 は、正入力（＋）に接続点ｐ
n が接続され、負入力（−）に接続点ｑ0 が接続され、
その電位差を判定することにより最上位の判定結果（Ｍ
ＳＢ）を出力端子１７0 に出力する。同様に比較器２５
1 は、接続点ｐn-1 ，ｑ0 の電位差を判定することによ
り、最上位から１つ下の判定結果を出力端子１７1 に出
力する。なお、比較器２５1 では、接続点ｐn ，ｑ1 の
電位差を判定しても同じ判定結果を得ることができる。
以下順次判定レベルが下がっていき、比較器２５n で
は、接続点ｐ0 ，ｑ0 の電位差を判定することにより、
最上位からｎ＋１ビット目の判定結果を出力端子１７n
に出力する。さらに、比較器２５2nでは、接続点ｐ1 ，
ｑn の電位差を判定することにより、最下位の判定結果
（ＬＳＢ）を出力端子１７2nに出力する。表２(1),(2)
は、各比較器において比較ポイントとなる接続点を示
す。The comparator 25 0 has its positive input (+) connected to the connection point p.
n is connected, the connection point q 0 is connected to the negative input (−),
By determining the potential difference, the highest determination result (M
SB) is output to the output terminal 17 0 . Similarly, the comparator 25
1 determines the potential difference between the connection points p n-1 and q 0 , and outputs the determination result one level lower than the highest one to the output terminal 17 1 . In the comparator 25 1 , the same determination result can be obtained even if the potential difference between the connection points p n and q 1 is determined.
Thereafter, the determination level gradually decreases, and the comparator 25 n determines the potential difference between the connection points p 0 and q 0 .
The determination result of the (n + 1) th bit from the highest order is output terminal 17 n
Output to. Further, in the comparator 25 2n , the connection points p 1 ,
By determining the potential difference of q n , the lowest determination result (LSB) is output to the output terminal 17 2n . Table 2 (1), (2)
Indicates a connection point serving as a comparison point in each comparator.
【００１５】[0015]
【表２】 [Table 2]
【００１６】このように、本発明は、差動入力信号と所
定の判定レベル（従来の基準電位に相当）との比較を行
う場合に、各差動入力信号の電位差をみることにより、
差動入力電位がどの判定レベルにあるかがわかり、その
判定レベルを越えたか否かの比較動作（量子化）を可能
にすることができる。As described above, according to the present invention, when the differential input signal is compared with the predetermined determination level (corresponding to the conventional reference potential), the potential difference between the differential input signals is observed.
It is possible to know which judgment level the differential input potential is, and enable the comparison operation (quantization) of whether the judgment level exceeds the judgment level.
【００１７】すなわち、中間の判定レベルを各差動入力
電圧の中間になるように設定すれば、正側の差動入力電
圧Ｖinが中間判定レベルを越えている範囲ではＶinが下
がるに従って電位差が縮まっていき、各ダイオードスト
リングの所定の接続点間の電位差を判定することによ
り、対応する判定レベルとの比較動作が可能になる。ま
た、正側の差動入力電圧Ｖinが中間判定レベルを下回る
範囲ではＶinが下がるに従って電位差が拡がっていき、
同様に所定の接続点間の電位差を判定することにより、
対応する判定レベルとの比較動作が可能になる。That is, if the intermediate judgment level is set to the middle of each differential input voltage, the potential difference decreases as Vin decreases in the range where the positive side differential input voltage Vin exceeds the intermediate judgment level. By determining the potential difference between the predetermined connection points of each diode string, the comparison operation with the corresponding determination level becomes possible. Further, in the range where the positive side differential input voltage Vin is below the intermediate determination level, the potential difference expands as Vin decreases,
Similarly, by determining the potential difference between the predetermined connection points,
A comparison operation with the corresponding judgment level becomes possible.
【００１８】[0018]
【実施例】図２は、本発明の差動並列比較回路の第１実
施例構成（ｎ＝２）を示す回路図である。FIG. 2 is a circuit diagram showing the configuration (n = 2) of the first embodiment of the differential parallel comparison circuit of the present invention.
【００１９】図において、符号１１は正側の差動信号入
力端子、符号１２は負側の差動信号入力端子、符号１３
は正電源端子、符号１４は負電源端子、符号１５はクロ
ック入力端子、符号１６はバイアス電源端子、符号１７
0 〜１７5 は出力端子である。In the figure, reference numeral 11 is a positive side differential signal input terminal, reference numeral 12 is a negative side differential signal input terminal, and reference numeral 13
Is a positive power supply terminal, reference numeral 14 is a negative power supply terminal, reference numeral 15 is a clock input terminal, reference numeral 16 is a bias power supply terminal, reference numeral 17
0-17 5 is an output terminal.
【００２０】ＮＭＯＳトランジスタ２１のドレインは正
電源端子１３に接続され、ゲートは正側の差動信号入力
端子１１に接続され、ソースには２個のダイオード２２
1 ，２２2 を直列接続した第１のダイオードストリング
の一端が接続される。第１のダイオードストリングの他
端には、定電流源回路を構成するＮＭＯＳトランジスタ
３３および抵抗器３４を介して、負電源端子１４が接続
される。また、ＮＭＯＳトランジスタ２３のドレインは
正電源端子１３に接続され、ゲートは負側の差動信号入
力端子１２に接続され、ソースには２個のダイオード２
４1 ，２４2 を直列接続した第２のダイオードストリン
グの一端が接続される。第２のダイオードストリングの
他端には、定電流源回路を構成するＮＭＯＳトランジス
タ３５および抵抗器３６を介して、負電源端子１４が接
続される。なお、ＮＭＯＳトランジスタ３３，３５のゲ
ートには、定電流源に流れる電流を定めるバイアス電源
端子１６が接続される。The drain of the NMOS transistor 21 is connected to the positive power supply terminal 13, the gate is connected to the positive differential signal input terminal 11, and the source thereof is two diodes 22.
One end of a first diode string in which 1 , 22 2 are connected in series is connected. The negative power supply terminal 14 is connected to the other end of the first diode string via an NMOS transistor 33 and a resistor 34 that form a constant current source circuit. Further, the drain of the NMOS transistor 23 is connected to the positive power supply terminal 13, the gate is connected to the negative differential signal input terminal 12, and the source thereof is composed of the two diodes 2.
One end of a second diode string in which 4 1 and 24 2 are connected in series is connected. The negative power supply terminal 14 is connected to the other end of the second diode string via an NMOS transistor 35 and a resistor 36 that form a constant current source circuit. A bias power supply terminal 16 that determines the current flowing through the constant current source is connected to the gates of the NMOS transistors 33 and 35.
【００２１】ここで、第１のダイオードストリングの各
接続点（ＮＭＯＳトランジスタ２１，ダイオード２
２1 ，ダイオード２２2 ，ＮＭＯＳトランジスタ３１の
各接続点）をｐ0 ，ｐ1 ，ｐ2 とし、第２のダイオード
ストリングの各接続点（ＮＭＯＳトランジスタ２３，ダ
イオード２４1 ，ダイオード２４2 ，ＮＭＯＳトランジ
スタ３２の各接続点）をｑ0 ，ｑ1 ，ｑ2 とする。Here, each connection point of the first diode string (NMOS transistor 21, diode 2)
2 1, the diode 22 2, a NMOS each connection point of the transistors 31) and p 0, p 1, p 2, each connection point of the second diode string (NMOS transistor 23, a diode 24 1, the diode 24 2, NMOS transistors 32 connection points) are designated as q 0 , q 1 , and q 2 .
【００２２】正入力（＋）に接続点ｐ2 が接続され、負
入力（−）に接続点ｑ0 が接続される比較器２５0 は、
差動信号を判定した最上位の判定結果（ＭＳＢ）を出力
端子１７0 に出力する。同様に接続点ｐ1 ，ｑ0 が接続
される比較器２５1 は最上位から１つ下の判定結果を出
力端子１７1 に出力し、以下接続点ｐ0 ，ｑ0 が接続さ
れる比較器２５2 、接続点ｐ0 ，ｑ1 が接続される比較
器２５3 の順に判定結果を出力端子１７2 ，１７3 に出
力し、接続点ｐ0 ，ｑ2 が接続される比較器２５4 は最
下位の判定結果（ＬＳＢ）を出力端子１７4 に出力す
る。The comparator 25 0 whose positive input (+) is connected to the connection point p 2 and whose negative input (−) is connected to the connection point q 0 is
The highest determination result (MSB) of the differential signal is output to the output terminal 17 0 . Similarly, the comparator 25 1 to which the connection points p 1 and q 0 are connected outputs the determination result one level lower than the highest one to the output terminal 17 1 , and hereinafter, the comparator to which the connection points p 0 and q 0 are connected. 25 2 and the comparator 25 3 to which the connection points p 0 and q 1 are connected outputs the determination result to the output terminals 17 2 and 17 3 in order, and the comparator 25 4 to which the connection points p 0 and q 2 are connected is The lowest determination result (LSB) is output to the output terminal 17 4 .
【００２３】なお、ＮＭＯＳトランジスタ２１，２３は
ソースホロワを形成しており、差動信号入力端子１１，
１２に入力される各差動入力電圧から、ＮＭＯＳトラン
ジスタの閾値電圧ＶTHを減算した電圧が接続点ｐ0 ，ｑ
0 に現れる。さらに、接続点ｐ0 ，ｑ0 の電圧から各ダ
イオード２２1 ，２４1 の接合電圧ＤBEだけ下がった電
圧が接続点ｐ1 ，ｑ1 に現れ、さらに、接続点ｐ1 ，ｑ
1 の電圧から各ダイオード２２2 ，２４2 の接合電圧Ｄ
BEだけ下がった電圧が接続点ｐ2 ，ｑ2 に現れる。ここ
で、ＮＭＯＳトランジスタ２１，２３およびダイオード
２２，２４を同じ材料で形成し、閾値電圧ＶTHと接合電
圧ＤBEとがほぼ等しいとして説明するが、閾値電圧ＶTH
と接合電圧ＤBEは必ずしも等しくなくてもよい。The NMOS transistors 21 and 23 form a source follower, and the differential signal input terminals 11 and
A voltage obtained by subtracting the threshold voltage V TH of the NMOS transistor from each differential input voltage input to 12 is a connection point p 0 , q.
Appears at 0 . Further, the connection point p 0, q each diode 22 1 from the voltage of the 0, 24 1 only lowered voltage junction voltage D BE appears to connection points p 1, q 1, further connection points p 1, q
From the voltage of 1 to the junction voltage D of the diodes 22 2 and 24 2
The voltage reduced by BE appears at the connection points p 2 and q 2 . Here, to form the NMOS transistors 21, 23 and diodes 22, 24 of the same material, the threshold voltage V TH and junction voltage D BE is described as approximately equal, but the threshold voltage V TH
And the junction voltage D BE do not necessarily have to be equal.
【００２４】以下、図２および図３を参照し、本実施例
回路において差動信号に対する比較動作について説明す
る。従来の基準電位に対応する判定レベルをＶ1 〜Ｖ5
とする。ただし、各判定レベルの１区間の電圧Ｊは、ダ
イオードの接合電圧ＤBE（ＮＭＯＳトランジスタの閾値
電圧ＶTH（ＤBE≒ＶTH））の１／２の電圧とする。ま
た、信号入力端子１１，１２に入力される各差動入力電
圧は、判定レベルＶ3を中心に対称になるようにする。The comparison operation for the differential signals in the circuit of this embodiment will be described below with reference to FIGS. 2 and 3. The judgment levels corresponding to the conventional reference potential are V 1 to V 5
And However, the voltage J in one section of each determination level is 1/2 of the junction voltage D BE of the diode (threshold voltage V TH of NMOS transistor (D BE ≈V TH )). Further, the differential input voltages input to the signal input terminals 11 and 12 are made symmetrical with respect to the decision level V 3 .
【００２５】図３(1) において、正側の差動信号入力端
子１１の入力電圧Ｖinが判定レベルＶ5 に等しいとする
と、相補関係にある負側の差動信号入力端子１２の入力
電圧Ｖinは判定レベルＶ1 に等しくなる。このとき、接
続点ｐ0 ，ｐ1 ，ｐ2の電位は、判定レベルＶ5 からＶ
THあるいはＤBE(２Ｊ)ずつ下がり、接続点ｑ0 ，ｑ1 ，
ｑ2 の電位は、判定レベルＶ1 からＶTHあるいはＤ
BE(２Ｊ)ずつ下がる。すなわち、Ｊ＝ＤBE／２とすれ
ば、Ｖin＝Ｖ5 のときにｐ2 ＝ｑ0 となる（各接続点の
電位をその符号で表す。以下同様である。）。[0025] In FIG. 3 (1), the input voltage Vin of the positive-side differential signal input terminal 11 is equal to the determination level V 5, the input voltage Vin the negative side of the differential signal input terminal 12 which is complementary to Becomes equal to the decision level V 1 . At this time, the potentials at the connection points p 0 , p 1 and p 2 are from the judgment level V 5 to V
TH or D BE (2J) steps down, connection points q 0 , q 1 ,
The potential of q 2 is from the judgment level V 1 to V TH or D
BE (2J) down. That is, if J = D BE / 2, then p 2 = q 0 when Vin = V 5 (the potential of each connection point is represented by its sign. The same applies hereinafter).
【００２６】したがって、Ｖin≧Ｖ5 ならばｐ2 ≧ｑ0
となり、比較器２５0 は最上位の判定結果（ＭＳＢ）と
して出力端子１７0 に論理“１”を出力する。また、Ｖ
in＜Ｖ5 ならばｐ2 ＜ｑ0 となり、出力端子１７0 には
論理“０”が出力される。このように、入力電圧Ｖinが
判定レベルＶ5 より大きいか小さいかは、接続点ｐ2 の
電位と接続点ｑ0 の電位を比較すればよいことがわか
る。Therefore, if Vin ≧ V 5 , p 2 ≧ q 0
Therefore, the comparator 25 0 outputs a logic “1” to the output terminal 17 0 as the highest determination result (MSB). Also, V
If in <V 5 , p 2 <q 0 , and a logic “0” is output to the output terminal 17 0 . As described above, it is understood that whether the input voltage Vin is higher or lower than the determination level V 5 can be determined by comparing the potential at the connection point p 2 and the potential at the connection point q 0 .
【００２７】同様に、図３(2) は、正側の差動信号入力
端子１１の入力電圧Ｖinが判定レベルＶ4 に等しく、負
側の差動信号入力端子１２の入力電圧Ｖinが判定レベル
Ｖ2 に等しくなる場合について示す。図に示すように、
入力電圧Ｖinが判定レベルＶ 4 より大きいか小さいか
は、接続点ｐ1 の電位と接続点ｑ0 の電位を比較すれば
よく、比較器２５1 は最上位から１つ下の判定結果を出
力端子１７1 に出力する。なお、比較器２５1 は、接続
点ｐ2 の電位と接続点ｑ1 の電位を比較しても同様の判
定が可能である。Similarly, FIG. 3 (2) shows the positive differential signal input.
The input voltage Vin of the terminal 11 is the judgment level VFourEqual to, negative
Side differential signal input terminal 12 input voltageVinIs the judgment level
V2It will be shown when it becomes equal to. As shown in the figure,
Input voltage Vin is judgment level V FourLarger or smaller
Is the connection point p1Potential and connection point q0If you compare the potential of
Well, comparator 251Shows the judgment result one level below the top
Force terminal 171Output to. The comparator 251Is connected
Point p2Potential and connection point q1If you compare the potentials of
Can be set.
【００２８】同様に、図３(3) は、正側の差動信号入力
端子１１の入力電圧Ｖinおよび負側の差動信号入力端子
１２の入力電圧Ｖinが判定レベルＶ3 に等しくなる場合
について示す。図に示すように、入力電圧Ｖinが判定レ
ベルＶ3 より大きいか小さいかは、接続点ｐ0 の電位と
接続点ｑ0 の電位を比較すればよく、比較器２５2 は最
上位から２つ下の判定結果を出力端子１７2 に出力す
る。なお、比較器２５2 は、接続点ｐ1 の電位と接続点
ｑ1 の電位、あるいは接続点ｐ2 の電位と接続点ｑ2 の
電位を比較しても同様の判定が可能である。[0028] Similarly, FIG. 3 (3), for the case where the input voltage Vin of the input voltage Vin and the negative side of the differential signal input terminal 12 of the positive-side differential signal input terminal 11 becomes equal to the determination level V 3 Show. As shown in the figure, if the input voltage Vin is determined level V 3 is greater than or less, may be compared to the potential at the connection point q 0 at the connection point p 0, the comparator 25 2 are two from the top The lower judgment result is output to the output terminal 17 2 . Note that the comparator 25 2 can perform the same determination by comparing the potential of the connection point p 1 and the potential of the connection point q 1 , or the potential of the connection point p 2 and the potential of the connection point q 2 .
【００２９】同様に、図３(4) は、正側の差動信号入力
端子１１の入力電圧Ｖinが判定レベルＶ2 に等しく、負
側の差動信号入力端子１２の入力電圧Ｖinが判定レベル
Ｖ4 に等しくなる場合について示す。図に示すように、
入力電圧Ｖinが判定レベルＶ 2 より大きいか小さいか
は、接続点ｐ0 の電位と接続点ｑ1 の電位を比較すれば
よく、比較器２５3 は最上位から３つ下の判定結果を出
力端子１７3 に出力する。なお、比較器２５3 は、接続
点ｐ1 の電位と接続点ｑ2 の電位を比較しても同様の判
定が可能である。Similarly, FIG. 3 (4) shows the differential signal input on the positive side.
The input voltage Vin of the terminal 11 is the judgment level V2Equal to, negative
Side differential signal input terminal 12 input voltageVinIs the judgment level
VFourIt will be shown when it becomes equal to. As shown in the figure,
Input voltage Vin is judgment level V 2Larger or smaller
Is the connection point p0Potential and connection point q1If you compare the potential of
Well, comparator 253Shows the result of the judgment 3 below the top
Force terminal 173Output to. The comparator 253Is connected
Point p1Potential and connection point q2If you compare the potentials of
Can be set.
【００３０】同様に、図３(5) は、正側の差動信号入力
端子１１の入力電圧Ｖinが判定レベルＶ1 に等しく、負
側の差動信号入力端子１２の入力電圧Ｖinが判定レベル
Ｖ5 に等しくなる場合について示す。図に示すように、
入力電圧Ｖinが判定レベルＶ 1 より大きいか小さいか
は、接続点ｐ0 の電位と接続点ｑ2 の電位を比較すれば
よく、比較器２５4 は最下位の判定結果（ＬＳＢ）を出
力端子１７4 に出力する。Similarly, FIG. 3 (5) shows the differential signal input on the positive side.
The input voltage Vin of the terminal 11 is the judgment level V1Equal to, negative
Side differential signal input terminal 12 input voltageVinIs the judgment level
VFiveIt will be shown when it becomes equal to. As shown in the figure,
Input voltage Vin is judgment level V 1Larger or smaller
Is the connection point p0Potential and connection point q2If you compare the potential of
Well, comparator 25FourOutputs the lowest judgment result (LSB)
Force terminal 17FourOutput to.
【００３１】表３は、信号入力端子１１に印加される入
力電圧Ｖinに対する各比較器出力（１７0 〜１７4 ）の
論理値を示す。Table 3 shows the logical value of each comparator output (17 0 to 17 4 ) with respect to the input voltage Vin applied to the signal input terminal 11.
【００３２】[0032]
【表３】 [Table 3]
【００３３】このように本発明回路は、差動信号の入力
電位差を比較して判定結果を出す構成により、差動信号
の量子化が可能になるとともに、従来の基準電位を不要
にすることができる。さらに、比較器で比較する信号が
差動信号であるので、電源雑音その他によって比較器に
同相雑音が混入しても、比較動作において相殺され、正
確な判定結果を得ることができる。As described above, the circuit of the present invention can quantize the differential signal and eliminate the need for the conventional reference potential because of the configuration in which the determination result is obtained by comparing the input potential difference of the differential signal. it can. Further, since the signal compared by the comparator is a differential signal, even if common-mode noise is mixed into the comparator due to power source noise or the like, it is canceled in the comparison operation, and an accurate determination result can be obtained.
【００３４】また、本実施例回路では、差動信号の入力
電位差をダイオードにより作っているので、接続点ｐ0
〜ｐ2 ，ｑ0 〜ｑ2 のインピーダンスは低く、かつ時定
数を小さくすることができる。したがって、比較器にお
ける雑音についても影響される時間が短くなるので、高
速動作を可能にすることができる。Further, in the circuit of this embodiment, since the input potential difference of the differential signal is created by the diode, the connection point p 0
The impedances of ~ p 2 and q 0 to q 2 are low, and the time constant can be reduced. Therefore, the time affected by noise in the comparator is shortened, and high-speed operation can be realized.
【００３５】なお、本実施例で示したダイオードの内、
ペアとなるダイオード２２1 ，２４ 1 およびダイオード
２２2 ，２４2 は、それぞれペアで抵抗器に置き換えて
も同様の機能を実現することができる。その場合に、各
抵抗器における電圧降下は抵抗値と電流源の電流ｉとの
積によって決められるが、各抵抗器においてダイオード
の接合電圧ＤBEに相当する電圧降下が得られるように抵
抗値を設定する。Among the diodes shown in this embodiment,
Paired diode 221, 24 1And diode
222, 242Replace each with a resistor in pairs
Can achieve the same function. In that case each
The voltage drop across the resistor is the difference between the resistance and the current i of the current source.
Depending on the product, the diode in each resistor
Junction voltage DBESo that a voltage drop equivalent to
Set the threshold value.
【００３６】図４は、ダイオード２２1 ，２４1 に代え
て、抵抗器４１1 ，４２1 を用いた第２実施例構成を示
す回路図である。図５は、ダイオード２２1 ，２４1 お
よびダイオード２２2 ，２４2 に代えて、抵抗器４
１1 ，４２1 および抵抗器４１2 ，４２2 を用いた第３
実施例構成を示す回路図である。なお、ダイオード２２
2 ，２４2 のみを抵抗器に代える構成も可能である。FIG. 4 is a circuit diagram showing the configuration of the second embodiment using resistors 41 1 and 42 1 instead of the diodes 22 1 and 24 1 . FIG. 5 shows that, instead of the diodes 22 1 and 24 1 and the diodes 22 2 and 24 2 , the resistor 4
Third using 1 1 , 42 1 and resistors 41 2 , 42 2
It is a circuit diagram which shows an Example structure. The diode 22
A configuration in which only 2 and 24 2 are replaced with resistors is also possible.
【００３７】また、以上の説明ではＮＭＯＳトランジス
タを用いた構成例を示したが、ＰＭＯＳトランジスタを
用いても同様に本発明回路を実現することができる。Further, in the above description, the configuration example using the NMOS transistor is shown, but the circuit of the present invention can be similarly realized by using the PMOS transistor.
【００３８】[0038]
【発明の効果】以上説明したように、従来回路では電源
雑音その他による雑音が基準電位あるいは入力信号に混
入した場合にその影響をキャンセルすることができず、
比較精度の劣化を生じさせていたが、本発明は差動入力
化により同相の電源雑音のキャンセルが可能となり、高
精度および高速な並列比較回路を実現することができ
る。また、ダイオードを使用することにより、低消費電
力でさらに高速化することができる。As described above, in the conventional circuit, when the noise due to the power source noise or the like is mixed in the reference potential or the input signal, the influence cannot be canceled,
Although the comparison accuracy is deteriorated, the present invention makes it possible to cancel the in-phase power supply noise by using the differential input, and it is possible to realize a high-accuracy and high-speed parallel comparison circuit. Further, by using the diode, it is possible to further increase the speed with low power consumption.
【００３９】なお、本発明の差動並列比較回路は、例え
ば高速な並列比較回路を必要とするオーバーサンプリン
グアナログ・ディジタル変換器の量子化回路において、
全差動化による高精度化を容易に実現することができ
る。The differential parallel comparison circuit of the present invention is, for example, a quantization circuit of an oversampling analog-digital converter which requires a high-speed parallel comparison circuit,
It is possible to easily realize high precision by fully differentialization.
【図面の簡単な説明】[Brief description of drawings]
【図１】本発明の基本構成例を示す回路図である。FIG. 1 is a circuit diagram showing a basic configuration example of the present invention.
【図２】本発明の第１実施例構成（ｎ＝２）を示す回路
図である。FIG. 2 is a circuit diagram showing a configuration (n = 2) of a first embodiment of the present invention.
【図３】本発明の実施例回路における比較対称接続点の
例を示す図である。FIG. 3 is a diagram showing an example of comparison symmetrical connection points in the circuit of the embodiment of the present invention.
【図４】本発明の第２実施例構成（ｎ＝２）を示す回路
図である。FIG. 4 is a circuit diagram showing a configuration (n = 2) of a second embodiment of the present invention.
【図５】本発明の第３実施例構成（ｎ＝２）を示す回路
図である。FIG. 5 is a circuit diagram showing a configuration (n = 2) of a third embodiment of the present invention.
【図６】従来の並列比較回路の構成例を示す回路図であ
る。FIG. 6 is a circuit diagram showing a configuration example of a conventional parallel comparison circuit.
１１ 正側の差動信号入力端子 １２ 負側の差動信号入力端子 １３ 正電源端子 １４ 負電源端子 １５ クロック入力端子 １６ バイアス電源端子 １７ 出力端子 ２１，２３ ＮＭＯＳトランジスタ ２２，２４ ダイオード ２５ 比較器 ３１，３２ 定電流源回路 ３３，３５ ＮＭＯＳトランジスタ ３４，３６ 抵抗器 ４１，４２ 抵抗器 ６１ 信号入力端子 ６２ 正の基準電源端子 ６３ 負の基準電源端子 ６４ クロック入力端子 ６５ 出力端子 ６６ 抵抗器 ６７ 比較器 11 Positive Differential Signal Input Terminal 12 Negative Differential Signal Input Terminal 13 Positive Power Supply Terminal 14 Negative Power Supply Terminal 15 Clock Input Terminal 16 Bias Power Supply Terminal 17 Output Terminal 21, 23 NMOS Transistor 22, 24 Diode 25 Comparator 31 , 32 constant current source circuit 33, 35 NMOS transistor 34, 36 resistor 41, 42 resistor 61 signal input terminal 62 positive reference power supply terminal 63 negative reference power supply terminal 64 clock input terminal 65 output terminal 66 resistor 67 comparator
Claims (1)
トランジスタと、接合電圧ＤBEが等しいダイオードをそ
れぞれｎ個直列接続した第１および第２のダイオードス
トリングとを有し、第１の電源端子と第２の電源端子と
の間に、ゲート端子に正側の差動信号Ｖinを入力する前
記第１のトランジスタ，前記第１のダイオードストリン
グおよび第１の定電流源回路を直列に接続し、さらに前
記電源端子間にゲート端子に負側の差動信号Ｖinを入力
する前記第２のトランジスタ，前記第２のダイオードス
トリングおよび第２の定電流源回路を直列に接続し、 前記第１のダイオードストリングの各接続点を前記第１
のトランジスタ側からｐ0 ，ｐ1 ，…，ｐn とし、前記
第２のダイオードストリングの各接続点を前記第２のト
ランジスタ側からｑ0 ，ｑ1 ，…，ｑn とし、 接続点ｐn-i と接続点ｑh-i(ｈは０以上ｎ−１以下の整
数、ｉは０以上ｈ以下の整数）の電位を比較し、その結
果を最上位ビットからｎビット目までの判定結果として
出力するｎ個の比較器と、 接続点ｐn-j と接続点ｑk-j(ｋはｎ以上２ｎ以下の整
数、ｊはｋ−ｎ以上ｎ以下の整数）の電位を比較し、そ
の結果を上位側のｎ＋１ビットから最下位ビット（２ｎ
＋１ビット目）までの判定結果として出力するｎ＋１個
の比較器とを備えたことを特徴とする差動並列比較回
路。1. A first and a second transistor having a threshold voltage V TH equal to each other, and a first and a second diode string in which n diodes each having a junction voltage D BE equal to each other are connected in series. Between the power supply terminal and the second power supply terminal, the first transistor for inputting the positive differential signal Vin to the gate terminal, the first diode string, and the first constant current source circuit are connected in series. The second transistor for inputting the negative differential signal Vin to the gate terminal between the power supply terminals, the second diode string, and the second constant current source circuit are connected in series, Connect each connection point of the diode string of
P 0, p 1 from the transistor side of, ..., and p n, q 0, q 1 each connection point of the second diode string from the second transistor side, ..., and q n, connection point p ni And the connection point q hi (h is an integer of 0 or more and n-1 or less, i is an integer of 0 or more and h or less), and the result is output as the determination result from the most significant bit to the nth bit. The number of comparators, the connection point p nj and the connection point q kj (k is an integer of n or more and 2n or less, j is an integer of kn or more and n or less) are compared, and the result is n + 1 bits on the upper side To the least significant bit (2n
A differential parallel comparison circuit comprising: n + 1 comparators that output the determination result up to the + 1st bit).
Priority Applications (1)
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|---|---|---|---|
| JP3330890A JP2537318B2 (en) | 1991-12-13 | 1991-12-13 | Differential parallel comparison circuit |
Applications Claiming Priority (1)
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|---|---|---|---|
| JP3330890A JP2537318B2 (en) | 1991-12-13 | 1991-12-13 | Differential parallel comparison circuit |
Publications (2)
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| JPH05167447A JPH05167447A (en) | 1993-07-02 |
| JP2537318B2 true JP2537318B2 (en) | 1996-09-25 |
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Family Applications (1)
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| JP (1) | JP2537318B2 (en) |
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| JP4596424B2 (en) * | 2005-07-08 | 2010-12-08 | ルネサスエレクトロニクス株式会社 | A / D conversion circuit |
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