JP2535900B2 - Clock signal generation circuit - Google Patents
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Description
【発明の詳細な説明】 以下の順序で本発明を説明する。DETAILED DESCRIPTION OF THE INVENTION The present invention will be described in the following order.
A 産業上の利用分野 B 発明の概要 C 従来の技術 D 発明が解決しようとする問題点 E 問題点を解決するための手段(第1図) F 作用 G 実施例 G1 クロック信号発生回路(第1図) G2 PAL方式のデジタル色副搬送波信号発生回路 (第2図) G3 NTSC方式のデジタル色副搬送波信号発生回路 (第3図) H 発明の効果 A 産業上の利用分野 本発明はデジタルVTR等のデジタル映像機器に適用し
て好適な、クロック信号発生回路に関する。A Industrial Field B Outline of the Invention C Conventional Technology D Problems to be Solved by the Invention E Means for Solving Problems (FIG. 1) F Action G Example G1 Clock Signal Generation Circuit (1st Figure) Digital color subcarrier signal generator circuit of G2 PAL system (Fig. 2) Digital color subcarrier signal generator circuit of G3 NTSC system (Fig. 3) H Effect of the invention A Industrial field of application The present invention is a digital VTR, etc. The present invention relates to a clock signal generation circuit suitable for application to the digital video equipment.
B 発明の概要 本発明はクロック信号発生回路に関し、基準バースト
信号及び後述するアナログ色副搬送波信号を位相比較
し、その比較出力によって、水平周波数の整数倍ではあ
るが、色副搬送波周波数の整数倍でない周波数を有する
クロック信号を発生する可変発振器の発振周波数を制御
し、デジタル波形データの記憶されたデジタル色副搬送
波信号発生回路に、可変発振器からのクロック信号をア
ドレス信号として供給してデジタル色副搬送波信号を
得、このデジタル色副搬送波信号をD/A変換して、上述
のアナログ色副搬送波信号を得るようにしたことによ
り、安定なクロック信号が得られるようにしたものであ
る。B. SUMMARY OF THE INVENTION The present invention relates to a clock signal generation circuit, which compares phases of a reference burst signal and an analog color subcarrier signal described later, and outputs the comparison output, which is an integer multiple of the color subcarrier frequency, though it is an integer multiple of the horizontal frequency. Controls the oscillation frequency of a variable oscillator that generates a clock signal with a non-frequency, and supplies the clock signal from the variable oscillator as an address signal to the digital color subcarrier signal generation circuit that stores digital waveform data. A stable clock signal is obtained by obtaining a carrier signal and D / A converting this digital color subcarrier signal to obtain the above analog color subcarrier signal.
C 従来の技術 例えばコンポーネント型デジタルVTRで用いられるシ
ステムクロック信号の周波数Fcは、水平周波数Fhの整数
倍ではあるが、色副搬送波周波数Fscの整数倍ではない
周波数に選ばれていた。C Conventional Technology For example, the frequency Fc of the system clock signal used in the component type digital VTR is selected as a frequency which is an integral multiple of the horizontal frequency Fh but not an integral multiple of the color subcarrier frequency Fsc.
そのシステムクロック信号の周波数Fcは例えば、PAL
方式の場合は864Fh、NTSC方式の場合は858Fhである。The frequency Fc of the system clock signal is, for example, PAL
864Fh for the system and 858Fh for the NTSC system.
従って従来は、このシステムクロック信号は、外部か
ら得られる基準水平同期信号を基にして、PLLで作るよ
うにしていた。Therefore, conventionally, this system clock signal is generated by the PLL based on the reference horizontal synchronizing signal obtained from the outside.
D 発明が解決しようとする問題点 このように、従来は水平周波数Fhの整数倍ではある
が、色副搬送波周波数Fscの整数倍ではない周波数Fcを
有するクロック信号は、基準水平同期信号を基にして作
っていたため、安定性に欠けるという欠点があった。D Problem to be Solved by the Invention As described above, the clock signal having the frequency Fc which is conventionally an integral multiple of the horizontal frequency Fh but is not an integral multiple of the color subcarrier frequency Fsc is based on the reference horizontal synchronizing signal. Since it was made by using the above method, it had the drawback of lacking stability.
かかる点に鑑み、本発明は水平周波数Fhの整数倍では
あるが、色副搬送波周波数Fscの整数倍でない周波数Fc
を有するクロック信号の安定なものを得ることのできる
クロック信号発生回路を提案しようとするものである。In view of such a point, the present invention has a frequency Fc that is an integral multiple of the horizontal frequency Fh but is not an integral multiple of the color subcarrier frequency Fsc.
It is intended to propose a clock signal generation circuit capable of obtaining a stable clock signal having the above.
E 問題点を解決するための手段 本発明によるクロック信号発生回路は、基準バースト
信号の供給される位相比較器(5)と、その位相比較器
(5)の比較出力に基づいて発振周波数が制御されて、
水平周波数の整数倍ではあるが、色副搬送波周波数の整
数倍でない周波数を有するクロック信号を発生する可変
発振器(7)と、デジタル波形データが記憶され、クロ
ック信号がアドレス信号として供給されることにより、
デジタル色副搬送波信号が出力されるデジタル色副搬送
波信号発生回路(8)と、そのデジタル色副搬送波信号
発生回路(8)からのデジタル色副搬送波信号が供給さ
れてアナログ色副搬送波信号に変換されるD/A変換器
(9)とを有し、そのD/A変換器(9)からのアナログ
色副搬送波信号が位相比較器(5)に供給されて基準バ
ースト信号と位相比較されるようにしたものである。E Means for Solving Problems The clock signal generation circuit according to the present invention controls the oscillation frequency based on the phase comparator (5) to which the reference burst signal is supplied and the comparison output of the phase comparator (5). Has been
By a variable oscillator (7) that generates a clock signal having a frequency that is an integral multiple of the horizontal frequency but not an integral multiple of the color subcarrier frequency, digital waveform data is stored, and the clock signal is supplied as an address signal. ,
A digital color subcarrier signal generation circuit (8) that outputs a digital color subcarrier signal and a digital color subcarrier signal from the digital color subcarrier signal generation circuit (8) are supplied and converted into an analog color subcarrier signal An analog color subcarrier signal from the D / A converter (9) is supplied to the phase comparator (5) for phase comparison with the reference burst signal. It was done like this.
F 作用 かかる本発明によれば、位相比較器(5)によって、
基準バースト信号及びD/A変換器(9)からのアナログ
色副搬送波信号が位相比較され、その比較出力によって
可変発振器(7)の発振周波数が制御され、この可変発
振器(7)からクロック信号が出力される。デジタル波
形データの記憶されたデジタル色副搬送波信号発生回路
(8)に、可変発振器(7)からのクロック信号が、ア
ドレス信号として供給されて、これよりデジタル色副搬
送波信号が得られ、これがD/A変換器(9)に供給され
て、位相比較器(5)に供給すべきアナログ色副搬送波
信号が得れる。According to the present invention, the phase comparator (5)
The reference burst signal and the analog color subcarrier signal from the D / A converter (9) are phase-compared, and the oscillation frequency of the variable oscillator (7) is controlled by the comparison output, and the clock signal is output from the variable oscillator (7). Is output. The clock signal from the variable oscillator (7) is supplied as an address signal to the digital color subcarrier signal generation circuit (8) in which the digital waveform data is stored, and the digital color subcarrier signal is obtained from this clock signal, which is D An analog color subcarrier signal to be supplied to the / A converter (9) and to the phase comparator (5) is obtained.
G 実施例 G1 クロック信号発生回路 以下に、第1図を参照して、本発明によるクロック信
号発生回路の一実施例を詳細に説明しよう。入力端子
(1)からの外部基準同期信号(外部基準映像信号)
(少なくとも、基準水平及び垂直同期信号、基準バース
ト信号を含む信号で、以下単に基準信号という)が、同
期分離回路(2)及びバースト抽出回路(3)に供給さ
れる。同期分離回路(2)によって、基準信号から基準
水平同期信号が分離される。この水平同期信号は、バー
スト抽出回路(3)に供給され、ここでバーストゲート
信号が作られ、このバーストゲート信号によって、基準
信号から基準バースト信号が抽出される。G Embodiment G1 Clock Signal Generation Circuit An embodiment of the clock signal generation circuit according to the present invention will be described in detail below with reference to FIG. External reference sync signal from input terminal (1) (external reference video signal)
(A signal including at least a reference horizontal and vertical sync signal and a reference burst signal, which will be simply referred to as a reference signal hereinafter) is supplied to a sync separation circuit (2) and a burst extraction circuit (3). The sync separation circuit (2) separates the reference horizontal sync signal from the reference signal. This horizontal synchronizing signal is supplied to the burst extraction circuit (3), where a burst gate signal is created, and the reference gate signal is extracted from the reference signal by this burst gate signal.
この基準バースト信号は位相比較器(5)に供給され
て、後述するローパスフィルタ(10)からのアナログ色
副搬送波信号と位相比較される。位相比較器(5)の比
較出力は、ローパスフィルタ(6)を通じて電圧制御型
可変発振器(7)に供給されて、その発振周波数が制御
される。この可変発振器(7)から、システムクロック
信号CKが出力される。このシステムクロック信号CKの周
波数Fcは例えば、 PAL方式の場合は864Fh、 NTSC方式の場合は858Fh で、これらクロック信号CKは水平周波数Fhの整数倍では
あるが、色副搬送波周波数Fscの整数倍でない周波数を
有する。This reference burst signal is supplied to the phase comparator (5) and compared in phase with the analog color subcarrier signal from the low pass filter (10) described later. The comparison output of the phase comparator (5) is supplied to the voltage controlled variable oscillator (7) through the low pass filter (6), and its oscillation frequency is controlled. A system clock signal CK is output from this variable oscillator (7). The frequency Fc of the system clock signal CK is, for example, 864Fh in the PAL system and 858Fh in the NTSC system, and these clock signals CK are integer multiples of the horizontal frequency Fh, but not integer multiples of the color subcarrier frequency Fsc Have a frequency.
このクロック信号CKは、デジタル波形データの記憶さ
れたデジタル色副搬送波信号発生回路(8)にアドレス
信号として供給される。このデジタル色副搬送波信号発
生回路(8)の構成は、第2図(PAL方式の場合)及び
第3図(NTSC方式の場合)を参照して後述する。このデ
ジタル色副搬送波信号発生回路(8)から、第1のデジ
タル色副搬送波信号SC1及びこれと90゜位相を異にする
第2のデジタル色副搬送波信号SC2が出力される。この
第1及び第2のデジタル色副搬送波信号SC1,SC2の色副
搬送波周波数Fscは、 PAL方式の場合は、 Fsc=(1135/4+1/625)・Fh NTSC方式の場合は、 Fsc=(910/4)・Fh である。The clock signal CK is supplied as an address signal to the digital color subcarrier signal generation circuit (8) in which digital waveform data is stored. The structure of the digital color subcarrier signal generation circuit (8) will be described later with reference to FIG. 2 (for PAL system) and FIG. 3 (for NTSC system). The digital color subcarrier signal generation circuit (8) outputs the first digital color subcarrier signal SC 1 and the second digital color subcarrier signal SC 2 having a 90 ° phase difference from the first digital color subcarrier signal SC 1 . The color subcarrier frequencies Fsc of the first and second digital color subcarrier signals SC 1 and SC 2 are Fsc = (1135/4 + 1/625) in the PAL system and Fsc = in the Fh NTSC system. (910/4) ・ It is Fh.
デジタル色副搬送波信号発生回路(8)からの第1の
デジタル色副搬送波信号SC1は、D/A変換器(9)に供給
されてアナログ色副搬送波信号に変換された後、ローパ
スフィルタ(10)を通じて位相比較器(5)に供給され
て、上述の如くバースト抽出回路(3)からの基準バー
スト信号と位相比較される。The first digital color subcarrier signal SC 1 from the digital color subcarrier signal generation circuit (8) is supplied to the D / A converter (9) and converted into an analog color subcarrier signal, and then the lowpass filter ( It is supplied to the phase comparator (5) through 10) and is phase-compared with the reference burst signal from the burst extraction circuit (3) as described above.
しかして、位相比較器(5)、ローパスフィルタ
(6)、可変発振器(7)、デジタル色副搬送波信号発
生回路(8)、D/A変換器(9)及びローパスフィルタ
(10)にて、PLL(4)が構成される。Then, in the phase comparator (5), the low pass filter (6), the variable oscillator (7), the digital color subcarrier signal generation circuit (8), the D / A converter (9) and the low pass filter (10), PLL (4) is configured.
(14)は、コンポーネント映像信号を、カラー映像信
号(コンポジットカラー映像信号)に変換するエンコー
ダで、このエンコーダ(14)に、上述の可変発振器
(7)からのシステムクロック信号CK並びにデジタル色
副搬送波信号発生回路(8)からの第1及び第2のデジ
タル色副搬送波信号SC1,SC2が供給される。(14) is an encoder for converting a component video signal into a color video signal (composite color video signal). The encoder (14) includes a system clock signal CK from the variable oscillator (7) and a digital color subcarrier. The first and second digital color subcarrier signals SC 1 and SC 2 from the signal generating circuit (8) are supplied.
エンコーダ(14)は、位相差が90゜の第1及び第2の
デジタル色副搬送波信号SC1,SC2を、夫々入力端子(1
1),(12)からの第1及び第2のデジタル色信号(デ
ジタル赤色差及び青色差信号又はデジタルI及びQ信
号)C1,C2で平衡変調し、その両デジタル被変調信号を
加算することにより、デジタル搬送色信号Cを得るよう
にしている。The encoder (14) receives the first and second digital color subcarrier signals SC 1 and SC 2 having a phase difference of 90 ° from the input terminals (1
1) and (12) first and second digital color signals (digital red difference and blue difference signals or digital I and Q signals) C 1 and C 2 are balanced-modulated and both digital modulated signals are added By doing so, the digital carrier color signal C is obtained.
そして、デジタル加算回路(15)で、入力端子(13)
からのデジタル輝度信号Yと、エンコーダ(14)からの
デジタル搬送色信号Cとを加算し、出力端子(16)にデ
ジタルカラー映像信号(コンポジットカラー映像信号)
Mを得る。Then, in the digital adder circuit (15), input terminal (13)
The digital luminance signal Y from and the digital carrier color signal C from the encoder (14) are added, and the digital color video signal (composite color video signal) is output to the output terminal (16).
Get M.
又、上述のクロック信号CKは、図示せざるも、タイム
ベースコレクタ(TBC)にも供給される。Further, although not shown, the clock signal CK described above is also supplied to the time base collector (TBC).
G2 PAL方式のデジタル色副搬送波信号発生回路 次に、第2図を参照して、PAL方式のデジタル色副搬
送波信号発生回路の一例を説明する。G2 PAL System Digital Color Subcarrier Signal Generation Circuit Next, an example of the PAL system digital color subcarrier signal generation circuit will be described with reference to FIG.
第2図において、(31),(32)はメモリで、メモリ
(31),(32)には、1周期分の正弦波及び余弦波がP
分割され、その各点のP個の瞬時振幅データが記憶され
ているものとする。(33)は、クロック信号に基づいて
アドレス信号を発生し、そのアドレス信号をメモリ(3
1),(32)に供給するアドレス信号発生回路(位相算
出回路)である。そして、例えばメモリ(31)から読み
出すべきデジタル正弦波データの周波数をFs、クロック
信号の周波数をFcとする。In FIG. 2, (31) and (32) are memories, and the memories (31) and (32) have P cycles of sine wave and cosine wave for one period.
It is assumed that the data is divided and P pieces of instantaneous amplitude data at each point are stored. (33) generates an address signal based on the clock signal and stores the address signal in a memory (3
An address signal generation circuit (phase calculation circuit) supplied to 1) and (32). Then, for example, the frequency of the digital sine wave data to be read from the memory (31) is Fs, and the frequency of the clock signal is Fc.
今、このメモリ(31)から読み出されるデジタル正弦
波データの任意の時間tにおける位相をφとすると、こ
れは次式のように表される。Assuming that the phase of the digital sine wave data read from the memory (31) at an arbitrary time t is φ, this is expressed by the following equation.
φ=φ0+2πFs・t …(1) ここで、φ0は初期位相を表す。φ = φ 0 + 2πFs · t (1) Here, φ 0 represents the initial phase.
次ぎに、mをメモリ(31)に対する読み出しアドレス
カウンタ(図示せず)の計数値とすると、このカウンタ
によってm個のクロック信号が計数される時間tは、次
式のように表される。Next, when m is a count value of a read address counter (not shown) for the memory (31), the time t at which m clock signals are counted by this counter is expressed by the following equation.
t=m・(1/Fc) …(2) この(2)式を(1)式に代入すると、(1)式は次
式のように表される。t = m · (1 / Fc) (2) When this equation (2) is substituted into the equation (1), the equation (1) is expressed as the following equation.
φ=φ0+2π(Fs/Fc)・m …(3) そこで、周波数Fs,Fcの比を、共通因子を持たない整
数の比Fs:Fc=N:Mで表すと、(3)式は次式のように表
される。φ = φ 0 + 2π (Fs / Fc) · m (3) Then, if the ratio of frequencies Fs and Fc is represented by an integer ratio Fs: Fc = N: M that does not have a common factor, equation (3) becomes It is expressed as the following equation.
φ=φ0+2π(N/M)・m …(4) 初期位相φ0は、計数値mの初期値としてm0を含める
ことにより除外できるので、m0=0とすると、(4)式
は次式のように表される。φ = φ 0 + 2π (N / M) · m (4) Since the initial phase φ 0 can be excluded by including m 0 as the initial value of the count value m, when m 0 = 0, the equation (4) is obtained. Is expressed by the following equation.
φ=2π(N/M)・m …(5) そして、上述したように、正弦波の1周期分がP分割
され、そのP個の各瞬時振幅データがメモリ(3)に記
憶されているので、これを考慮すると、(5)式は次式
のように表される。φ = 2π (N / M) · m (5) Then, as described above, one period of the sine wave is divided into P, and each of the P instantaneous amplitude data is stored in the memory (3). Therefore, considering this, the equation (5) is expressed as the following equation.
φ=(2π/P)・(P・N/M)・m …(6) この(6)式は、位相φが、1波長をP分割した位相
である2π/Pを単位として、(P・N・m/M)の数値に
応じて増加していくことを示している。即ち、この(P
・N/M)・mがメモリ(3)のアドレス値を示すことに
成る。φ = (2π / P) · (P · N / M) · m (6) In this equation (6), the phase φ is 2π / P which is a phase obtained by dividing one wavelength into P, and (P)・ N ・ m / M) is shown to increase according to the numerical value. That is, this (P
(N / M) · m indicates the address value of the memory (3).
更に説明するに、(31)は、デジタルU軸色副搬送波
データの得られるsinROM、(32)は、デジタルV軸色副
搬送波データの得られるcosROMである。又、(34)は、
色副搬送波の位相/ヒュー制御回路である。Further explaining, (31) is a sinROM from which digital U-axis color subcarrier data is obtained, and (32) is a cosROM from which digital V-axis color subcarrier data is obtained. Also, (34) is
This is a phase / hue control circuit for the color subcarrier.
先ず、メモリ(31),(32)について説明する。1周
期分の正弦波が1024分割され、その各1024個の瞬時振幅
データ(例えば、8ビット)がメモリ(31)に記憶さ
れ、同様に、1周期分の余弦波が1024分割され、その各
1024個の瞬時振幅データ(例えば、8ビット)がメモリ
(32)に記憶されているものとする。First, the memories (31) and (32) will be described. One cycle of the sine wave is divided into 1024, and each 1024 instantaneous amplitude data (for example, 8 bits) is stored in the memory (31). Similarly, one cycle of the cosine wave is divided into 1024,
It is assumed that 1024 pieces of instantaneous amplitude data (for example, 8 bits) are stored in the memory (32).
次ぎに、アドレス信号発生回路(33)について説明す
る。PAL方式の色副搬送波の周波数Fscは、次式のように
表される。但し、Fhは水平周波数を示す。Next, the address signal generation circuit (33) will be described. The frequency Fsc of the chrominance subcarrier in the PAL system is represented by the following equation. Here, Fh indicates the horizontal frequency.
Fsc=(1135/4+1/625)・Fh クロック信号の周波数Fcを、例えば864Fhに選定す
る。かくすると、sinROM(31)に供給するアドレス信号
のアドレス値(10進数)は上述の(3),(6)式か
ら、次式のように表される。Fsc = (1135/4 + 1/625) · Fh The frequency Fc of the clock signal is selected to be 864Fh, for example. Thus, the address value (decimal number) of the address signal supplied to the sinROM (31) is expressed by the following equation from the above equations (3) and (6).
アドレス値=(1024×Fsc/Fc)・m+K =〔(1024×(1135/4+1/625) ×Fh/864Fh〕×m+K =〔336+8/27+(5/27)× ×(1/625)+1/625〕×m+K =336×m+〔8/27+(5/27) ×(1/625)〕×m+(1/625) ×m+K このKは、カラーフレームパルス(8フィールドに付
き1回発生する)の発生時に於けるアドレス値の初期値
で、その値は、色副搬送波の位相/ヒュー制御回路(3
4)の制御状態に応じて変化せしめられる。Address value = (1024 × Fsc / Fc) m + K = [(1024 × (1135/4 + 1/625) × Fh / 864Fh] × m + K = [336 + 8/27 + (5/27) ×× (1/625) + 1 / 625] × m + K = 336 × m + [8/27 + (5/27) × (1/625)] × m + (1/625) × m + K This K is a color frame pulse (occurs once in 8 fields) The initial value of the address value at the time of occurrence of the color subcarrier phase / hue control circuit (3
It can be changed according to the control state of 4).
尚、cosROM(32)から出力されるデジタルV軸色副搬
送波データは、ライン数の奇偶に応じて位相反転するた
め、cosROM(32)に供給するアドレス信号のアドレス値
は、上述のsinROM(31)に供給するアドレス値に、ライ
ン毎に512(=1024/2)を加えたり、加えなかったりし
するようにしている。Since the digital V-axis color subcarrier data output from the cosROM (32) undergoes phase inversion according to the odd / even number of lines, the address value of the address signal supplied to the cosROM (32) is the sinROM (31 ), 512 (= 1024/2) is added or not added to each address value for each line.
アドレス信号発生回路(33)において、AC1は、336×
mの演算を行うアキュムレータである。このアキュムレ
ータAC1は、10ビットの加算器A3及び10ビットのラッチ
回路L3から構成される。加算器A3では、ラッチ回路L3の
ラッチ内容(10進数に応じた2進数)と、336に対応す
る2進数と、後述するキャリー信号の1とが加算され、
その加算出力がラッチ回路L3に供給されてラッチされ
る。ラッチ回路L3には、周波数が864Fhのクロック信号
が供給されると共に、8フィールドに1回発生するカラ
ーフレームパルスでクリア(CLR)される。In the address signal generation circuit (33), AC 1 is 336 ×
It is an accumulator that calculates m. The accumulator AC 1 is composed of 10-bit adder A 3 and 10-bit latch circuit L 3. The adder A 3, and latch content of the latch circuit L 3 (10 decimal binary number corresponding to the number), binary numbers and corresponding to 336, and 1 carry signal described later is added,
The added output is latched is supplied to the latch circuit L 3. The latch circuit L 3, frequency with the clock signal of 864Fh is supplied, is cleared (CLR) by the color frame pulse generated once every 8 fields.
このアキュムレータAC1では、ラッチ回路L3のラッチ
内容が、クロック信号の到来毎に336ずつ増加し、キャ
リー信号の1が到来したときは、337増加し、1024に成
ると0に戻って再び増加する。In this accumulator AC 1 , the latch content of the latch circuit L 3 increases by 336 each time the clock signal arrives, increases by 337 when the carry signal 1 arrives, returns to 0 when it reaches 1024, and increases again. To do.
次に、〔8/27+(5/27)×(1/625)〕×mの演算を
行って、キャリー信号を得る桁上げアキュムレータAC2
について説明する。SWaは、8及びb=13を切り換える
n=5ビットの切換えスイッチ、SWbは、c=8+(32
−27)=13及びd=b+(32−27)=18を切り換えるn
=5ビットの切換えスイッチで、これらスイッチSWa,SW
bは、周波数が864Fhのクロック信号を1/625に分周する
分周器(625進カウンタ)(35)の出力によって切換え
られる。ここで、(32−27)は32に対する27の補数であ
る。尚、この分周器(35)はカラーフレームパルスによ
ってクリア(CLR)される。そして、通常は、スイッチS
waからは8が出力され、スイッチSWbからはc=13が出
力され、分周器(35)からパルス(カウンタのキャリー
信号)が出力されたときだけ、スイッチSWaからはb=1
3が出力され、スイッチSWbからはd=18が出力されるよ
うに、スイッチSWa,SWbが切換えられる。尚、32は、27
に最も近く、且つ27より大きい2nの値である。Next, carry accumulator AC 2 that performs a calculation of [8/27 + (5/27) × (1/625)] × m to obtain a carry signal
Will be described. SWa is an n = 5-bit selector switch that switches between 8 and b = 13, and SWb is c = 8 + (32
-27) = 13 and d = b + (32-27) = 18 are switched n
= 5-bit changeover switch, these switches SWa, SW
b is switched by an output of a frequency divider (625-base counter) (35) that divides a clock signal having a frequency of 864Fh into 1/625. Here, (32-27) is the complement of 27 to 32. The frequency divider (35) is cleared (CLR) by the color frame pulse. And usually switch S
8 is output from wa, c = 13 is output from the switch SWb, and b = 1 from the switch SWa only when a pulse (carry signal of the counter) is output from the frequency divider (35).
The switches SWa and SWb are switched so that 3 is output and d = 18 is output from the switch SWb. 32 is 27
Is a value of 2 n that is closest to and greater than 27.
A1,A2は夫々n=5ビットの加算器、SW1はn=5ビッ
トの切換えスイッチ、L1は、n=5ビットのラッチ回
路、L2は1ビットのラッチ回路である。ラッチ回路L1,L
2には、周波数が864Fhのクロック信号が供給されると共
に、カラーフレームパルスがクリア信号として供給され
る。A 1 and A 2 are n = 5-bit adders, SW 1 is an n = 5-bit changeover switch, L 1 is an n = 5-bit latch circuit, and L 2 is a 1-bit latch circuit. Latch circuit L 1 , L
The 2, frequency with the clock signal of 864Fh is supplied, color frame pulse is supplied as a clear signal.
加算器A1では、ラッチ回路L1のラッチ内容(10進数に
応じた2進数)と、スイッチSWaの出力たるa=8又は
b=13に対応する2進数とが加算され、その加算出力が
スイッチSW1を通じてラッチ回路L1に供給される。又、
加算器A2では、ラッチ回路L1のラッチ内容と、スイッチ
SWbの出力たるc=13又はd=18に対応する2進数とが
加算され、その加算出力がスイッチSW1を通じてラッチ
回路L1に供給される。又、加算器A2からのキャリー信号
(加算出力が32を越えると出力される)によってスイッ
チSW1が切換えられると共に、そのキャリー信号がラッ
チ回路L2に供給される。In the adder A 1 , the latch content of the latch circuit L 1 (binary number corresponding to a decimal number) and the binary number corresponding to a = 8 or b = 13 which is the output of the switch SWa are added, and the addition output is It is supplied to the latch circuits L 1 through the switch SW 1. or,
The adder A 2, the latch content of the latch circuit L 1, switch
Binary number and corresponding to the output serving c = 13 or d = 18 of SWb are added, the addition output is supplied to the latch circuits L 1 through the switch SW 1. Also, the switch SW 1 is switched by the carry signal from the adder A 2 (addition output is outputted to exceed 32), the carry signal is supplied to the latch circuit L 2.
次に、この桁上げアキュムレータAC2の動作を説明し
よう。先ず、加算器A1に8が、加算器A2にc=13が供給
される場合について説明する。加算器A2からキャリー信
号が得られないときは、スイッチSW1は加算器A1側に切
換えられていて、ラッチ回路L1のラッチ内容は、8から
始まって、8ずつ増加する。そして、加算器A2の加算出
力が32を越えると、即ち加算回路A1の加算出力が27を越
えると、加算器A2からキャリー信号1が出力され、これ
がラッチ回路L2に供給されてラッチされると共に、スイ
ッチSW1は加算器A2側に切換えられて、加算器A2で、ラ
ッチ回路L1の内容から27が減算されると共にそれに8が
加算され、即ちラッチ回路L1の内容と、(32−27)+8
=13=cに対応する2進数とが加算され、その加算出力
がラッチ回路L1に供給されてラッチされ、その後スイッ
チSW1は再び加算器A1側に切換えられる。以後、この動
作を繰り返す。Next, let's explain the operation of this carry accumulator AC 2 . First, the case where 8 is supplied to the adder A 1 and c = 13 is supplied to the adder A 2 will be described. When the carry signal is not obtained from the adder A 2 , the switch SW 1 is switched to the adder A 1 side, and the latch content of the latch circuit L 1 starts from 8 and increases by 8. When the added output of the adder A 2 exceeds 32, that is, when the added output of the adder circuit A 1 exceeds 27, a carry signal 1 is output from the adder A 2 and is supplied to the latch circuit L 2. while being latched, the switch SW 1 is switched to the adder a 2 side, the adder a 2, it 8 is added along with 27 is subtracted from the contents of the latch circuits L 1, i.e., the latch circuits L 1 Contents and (32-27) +8
= 13 = c and the binary number corresponding to c are added, and the added output is supplied to the latch circuit L 1 and latched, and then the switch SW 1 is switched to the adder A 1 side again. Thereafter, this operation is repeated.
次に、分周器(35)から分周出力が得られる毎に、加
算器A1にb=8+5=13が、加算器A2にd=b+(32−
27)=8+5+(32−27)=18が供給される場合につい
て説明する。加算器A2からキャリー信号が得られないと
きは、スイッチSW1は加算器A1側に切換えられて、ラッ
チ回路L1のラッチ内容は、b=13から始まって、b=13
ずつ増加する。そして、加算器A2の加算出力が32を越え
ると、即ち加算回路A1の加算出力が27を越えると、加算
器A2からキャリー信号1が出力され、これがラッチ回路
L2に供給されてラッチされると共に、スイッチSW1は加
算器A2側に切換えられて、加算器A2で、ラッチ回路L1の
内容から27が減算されると共にそれにb=13が加算さ
れ、即ちラッチ回路L1の内容と、(32−27)+13=18=
dに対応する2進数とが加算され、その加算出力がラッ
チ回路L1に供給されてラッチされ、その後スイッチSW1
は再び加算器A1側に切換えられる。以後、この動作を繰
り返す。Then, each time the divided output from the frequency divider (35) is obtained, b = 8 + 5 = 13 to the adder A 1 is, d = b + to the adder A 2 (32-
The case where 27) = 8 + 5 + (32−27) = 18 is supplied will be described. When the carry signal is not obtained from the adder A 2 , the switch SW 1 is switched to the adder A 1 side, and the latch content of the latch circuit L 1 starts from b = 13 and b = 13.
It increases in steps. When the addition output of the adder A 2 exceeds 32, that is, when the addition output of the addition circuit A 1 exceeds 27, a carry signal 1 is output from the adder A 2 and this is a latch circuit.
The switch SW 1 is switched to the adder A 2 side while being supplied to L 2 and latched, and 27 is subtracted from the content of the latch circuit L 1 by the adder A 2 and b = 13 is added to it. That is, the contents of the latch circuit L 1 and (32−27) + 13 = 18 =
The binary number corresponding to d is added, and the addition output is supplied to the latch circuit L 1 and latched, and then the switch SW 1
Is switched to the adder A 1 side again. Thereafter, this operation is repeated.
又、(1/625)×mの演算は、分周器(35)によって
行われる。The calculation of (1/625) × m is performed by the frequency divider (35).
ラッチ回路L2の出力及び分周器(35)の各1ビットの
出力は、パラレルイン/シリアルアウト回路(36)に供
給されると共に、ORゲート(37)に供給される。ORゲー
ト(37)の出力はロード信号として、パラレルイン/シ
リアルアウト回路(36)に供給される。そして、このパ
ラレルイン/シリアルアウト回路(36)の1ビットの出
力、即ち桁上げアキュムレータAC2のキャリー信号及び
分周回路(35)の分周出力(カウンタのキャリー信号)
が、アキュムレータAC1の加算器A3に供給される。Each 1-bit output of the output and the frequency divider of the latch circuit L 2 (35) is supplied to a parallel-in / serial-out circuit (36) is supplied to the OR gate (37). The output of the OR gate (37) is supplied to the parallel-in / serial-out circuit (36) as a load signal. Then, the 1-bit output of the parallel-in / serial-out circuit (36), that is, the carry signal of the carry accumulator AC 2 and the frequency division output of the frequency division circuit (35) (the carry signal of the counter)
Is supplied to the adder A 3 of the accumulator AC 1 .
次に、色副搬送波の位相/ヒュー制御回路(34)につ
いて説明する。これは、10ビットの加算器A3と、10ビッ
トの切換えスイッチSW3と、10ビットのラッチ回路L5と
から構成されている。このラッチ回路L5には、カラーフ
レーミングパルスがラッチパルスとして供給される。加
算器A6に、10ビットの色副搬送波の位相制御信号と、8
ビットのヒュー制御信号とが供給されて加算され、その
加算出力と、色副搬送波の位相制御信号とが切換えスイ
ッチSW3に供給されて切換えられ、その切換え出力がラ
ッチ回路L5に供給されてラッチされる。このスイッチSW
3は通常は加算器A6側に切換えられており、水平ブラン
キング期間だけ、色副搬送波の位相制御信号の入力端子
側に切換えられる。尚、色副搬送波の位相制御信号及び
ヒュー制御信号は、夫々色副搬送波の位相制御用及びヒ
ュー制御用のポテンショメータの出力をA/D変換器に供
給してデジタル化して得たデジタル信号である。そし
て、この色副搬送波の位相/ヒュー制御回路の出力Kは
加算器A4に供給されて、ラッチ回路L3の出力と加算さ
れ、その加算出力がラッチ回路L4に供給されてラッチさ
れる。このラッチ回路L4にはクロック信号が供給され
る。Next, the phase / hue control circuit (34) of the color subcarrier will be described. This is composed of a 10-bit adder A 3 , a 10-bit changeover switch SW 3, and a 10-bit latch circuit L 5 . The latch circuit L 5, color framing pulse is supplied as a latch pulse. To the adder A 6, and the phase control signal of 10 bits of color subcarrier, 8
The bit control signal is supplied and added, and the addition output and the phase control signal of the color subcarrier are supplied to the changeover switch SW 3 to be changed over, and the changeover output is supplied to the latch circuit L 5. Latched. This switch SW
3 usually is switched to the adder A 6 side, only the horizontal blanking period, it is switched to the input terminal side of the color subcarrier phase control signal. The phase control signal and the hue control signal of the color subcarrier are digital signals obtained by supplying the outputs of potentiometers for phase control and hue control of the color subcarrier to the A / D converter and digitizing them. . Then, the output K of the phase / hue control circuit of this color subcarrier is supplied to the adder A 4 and added with the output of the latch circuit L 3 , and the added output is supplied to the latch circuit L 4 and latched. . A clock signal is supplied to the latch circuit L 4 .
かくして、このラッチ回路L4から、上述の アドレス値=(1024×Fsc/Fc)・m+K =〔1024×(1135/4+1/625) ×Fh/864Fh〕×m+K =〔336+8/27+(5/27) ×(1/625)+1/625〕×m+K =336×m+〔8/27+(5/27) ×(1/625)〕×m+(1/625) ×m+K のアドレス信号が得られて、sinROM(31)に供給され
る。又、このアドレス値のアドレス信号が10ビットの加
算器A5に供給されて、572に対応する2進数と加算さ
れ、その加算出力とラッチ回路L4のラッチ出力とが切換
えスイッチSW2に供給されて、ラインの奇偶に応じて切
換えられて、cosROM(32)に供給される。Thus, from the latch circuit L 4 , the above address value = (1024 × Fsc / Fc) · m + K = [1024 × (1135/4 + 1/625) × Fh / 864Fh] × m + K = [336 + 8/27 + (5/27 ) × (1/625) +1/625] × m + K = 336 × m + [8/27 + (5/27) × (1/625)] × m + (1/625) × m + K Supplied to sinROM (31). Further, the address signal of the address value is supplied to the 10-bit adder A 5, is added to the binary number corresponding to 572, supply and latching the output of the adder output and the latch circuit L 4 is a changeover switch SW 2 Then, the data is switched according to the oddness or evenness of the line, and supplied to the cosROM (32).
かくして、sinROM(31)からは、U軸のデジタル色副
搬送波データが出力され、cosROM(32)からは、ライン
の奇偶に応じて位相が正逆に反転するV軸のデジタル色
副搬送波データが出力される。Thus, the sinROM (31) outputs the digital color subcarrier data of the U-axis, and the cosROM (32) outputs the digital color subcarrier data of the V-axis whose phase is reversed in the forward or reverse according to the odd or even line. Is output.
G3 NTSC方式のデジタル色副搬送波信号発生回路 次に、第2図のPAL方式のデジタル色副搬送波信号発
生回路の回路構成の大部分を利用することにより実現し
たNTSC方式のデジタル色副搬送波信号発生回路について
第3図を参照して説明する。尚、第3図において、第2
図と対応する部分には、同一符号を付して、重複説明を
省略する。この第3図のNTSC方式のデジタル色副搬送波
信号発生回路は、第2図のPAL方式のデジタル色副搬送
波信号発生回路における、スイッチSWa,SWb、分周回路
(35)、パラレルイン/シリアルアウト回路(36)、OR
ゲート(37)、加算器A5、切換えスイッチSW2を省略す
ると共に、各回路のビット数、入力データ値を変更した
ものである。G3 NTSC digital color subcarrier signal generation circuit Next, the NTSC digital color subcarrier signal generation realized by using most of the circuit configuration of the PAL digital color subcarrier signal generation circuit shown in FIG. The circuit will be described with reference to FIG. Incidentally, in FIG.
Portions corresponding to those in the figure are denoted by the same reference numerals, and redundant description will be omitted. The NTSC system digital color subcarrier signal generation circuit shown in FIG. 3 is equivalent to the switches SWa, SWb, the frequency dividing circuit (35), and the parallel in / serial output in the PAL system digital color subcarrier signal generation circuit shown in FIG. Circuit (36), OR
The gate (37), the adder A 5 , and the changeover switch SW 2 are omitted, and the number of bits of each circuit and the input data value are changed.
先ず、メモリ(31),(32)について説明する。1周
期分の正弦波が1024分割され、その各1024個の瞬時振幅
データ(例えば、8ビット)がメモリ(31)に記憶さ
れ、同様に、1周期分の余弦波が1024分割され、その各
1024個の瞬時振幅データ(例えば、8ビット)がメモリ
(32)に記憶されているものとする。First, the memories (31) and (32) will be described. One cycle of the sine wave is divided into 1024, and each 1024 instantaneous amplitude data (for example, 8 bits) is stored in the memory (31). Similarly, one cycle of the cosine wave is divided into 1024,
It is assumed that 1024 pieces of instantaneous amplitude data (for example, 8 bits) are stored in the memory (32).
次ぎに、アドレス信号発生回路(33)について説明す
る。NTSC方式の色副搬送波の周波数Fscは、次式のよう
に表される。但し、Fhは水平周波数を示す。Next, the address signal generation circuit (33) will be described. The frequency Fsc of the color subcarrier in the NTSC system is expressed by the following equation. Here, Fh indicates the horizontal frequency.
Fsc=(910/4)・Fh クロック信号の周波数Fcを、例えば858Fhに選定す
る。かくすると、sinROM(31)に供給するアドレス信号
のアドレス値(10進数)は上述の(3),(6)式か
ら、次式のように表される。Fsc = (910/4) · Fh The frequency Fc of the clock signal is selected to be, for example, 858Fh. Thus, the address value (decimal number) of the address signal supplied to the sinROM (31) is expressed by the following equation from the above equations (3) and (6).
アドレス値=(1024×Fsc/Fc)・m+K =〔1024×(910/4)×Fh/858Fh〕 ×m+K =〔271+221/429)×m+K =271×m+(221/429)×m+K このKは、カラーフレームパルス(4フィールドに付
き1回発生する)の発生時に於けるアドレス値の初期値
で、その値は、色副搬送波の位相/ヒュー制御回路(3
4)の制御状態に応じて変化せしめられる。Address value = (1024 × Fsc / Fc) ・ m + K = [1024 × (910/4) × Fh / 858Fh] × m + K = [271 + 221/429) × m + K = 271 × m + (221/429) × m + K This K is , The initial value of the address value when a color frame pulse (generated once every four fields) is generated, and the value is the phase / hue control circuit (3) of the color subcarrier.
It can be changed according to the control state of 4).
アドレス信号発生回路(33)において、AC1は、271×
mの演算を行うアキュムレータで、第2図と同様な構成
である。尚、クロック信号の周波数は858Fhである。
又、ラッチ回路L3は、4フィールドに1回発生するカラ
ーフレームパルスでクリア(CLR)される。このアキュ
ムレータAC1では、ラッチ回路L3のラッチ内容が、クロ
ック信号の到来毎に271ずつ増加し、キャリー信号の1
が到来したときは、272ずつ増加する。In the address signal generation circuit (33), AC 1 is 271 ×
This is an accumulator for calculating m, and has the same configuration as in FIG. The frequency of the clock signal is 858Fh.
Further, the latch circuit L 3 is cleared (CLR) by the color frame pulse generated once in four fields. In this accumulator AC 1 , the latch content of the latch circuit L 3 is increased by 271 every time the clock signal arrives, and the carry signal 1
When comes, it increases by 272.
次に、(221/429)×mの演算を行って桁上げ信号を
得る桁上げアキュムレータAC2について説明する。A1,A2
は夫々n=9ビットの加算器、SW1はn=9ビットの切
換えスイッチ、L1は、n=9ビットのラッチ回路、L2は
1ビットのラッチ回路である。ラッチ回路L1,L2には、
周波数が858Fhのクロック信号が供給されると共に、カ
ラーフレームパルスがクリア信号として供給される。Next, a description will carry the accumulator AC 2 to obtain a carry signal by performing an arithmetic operation of (221/429) × m. A 1 , A 2
Are n = 9-bit adders, SW 1 is an n = 9-bit changeover switch, L 1 is an n = 9-bit latch circuit, and L 2 is a 1-bit latch circuit. For the latch circuits L 1 and L 2 ,
A clock signal having a frequency of 858Fh is supplied, and a color frame pulse is supplied as a clear signal.
加算器A1では、ラッチ回路L1のラッチ内容(10進数に
応じた2進数)と、221に対応する2進数とが加算さ
れ、その加算出力がスイッチSW1を通じてラッチ回路L1
に供給される。又、加算器A2では、ラッチ回路L1のラッ
チ内容と、304=221+(512−429)に対応する2進数と
が加算され、その加算出力がスイッSW1を通じてラッチ
回路L1に供給される。又、加算器A2からのキャリー信号
(加算出力が512を越えると出力される)によってスイ
ッチSW1が切換えられると共に、そのキャリー信号がラ
ッチ回路L2に供給される。The adder A 1, a latch content of the latch circuits L 1 (binary number corresponding to the decimal), binary numbers and corresponding to 221 is added, the latch circuits L 1 and the addition output through the switch SW 1
Is supplied to. Further, in the adder A 2 , the latch content of the latch circuit L 1 and the binary number corresponding to 304 = 221 + (512−429) are added, and the addition output is supplied to the latch circuit L 1 through the switch SW 1. It Also, the switch SW 1 is switched by the carry signal from the adder A 2 (addition output is outputted to exceed 512), the carry signal is supplied to the latch circuit L 2.
次に、この桁上げアキュムレータAC2の動作を説明し
よう。加算器A2からキャリー信号が得られないときは、
スイッチSW1は加算器A1側に切換えられて、ラッチ回路L
1のラッチ内容は、221から始まって、221ずつ増加す
る。そして、加算器A2の加算出力が512を越えると、即
ち加算回路A1の加算出力が429を越えると、加算器A2か
らキャリー信号1が出力され、これがラッチ回路L2に供
給されてラッチされると共に、スイッチSW1は加算器A2
側に切換えられて、加算器A2で、ラッチ回路L1の内容か
ら429が減算されると共にそれに221が加算され、即ちラ
ッチ回路L1の内容と、221+(512−429)=304に対応す
る2進数とが加算され、その加算出力がラッチ回路L1に
供給されてラッチされ、その後スイッチSW1は再び加算
器A1側に切換えられる。以後、この動作を繰り返す。Next, let's explain the operation of this carry accumulator AC 2 . When the adder A 2 no carry signal is obtained,
Switch SW 1 is switched to adder A 1 and latch circuit L
The latch content of 1 starts at 221 and increases by 221. When the addition output of the adder A 2 exceeds 512, that is, the addition output of the adding circuit A 1 exceeds 429, the carry signal 1 is output from the adder A 2, which is supplied to the latch circuit L 2 The switch SW 1 is latched and the adder A 2
Is switched to the side, and the adder A 2 subtracts 429 from the content of the latch circuit L 1 and adds 221 to it, that is, the content of the latch circuit L 1 and 221+ (512−429) = 304. The binary output is added and the added output is supplied to the latch circuit L 1 and latched, and then the switch SW 1 is switched to the adder A 1 side again. Thereafter, this operation is repeated.
そして、このラッチ回路L4から、上述の アドレス値=(1024×Fsc/Fc)・m+K =〔1024×(910/4)×Fh/858Fh〕 ×m+K =〔271+(221/429)×m+K =271×m+(221/429)×m+K のアドレス信号が得られて、夫々sinROM(31)及びcosR
OM(32)に供給されることに成る。Then, from the latch circuit L 4 , the above-mentioned address value = (1024 × Fsc / Fc) · m + K = [1024 × (910/4) × Fh / 858Fh] × m + K = [271+ (221/429) × m + K = An address signal of 271 × m + (221/429) × m + K is obtained, and sinROM (31) and cosR are obtained respectively.
OM (32).
かくして、sinROM(31)からは、U軸のデジタル色副
搬送波データが出力され、cosROM(32)からは、V軸の
デジタル色副搬送波データが出力される。Thus, the sinROM (31) outputs U-axis digital color subcarrier data, and the cosROM (32) outputs V-axis digital color subcarrier data.
H 発明の効果 上述せる本発明クロック信号発生回路によれば、PLL
構成で、基準バースト信号及びこれに同期して発生せし
められた色副搬送波信号の位相比較に基づいて発振周波
数が制御される可変発振からクロック信号を得るように
したので、水平周波数の整数倍であるが、色副搬送波周
波数の整数倍でない周波数を有するクロック信号の安定
なものを得ることができる。H Effect of the Invention According to the clock signal generating circuit of the present invention described above, the PLL
In the configuration, the clock signal is obtained from the variable oscillation whose oscillation frequency is controlled based on the phase comparison of the reference burst signal and the color subcarrier signal generated in synchronization with the reference burst signal. However, it is possible to obtain a stable clock signal having a frequency that is not an integer multiple of the color subcarrier frequency.
第1図は本発明によるクロック信号発生回路の一実施例
を示すブロック線図、第2図及び第3図は夫々PAL方式
及びNTSC方式のデジタル色副搬送波信号発生回路の各例
を示すブロック線図である。 (2)は同期分離回路、(3)はバースト抽出回路、
(4)はPLL、(5)は位相比較器、(6)はローパス
フィルタ、(7)は可変発振器、(8)はデジタル色副
搬送波信号発生回路、(9)はD/A変換器、(10)はロ
ーパスフィルタ、(14)はエンコーダ、(15)は加算回
路である。FIG. 1 is a block diagram showing an embodiment of a clock signal generation circuit according to the present invention, and FIGS. 2 and 3 are block lines showing examples of digital color subcarrier signal generation circuits of PAL system and NTSC system, respectively. It is a figure. (2) is a sync separation circuit, (3) is a burst extraction circuit,
(4) PLL, (5) phase comparator, (6) low-pass filter, (7) variable oscillator, (8) digital color subcarrier signal generation circuit, (9) D / A converter, (10) is a low-pass filter, (14) is an encoder, and (15) is an adder circuit.
Claims (1)
と、 該位相比較器の比較出力に基づいて発振周波数が制御さ
れて、水平周波数の整数倍ではあるが、色副搬送波周波
数の整数倍でない周波数を有するクロック信号を発生す
る可変発振器と、 デジタル波形データが記憶され、上記クロック信号がア
ドレス信号として供給されることにより、デジタル色副
搬送波信号が出力されるデジタル色副搬送波信号発生回
路と、 該デジタル色副搬送波信号発生回路からのデジタル色副
搬送波信号が供給されてアナログ色副搬送波信号に変換
されるD/A変換器とを有し、 該D/A変換器からのアナログ色副搬送波信号が上記位相
比較器に供給されて上記基準バースト信号と位相比較さ
れるようにしたことを特徴とするクロック信号発生回
路。1. A phase comparator to which a reference burst signal is supplied, and an oscillation frequency is controlled based on a comparison output of the phase comparator so that the oscillation frequency is an integral multiple of a horizontal frequency but an integral multiple of a color subcarrier frequency. A variable oscillator for generating a clock signal having a non-frequency, a digital color subcarrier signal generation circuit for outputting a digital color subcarrier signal by storing digital waveform data and supplying the clock signal as an address signal. A D / A converter supplied with the digital color subcarrier signal from the digital color subcarrier signal generation circuit and converted into an analog color subcarrier signal, the analog color subcarrier from the D / A converter A clock signal generation circuit characterized in that a carrier signal is supplied to the phase comparator for phase comparison with the reference burst signal.
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JPS63256084A (en) | 1988-10-24 |
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