JP2535670B2 - 双方向入出力端子用バウンダリスキャンセル - Google Patents
双方向入出力端子用バウンダリスキャンセルInfo
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Description
【０００１】
【産業上の利用分野】本発明は双方向入出力端子に適用
することができるバウンダリスキャンセルに関するもの
である。
することができるバウンダリスキャンセルに関するもの
である。
【０００２】
【従来の技術】ボード上に実装された半導体チップの試
験を容易に行う方法として、近年ではバウンダリスキャ
ンセルを用いることが行われている。図３に、従来の双
方向入出力端子用バウンダリスキャンセルＳＦ１〜ＳＦ
４を配置した回路の構成を示す。４つの双方向入出力端
子ＩＯ１１〜ＩＯ１４と外部入力専用端子ＰＩ１、外部
出力専用端子ＰＯ１を有する論理回路のブロック（以
下、論理ブロックという）ＢＬ１と、４つの双方向入出
力端子ＩＯ２１〜ＩＯ２４と外部入力専用端子ＰＩ２、
外部出力専用端子ＰＯ２を有する論理ブロックＢＬ２と
が設けられている。バウンダリスキャンセルＳＦ１〜Ｓ
Ｆ４は、通常動作時には二つの論理ブロックＢＬ１及び
ＢＬ２を相互に接続する。例えば、論理ブロックＢＬ１
は双方向入出力端子ＩＯ１１とＩＯ２１とを、端子Ｄ１
及びＤ２を介して接続する。そして、試験時にはこの接
続を切り離して独立して試験できるようにする。
験を容易に行う方法として、近年ではバウンダリスキャ
ンセルを用いることが行われている。図３に、従来の双
方向入出力端子用バウンダリスキャンセルＳＦ１〜ＳＦ
４を配置した回路の構成を示す。４つの双方向入出力端
子ＩＯ１１〜ＩＯ１４と外部入力専用端子ＰＩ１、外部
出力専用端子ＰＯ１を有する論理回路のブロック（以
下、論理ブロックという）ＢＬ１と、４つの双方向入出
力端子ＩＯ２１〜ＩＯ２４と外部入力専用端子ＰＩ２、
外部出力専用端子ＰＯ２を有する論理ブロックＢＬ２と
が設けられている。バウンダリスキャンセルＳＦ１〜Ｓ
Ｆ４は、通常動作時には二つの論理ブロックＢＬ１及び
ＢＬ２を相互に接続する。例えば、論理ブロックＢＬ１
は双方向入出力端子ＩＯ１１とＩＯ２１とを、端子Ｄ１
及びＤ２を介して接続する。そして、試験時にはこの接
続を切り離して独立して試験できるようにする。
【０００３】図４に、バウンダリスキャンセルＳＦの回
路構成を示す。端子Ｄ１とＤ２との間に、アナログスイ
ッチＴＧ１及びＴＧ２が直列に接続されている。またア
ナログスイッチＴＧ１にはオンオフ動作を制御する信号
が入力される端子Ｔ１が接続され、同様にアナログスイ
ッチＴＧ２には端子Ｔ２が接続されている。
路構成を示す。端子Ｄ１とＤ２との間に、アナログスイ
ッチＴＧ１及びＴＧ２が直列に接続されている。またア
ナログスイッチＴＧ１にはオンオフ動作を制御する信号
が入力される端子Ｔ１が接続され、同様にアナログスイ
ッチＴＧ２には端子Ｔ２が接続されている。
【０００４】フリップフロップＦＦ１のデータ端子Ｄに
は、テストデータが入力されるテストデータ入力端子Ｓ
ＩＤが接続され、クロック端子ＣＬＫには端子Ｇ１が接
続され、正出力端子Ｑには出力のインピーダンスをハイ
又はロウレベルに切り替えることができる出力ゲートＴ
ＢＦの入力端が接続されている。この出力ゲートＴＢＦ
の出力端は、アナログスイッチＴＧ１とＴＧ２とを接続
するノードＮ１と、フリップフロップＦＦ２のデータ端
子Ｄとに接続されている。フリップフロップＦＦ２のク
ロック端子ＣＬＫには端子Ｇ２が接続され、正出力端子
Ｑにはテストデータ出力端子ＳＯＤが接続されている。
は、テストデータが入力されるテストデータ入力端子Ｓ
ＩＤが接続され、クロック端子ＣＬＫには端子Ｇ１が接
続され、正出力端子Ｑには出力のインピーダンスをハイ
又はロウレベルに切り替えることができる出力ゲートＴ
ＢＦの入力端が接続されている。この出力ゲートＴＢＦ
の出力端は、アナログスイッチＴＧ１とＴＧ２とを接続
するノードＮ１と、フリップフロップＦＦ２のデータ端
子Ｄとに接続されている。フリップフロップＦＦ２のク
ロック端子ＣＬＫには端子Ｇ２が接続され、正出力端子
Ｑにはテストデータ出力端子ＳＯＤが接続されている。
【０００５】フリップフロップＦＦ３のデータ端子Ｄに
は、データが入力される端子ＳＩＭが接続され、クロッ
ク端子ＣＬＫには端子Ｇ３が接続され、正出力端子Ｑに
はノードＮ２を介してデータ出力端子ＳＯＭが接続され
ている。また、ＡＮＤ回路ＡＮ１１及びＡＮ１２とＯＲ
回路ＯＲ１１とで構成されるアンドオアゲート１１の入
力端は、モードを設定する信号が入力される端子ＭＯＤ
Ｅ１及びＭＯＤＥ２に接続され、出力端は出力ゲートＴ
ＢＦの動作を制御する端子に接続されている。ＡＮＤ回
路ＡＮ１１の一方の入力端には、端子ＭＯＤＥ１と、イ
ンバータＩＮＶ１の入力端が接続されており、他方の入
力端にはノードＮ２が接続され、出力端にはＯＲ回路Ｏ
Ｒ１１の一方の入力端が接続されている。ＡＮＤ回路Ａ
Ｎ１２の一方の入力端には、モードを設定する信号が入
力される端子ＭＯＤＥ２が接続されており、他方の入力
端にはインバータＩＮＶ１の出力端が接続され、出力端
にはＯＲ回路ＯＲ１１の他方の入力端が接続されてい
る。ＯＲ回路ＯＲ１１の出力端は、出力ゲートＴＢＦの
制御端子に接続されている。
は、データが入力される端子ＳＩＭが接続され、クロッ
ク端子ＣＬＫには端子Ｇ３が接続され、正出力端子Ｑに
はノードＮ２を介してデータ出力端子ＳＯＭが接続され
ている。また、ＡＮＤ回路ＡＮ１１及びＡＮ１２とＯＲ
回路ＯＲ１１とで構成されるアンドオアゲート１１の入
力端は、モードを設定する信号が入力される端子ＭＯＤ
Ｅ１及びＭＯＤＥ２に接続され、出力端は出力ゲートＴ
ＢＦの動作を制御する端子に接続されている。ＡＮＤ回
路ＡＮ１１の一方の入力端には、端子ＭＯＤＥ１と、イ
ンバータＩＮＶ１の入力端が接続されており、他方の入
力端にはノードＮ２が接続され、出力端にはＯＲ回路Ｏ
Ｒ１１の一方の入力端が接続されている。ＡＮＤ回路Ａ
Ｎ１２の一方の入力端には、モードを設定する信号が入
力される端子ＭＯＤＥ２が接続されており、他方の入力
端にはインバータＩＮＶ１の出力端が接続され、出力端
にはＯＲ回路ＯＲ１１の他方の入力端が接続されてい
る。ＯＲ回路ＯＲ１１の出力端は、出力ゲートＴＢＦの
制御端子に接続されている。
【０００６】このような構成を有する従来のバウンダリ
スキャンセルは、以下のように動作する。先ず、論理ブ
ロックが通常の動作を行う時は以下のようである。端子
Ｔ１及びＴ２の電位がハイレベルに設定され、アナログ
スイッチＴＧ１及びＴＧ２が共にオン状態になる。端子
ＭＯＤＥ１及びＭＯＤＥ２は共にロウレベルに設定さ
れ、アンドオアゲート１１からはロウレベルの出力がな
されて出力ゲートＴＢＦに与えられる。これにより、出
力ゲートＴＢＦの出力はハイインピーダンス状態にな
り、この出力端からは信号が出力されなくなる。この結
果、端子Ｄ１とＤ２とが相互に接続され、論理ブロック
ＢＬ１とＢＬ２との間でデータの送受信ができる状態に
なる。
スキャンセルは、以下のように動作する。先ず、論理ブ
ロックが通常の動作を行う時は以下のようである。端子
Ｔ１及びＴ２の電位がハイレベルに設定され、アナログ
スイッチＴＧ１及びＴＧ２が共にオン状態になる。端子
ＭＯＤＥ１及びＭＯＤＥ２は共にロウレベルに設定さ
れ、アンドオアゲート１１からはロウレベルの出力がな
されて出力ゲートＴＢＦに与えられる。これにより、出
力ゲートＴＢＦの出力はハイインピーダンス状態にな
り、この出力端からは信号が出力されなくなる。この結
果、端子Ｄ１とＤ２とが相互に接続され、論理ブロック
ＢＬ１とＢＬ２との間でデータの送受信ができる状態に
なる。
【０００７】論理ブロックを試験する時は、バウンダリ
スキャンセルは以下のように動作する。端子Ｔ１及びＴ
２はロウレベルに設定され、通常の動作時とは逆にアナ
ログスイッチＴＧ１及びＴＧ２は共にオフ状態になる。
そして、試験をする論理ブロックの該当する双方向入出
力端子の入出力モードの設定が、フリップフロップＦＦ
３に入出力モード設定データを格納することによって行
われる。さらに、フリップフロップＦＦ１及びＦＦ２
に、論理ブロックに入力すべきテストデータの設定が行
われる。
スキャンセルは以下のように動作する。端子Ｔ１及びＴ
２はロウレベルに設定され、通常の動作時とは逆にアナ
ログスイッチＴＧ１及びＴＧ２は共にオフ状態になる。
そして、試験をする論理ブロックの該当する双方向入出
力端子の入出力モードの設定が、フリップフロップＦＦ
３に入出力モード設定データを格納することによって行
われる。さらに、フリップフロップＦＦ１及びＦＦ２
に、論理ブロックに入力すべきテストデータの設定が行
われる。
【０００８】論理ブロックＢＬ１を試験する場合を例に
とると、論理ブロックＢＬ１の該当する双方向入出力端
子が入力モードの場合と出力モードの場合とでそれぞれ
異なるデータが、フリップフロップＦＦ３に設定され
る。ここで図３に示されたように、各バウンダリスキャ
ンセルＳＦ１〜ＳＦ４の有する入力端子ＳＩＭと出力端
子ＳＯＭは、それぞれ直列に接続されている。従って、
各バウンダリスキャンセルＳＦ１〜ＳＦ４のフリップフ
ロップＦ３の端子Ｇ３にクロック信号を供給して動作状
態にすることで、入出力モード設定用データを直列に転
送させて格納させることができる。この格納させるべき
データは、論理ブロックＢＬ１の該当双方向入出力端子
が入力モードの場合は、出力ゲートＴＢＦの出力をロウ
インピーダンスに設定し、出力モードの場合はハイイン
ピーダンスに設定するためのものである。
とると、論理ブロックＢＬ１の該当する双方向入出力端
子が入力モードの場合と出力モードの場合とでそれぞれ
異なるデータが、フリップフロップＦＦ３に設定され
る。ここで図３に示されたように、各バウンダリスキャ
ンセルＳＦ１〜ＳＦ４の有する入力端子ＳＩＭと出力端
子ＳＯＭは、それぞれ直列に接続されている。従って、
各バウンダリスキャンセルＳＦ１〜ＳＦ４のフリップフ
ロップＦ３の端子Ｇ３にクロック信号を供給して動作状
態にすることで、入出力モード設定用データを直列に転
送させて格納させることができる。この格納させるべき
データは、論理ブロックＢＬ１の該当双方向入出力端子
が入力モードの場合は、出力ゲートＴＢＦの出力をロウ
インピーダンスに設定し、出力モードの場合はハイイン
ピーダンスに設定するためのものである。
【０００９】ここで、この入力モード設定用データを格
納させている最中は、端子ＭＯＤＥ１及びＭＯＤＥ２の
レベルはいずれであってもよい。これは、出力ゲートＴ
ＢＦの出力インピーダンスが仮にロウレベルで出力イネ
ーブル状態にあったとしても、アナログスイッチＴＧ１
及びＴＧ２が共にオフ状態にあるため、論理ブロックＢ
Ｌ１及びＢＬ２の内部状態には影響を及ぼさないからで
ある。そして入出力モード設定用データのフリップフロ
ップＦＦ３への格納が終了すると、端子Ｇ３へのクロッ
ク信号の供給は停止される。
納させている最中は、端子ＭＯＤＥ１及びＭＯＤＥ２の
レベルはいずれであってもよい。これは、出力ゲートＴ
ＢＦの出力インピーダンスが仮にロウレベルで出力イネ
ーブル状態にあったとしても、アナログスイッチＴＧ１
及びＴＧ２が共にオフ状態にあるため、論理ブロックＢ
Ｌ１及びＢＬ２の内部状態には影響を及ぼさないからで
ある。そして入出力モード設定用データのフリップフロ
ップＦＦ３への格納が終了すると、端子Ｇ３へのクロッ
ク信号の供給は停止される。
【００１０】次に、フリップフロップＦＦ１へのテスト
データの設定が行われる。この設定は、入力端子ＳＩＤ
よりテストデータをフリップフロップＦＦ１に格納させ
ることで行われる。端子ＭＯＤＥ１はロウレベルに設定
され、端子ＭＯＤＥ２はハイレベルに設定される。これ
により、フリップフロップＦＦ３の正出力端子Ｑのレベ
ルにかかわらず、アンドオアゲート１１からはハイレベ
ルの信号が出力され、出力ゲートＴＢＦはロウインピー
ダンスになり、出力イネーブル状態となる。これによ
り、フリップフロップＦＦ１及びＦＦ２にそれぞれ同一
のクロック信号が端子Ｇ１及びＧ２より供給されると二
個のＦＦは同期して動作し、入力端子ＳＩＤから出力端
子ＳＯＤへテストデータが転送されることになる。この
結果図３に示されたように、各バウンダリスキャンセル
ＳＦ１〜ＳＦ４の有するフリップフロップＦＦ１及びＦ
Ｆ２が直列に相互接続された状態になり、テストデータ
がそれぞれ設定される。テストデータの設定が終了する
と、各フリップフロップＦＦ１及びＦＦ２へのクロック
信号の供給は停止される。このようにして、フリップフ
ロップＦＦ３には入出力モード設定用データが格納さ
れ、フリップフロップＦＦ１にはテストデータが格納さ
れて、試験を行うための準備が終了する。この後、論理
ブロックＢＬ１の試験の実行に移る。
データの設定が行われる。この設定は、入力端子ＳＩＤ
よりテストデータをフリップフロップＦＦ１に格納させ
ることで行われる。端子ＭＯＤＥ１はロウレベルに設定
され、端子ＭＯＤＥ２はハイレベルに設定される。これ
により、フリップフロップＦＦ３の正出力端子Ｑのレベ
ルにかかわらず、アンドオアゲート１１からはハイレベ
ルの信号が出力され、出力ゲートＴＢＦはロウインピー
ダンスになり、出力イネーブル状態となる。これによ
り、フリップフロップＦＦ１及びＦＦ２にそれぞれ同一
のクロック信号が端子Ｇ１及びＧ２より供給されると二
個のＦＦは同期して動作し、入力端子ＳＩＤから出力端
子ＳＯＤへテストデータが転送されることになる。この
結果図３に示されたように、各バウンダリスキャンセル
ＳＦ１〜ＳＦ４の有するフリップフロップＦＦ１及びＦ
Ｆ２が直列に相互接続された状態になり、テストデータ
がそれぞれ設定される。テストデータの設定が終了する
と、各フリップフロップＦＦ１及びＦＦ２へのクロック
信号の供給は停止される。このようにして、フリップフ
ロップＦＦ３には入出力モード設定用データが格納さ
れ、フリップフロップＦＦ１にはテストデータが格納さ
れて、試験を行うための準備が終了する。この後、論理
ブロックＢＬ１の試験の実行に移る。
【００１１】端子Ｔ１をハイレベルに端子Ｔ２をローレ
ベルに設定しアナログスイッチＴＧ１をオンしＴＧ２を
オフする。同時に端子ＭＯＤＥ１はハイレベルに、端子
ＭＯＤＥ２はハイ又はロウレベルに設定されて、フリッ
プフロップＦＦ３の正出力Ｑがそのまま出力端子ＳＯＭ
より出力される。論理ブロックＢＬ１の該当する双方向
入出力端子が入力モードの場合は、出力ゲートＴＢＦの
出力はロウインピーダンスで出力イネーブル状態とな
る。フリップフロップＦＦ１に格納されているテストデ
ータが、論理ブロックＢＬ１の該当双方向入出力端子に
供給される。この双方向入出力端子が出力モードの場合
は、出力ゲートＴＢＦはハイインピーダンス状態に設定
される。そして端子Ｇ２にクロック信号が供給され、論
理ブロックＢＬ１の双方向入出力端子から出力されたテ
スト結果を示すデータが、フリップフロップＦＦ２に取
り込まれる。
ベルに設定しアナログスイッチＴＧ１をオンしＴＧ２を
オフする。同時に端子ＭＯＤＥ１はハイレベルに、端子
ＭＯＤＥ２はハイ又はロウレベルに設定されて、フリッ
プフロップＦＦ３の正出力Ｑがそのまま出力端子ＳＯＭ
より出力される。論理ブロックＢＬ１の該当する双方向
入出力端子が入力モードの場合は、出力ゲートＴＢＦの
出力はロウインピーダンスで出力イネーブル状態とな
る。フリップフロップＦＦ１に格納されているテストデ
ータが、論理ブロックＢＬ１の該当双方向入出力端子に
供給される。この双方向入出力端子が出力モードの場合
は、出力ゲートＴＢＦはハイインピーダンス状態に設定
される。そして端子Ｇ２にクロック信号が供給され、論
理ブロックＢＬ１の双方向入出力端子から出力されたテ
スト結果を示すデータが、フリップフロップＦＦ２に取
り込まれる。
【００１２】この後、端子Ｔ１がロウレベルに設定さ
れ、アナログスイッチＴＧ１がオフされる。端子ＭＯＤ
Ｅ１はロウレベルに、端子ＭＯＤＥ２はハイレベルに設
定されることによって、フリップフロップＦＦ３の出力
に関係なくアンドオアゲート１１からはハイレベルの信
号が出力される。出力ゲートＴＢＦの出力はロウインピ
ーダンスになり、出力イネーブル状態となる。同一のク
ロック信号を端子Ｇ１及びＧ２に供給すると、フリップ
フロップＦＦ１とＦＦ２とは直列に接続され、端子ＳＩ
Ｄから端子ＳＯＤへ論理ブロックＢＬ１から出力された
データが転送される。この結果、各バウンダリスキャン
セルＳＦ１〜ＳＦ４のそれぞれのフリップフロップＦＦ
２に格納されたテスト結果が、直列に外部へ取り出され
る。
れ、アナログスイッチＴＧ１がオフされる。端子ＭＯＤ
Ｅ１はロウレベルに、端子ＭＯＤＥ２はハイレベルに設
定されることによって、フリップフロップＦＦ３の出力
に関係なくアンドオアゲート１１からはハイレベルの信
号が出力される。出力ゲートＴＢＦの出力はロウインピ
ーダンスになり、出力イネーブル状態となる。同一のク
ロック信号を端子Ｇ１及びＧ２に供給すると、フリップ
フロップＦＦ１とＦＦ２とは直列に接続され、端子ＳＩ
Ｄから端子ＳＯＤへ論理ブロックＢＬ１から出力された
データが転送される。この結果、各バウンダリスキャン
セルＳＦ１〜ＳＦ４のそれぞれのフリップフロップＦＦ
２に格納されたテスト結果が、直列に外部へ取り出され
る。
【００１３】このように試験モード時には、論理ブロッ
クＢＬ１にテストデータを入力、あるはテスト結果を取
り出すときを除いて、論理ブロックＢＬ１の内部状態に
は影響を与えないようにアナログスイッチＴＧ１及びＴ
Ｇ２がオフされる。これにより、論理ブロックＢＬ１と
バウンダリスキャンセルとが切り離された状態となる。
クＢＬ１にテストデータを入力、あるはテスト結果を取
り出すときを除いて、論理ブロックＢＬ１の内部状態に
は影響を与えないようにアナログスイッチＴＧ１及びＴ
Ｇ２がオフされる。これにより、論理ブロックＢＬ１と
バウンダリスキャンセルとが切り離された状態となる。
【００１４】
【発明が解決しようとする課題】しかし、従来のバウン
ダリスキャンセルには次のような問題があった。上述の
ように試験モードでは、論理ブロックとの間でデータを
送受信するときを除いて、論理ブロックの内部状態に影
響を与えないように、アナログスイッチＴＧ１及びＴＧ
２はオフ状態にある。このアナログスイッチＴＧ１及び
ＴＧ２がオフ状態にある間は、該当双方向入出力端子へ
与えるべきテストデータの保持、あるいは取り出された
テスト結果の保持は、端子Ｄ１とアナログスイッチＴＧ
１とを接続するノードＮ３に寄生する容量へ電荷を保持
するダイナミック動作により行われる。寄生容量に蓄積
された電荷は、時間の経過と共にリークして徐々に減少
して行く。この電荷の保持時間は、一般に約５０μｓで
ある。従って、入出力モード設定用データやテストデー
タの設定は、この極めて短い時間内に終了させなければ
ならないという制約が生じる。また、ダイナミック動作
によるデータの保持は、電源変動等の雑音の影響を受け
やすく、データが変化する場合がある。
ダリスキャンセルには次のような問題があった。上述の
ように試験モードでは、論理ブロックとの間でデータを
送受信するときを除いて、論理ブロックの内部状態に影
響を与えないように、アナログスイッチＴＧ１及びＴＧ
２はオフ状態にある。このアナログスイッチＴＧ１及び
ＴＧ２がオフ状態にある間は、該当双方向入出力端子へ
与えるべきテストデータの保持、あるいは取り出された
テスト結果の保持は、端子Ｄ１とアナログスイッチＴＧ
１とを接続するノードＮ３に寄生する容量へ電荷を保持
するダイナミック動作により行われる。寄生容量に蓄積
された電荷は、時間の経過と共にリークして徐々に減少
して行く。この電荷の保持時間は、一般に約５０μｓで
ある。従って、入出力モード設定用データやテストデー
タの設定は、この極めて短い時間内に終了させなければ
ならないという制約が生じる。また、ダイナミック動作
によるデータの保持は、電源変動等の雑音の影響を受け
やすく、データが変化する場合がある。
【００１５】本発明は上記事情に鑑みてなされたもので
あり、入出力モード設定用データやテストデータの設定
に時間的制約がなく、さらに雑音等の影響で誤動作が生
じるのを防止し得る双方向入出力端子用バウンダリスキ
ャンセルを提供することを目的とする。
あり、入出力モード設定用データやテストデータの設定
に時間的制約がなく、さらに雑音等の影響で誤動作が生
じるのを防止し得る双方向入出力端子用バウンダリスキ
ャンセルを提供することを目的とする。
【００１６】
【課題を解決するための手段】本発明の双方向入出力端
子用バウンダリスキャンセルは、 試験すべき第１の論
理回路の双方向入出力端子に接続された第１の端子と、
試験すべき第２の論理回路の双方向入出力端子に接続さ
れた第２の端子と、前記第１及び第２の端子間に接続さ
れ、前記第１及び第２の論理回路が通常動作を行う場合
はオンして前記第１の端子と前記第２の端子との間を電
気的に接続し、前記第１又は第２の論理回路が試験され
る場合はオフして前記第１の端子と前記第２の端子との
間を電気的に切り離すアナログスイッチと、出力端子が
前記第１の端子に接続されており、前記第１及び第２の
論理回路が通常動作を行う場合は出力がハイインピーダ
ンス状態になり、前記第１の論理回路が試験される場合
は前記双方向入出力端子の入出力モードに応じて出力が
ハイインピーダンス又はロウインピーダンス状態にな
り、前記第１の論理回路に与えるべきテストデータの格
納を行う第１のラッチ回路と、出力端子が前記第２の端
子に接続されており、前記第１及び第２の論理回路が通
常動作を行う場合は出力がハイインピーダンス状態にな
り、前記第２の論理回路が試験される場合は前記双方向
入出力端子の入出力モードに応じて出力がハイインピー
ダンス又はロウインピーダンス状態になり、前記第２の
論理回路に与えるべきテストデータの格納を行う第２の
ラッチ回路と、出力端子が前記第１のラッチ回路の入力
端子に接続され、入力端子が前記第１の端子又はテスト
データを入力するテストデータ入力端子に接続され、前
記第１の論理回路から出力されたテスト結果を前記第１
の端子を介して与えられ、又は前記テストデータ入力端
子から入力されたテストデータを与えられて格納を行う
第３のラッチ回路と、出力端子が前記第２のラッチ回路
の入力端子に接続され、入力端子が前記第２の端子又は
前記第３のラッチ回路の出力端子に接続され、前記第２
の端子を介して前記第２の論理回路から出力されたテス
ト結果を与えられ、又は前記第３のラッチ回路を介して
前記第１の論理回路から出力されたテスト結果又は前記
テストデータを与えられて格納を行う第４のラッチ回路
と、出力端子が前記第１のラッチ回路のイネーブル端子
に接続されており、前記双方向入出力端子が入力モード
の場合は前記第１のラッチ回路の出力をロウインピーダ
ンス状態にし、前記双方向入出力端子が出力モードの場
合は前記第１のラッチ回路の出力をハイインピーダンス
状態にするような入出力モード設定データを与えられて
格納する第５のラッチ回路と、出力端子が前記第２のラ
ッチ回路のイネーブル端子に接続されており、前記双方
向入出力端子が入力モードの場合は前記第２のラッチ回
路の出力をロウインピーダンス状態にし、前記双方向入
出力端子が出力モードの場合は前記第２のラッチ回路の
出力をハイインピーダンス状態にするような前記入出力
モード設定データを与えられて格納する第６のラッチ回
路と、出力端子が前記第５のラッチ回路の入力端子に接
続され、入力端子が前記入出力モード設定データを入力
する入出力モード設定データ入力端子に接続され、前記
入出力モード設定データを与えられて格納する第７のラ
ッチ回路と、出力端子が前記第６のラッチ回路の入力端
子に接続され、入力端子が前記第７のラッチ回路の出力
端子に接続され、前記入出力モード設定データを与えら
れて格納する第８のラッチ回路と、を備えたことを特徴
とする。
子用バウンダリスキャンセルは、 試験すべき第１の論
理回路の双方向入出力端子に接続された第１の端子と、
試験すべき第２の論理回路の双方向入出力端子に接続さ
れた第２の端子と、前記第１及び第２の端子間に接続さ
れ、前記第１及び第２の論理回路が通常動作を行う場合
はオンして前記第１の端子と前記第２の端子との間を電
気的に接続し、前記第１又は第２の論理回路が試験され
る場合はオフして前記第１の端子と前記第２の端子との
間を電気的に切り離すアナログスイッチと、出力端子が
前記第１の端子に接続されており、前記第１及び第２の
論理回路が通常動作を行う場合は出力がハイインピーダ
ンス状態になり、前記第１の論理回路が試験される場合
は前記双方向入出力端子の入出力モードに応じて出力が
ハイインピーダンス又はロウインピーダンス状態にな
り、前記第１の論理回路に与えるべきテストデータの格
納を行う第１のラッチ回路と、出力端子が前記第２の端
子に接続されており、前記第１及び第２の論理回路が通
常動作を行う場合は出力がハイインピーダンス状態にな
り、前記第２の論理回路が試験される場合は前記双方向
入出力端子の入出力モードに応じて出力がハイインピー
ダンス又はロウインピーダンス状態になり、前記第２の
論理回路に与えるべきテストデータの格納を行う第２の
ラッチ回路と、出力端子が前記第１のラッチ回路の入力
端子に接続され、入力端子が前記第１の端子又はテスト
データを入力するテストデータ入力端子に接続され、前
記第１の論理回路から出力されたテスト結果を前記第１
の端子を介して与えられ、又は前記テストデータ入力端
子から入力されたテストデータを与えられて格納を行う
第３のラッチ回路と、出力端子が前記第２のラッチ回路
の入力端子に接続され、入力端子が前記第２の端子又は
前記第３のラッチ回路の出力端子に接続され、前記第２
の端子を介して前記第２の論理回路から出力されたテス
ト結果を与えられ、又は前記第３のラッチ回路を介して
前記第１の論理回路から出力されたテスト結果又は前記
テストデータを与えられて格納を行う第４のラッチ回路
と、出力端子が前記第１のラッチ回路のイネーブル端子
に接続されており、前記双方向入出力端子が入力モード
の場合は前記第１のラッチ回路の出力をロウインピーダ
ンス状態にし、前記双方向入出力端子が出力モードの場
合は前記第１のラッチ回路の出力をハイインピーダンス
状態にするような入出力モード設定データを与えられて
格納する第５のラッチ回路と、出力端子が前記第２のラ
ッチ回路のイネーブル端子に接続されており、前記双方
向入出力端子が入力モードの場合は前記第２のラッチ回
路の出力をロウインピーダンス状態にし、前記双方向入
出力端子が出力モードの場合は前記第２のラッチ回路の
出力をハイインピーダンス状態にするような前記入出力
モード設定データを与えられて格納する第６のラッチ回
路と、出力端子が前記第５のラッチ回路の入力端子に接
続され、入力端子が前記入出力モード設定データを入力
する入出力モード設定データ入力端子に接続され、前記
入出力モード設定データを与えられて格納する第７のラ
ッチ回路と、出力端子が前記第６のラッチ回路の入力端
子に接続され、入力端子が前記第７のラッチ回路の出力
端子に接続され、前記入出力モード設定データを与えら
れて格納する第８のラッチ回路と、を備えたことを特徴
とする。
【００１７】
【作用】論理回路に与えるべきテストデータの保持、あ
るいは論理回路から取り出されたテスト結果の保持を、
双方向入出力端子に接続されているノードに寄生する容
量に電荷を蓄えるダイナミック動作により行う場合に
は、電荷がリークして徐々に減少するため短時間で格納
動作を終了しなければならないという制約が生じ、さら
に雑音の影響により保持されていたテストデータが変化
し誤動作を招く虞れもあるが、本発明では双方向入出力
端子の入出力モードに応じて出力インピーダンスが変わ
り得る第１のラッチ回路に、テストデータ又はテスト結
果の格納が行われるため、データの保持がスタティック
動作により行われ、時間の経過とともに電位が変化する
虞れがないため、格納動作に時間的制約がない上に誤動
作の発生も防止される。
るいは論理回路から取り出されたテスト結果の保持を、
双方向入出力端子に接続されているノードに寄生する容
量に電荷を蓄えるダイナミック動作により行う場合に
は、電荷がリークして徐々に減少するため短時間で格納
動作を終了しなければならないという制約が生じ、さら
に雑音の影響により保持されていたテストデータが変化
し誤動作を招く虞れもあるが、本発明では双方向入出力
端子の入出力モードに応じて出力インピーダンスが変わ
り得る第１のラッチ回路に、テストデータ又はテスト結
果の格納が行われるため、データの保持がスタティック
動作により行われ、時間の経過とともに電位が変化する
虞れがないため、格納動作に時間的制約がない上に誤動
作の発生も防止される。
【００１８】
【実施例】以下、本発明の一実施例について図面を参照
して説明する。本実施例は、アナログスイッチがオフし
ている間、論理ブロックの双方向入出力端子へのデータ
の保持をスタティック動作により行う点に特徴がある。
して説明する。本実施例は、アナログスイッチがオフし
ている間、論理ブロックの双方向入出力端子へのデータ
の保持をスタティック動作により行う点に特徴がある。
【００１９】論理ブロックとバウンダリスキャンセルと
の接続関係は、図３に示された従来の場合と同様であ
る。そして、本実施例による双方向入出力端子用バウン
ダリスキャンセルの構成は、図１に示されるようであ
る。このバウンダリスキャンセルは、アナログスイッチ
ＴＧ１２，セレクタゲートＭＵＸ１及びＭＵＸ２，ラッ
チ回路Ｌ１及びＬ３，出力ハイインピーダンス機能付き
（以下、Hi-Z出力付きと称する）ラッチ回路Ｌ２及びＬ
４，ＮＡＮＤ回路ＮＡＮ１及びＮＡＮ３，ＮＯＲ回路Ｎ
ＯＲ２及びＮＯＲ４，入出力モード設定用のラッチ回路
Ｌ５〜Ｌ８を備えている。
の接続関係は、図３に示された従来の場合と同様であ
る。そして、本実施例による双方向入出力端子用バウン
ダリスキャンセルの構成は、図１に示されるようであ
る。このバウンダリスキャンセルは、アナログスイッチ
ＴＧ１２，セレクタゲートＭＵＸ１及びＭＵＸ２，ラッ
チ回路Ｌ１及びＬ３，出力ハイインピーダンス機能付き
（以下、Hi-Z出力付きと称する）ラッチ回路Ｌ２及びＬ
４，ＮＡＮＤ回路ＮＡＮ１及びＮＡＮ３，ＮＯＲ回路Ｎ
ＯＲ２及びＮＯＲ４，入出力モード設定用のラッチ回路
Ｌ５〜Ｌ８を備えている。
【００２０】セレクタゲートＭＵＸ１及びＭＵＸ２に
は、二つの入力のうちいずれかを選択するための選択制
御信号がそれぞれ端子Ｓより入力される。Hi-Z出力付き
ラッチ回路Ｌ２及びＬ４には、クロック信号Ｇ２及びＧ
４がそれぞれ端子ＣＫより供給され、さらに出力インピ
ーダンスをハイ又はロウに切り替えるための出力イネー
ブル信号が端子Ｅより入力される。他のラッチ回路Ｌ
１，Ｌ３，及びＬ５〜Ｌ８には、それぞれクロック信号
Ｇ１，Ｇ３，及びＧ５〜Ｇ８が端子ＣＫより供給され
る。
は、二つの入力のうちいずれかを選択するための選択制
御信号がそれぞれ端子Ｓより入力される。Hi-Z出力付き
ラッチ回路Ｌ２及びＬ４には、クロック信号Ｇ２及びＧ
４がそれぞれ端子ＣＫより供給され、さらに出力インピ
ーダンスをハイ又はロウに切り替えるための出力イネー
ブル信号が端子Ｅより入力される。他のラッチ回路Ｌ
１，Ｌ３，及びＬ５〜Ｌ８には、それぞれクロック信号
Ｇ１，Ｇ３，及びＧ５〜Ｇ８が端子ＣＫより供給され
る。
【００２１】ここで、Hi-Z出力付きラッチ回路Ｌ２又は
Ｌ４の回路構成を図２に示す。３つのクロックドインバ
ータＣＩＮＶ１〜ＣＩＮＶ３と、インバータＩＮＶ２と
で構成されている。クロックドインバータＣＩＮＶ１は
クロック信号ＣＫによって動作し、データ端子Ｄより信
号を与えられる。クロックドインバータＣＩＮＶ１の出
力端は、クロックドインバータＣＩＮＶ２の入力端，イ
ンバータＩＮＶ２，さらにクロックドインバータＣＩＮ
Ｖ３の出力端に接続されている。クロックドインバータ
ＣＩＮＶ２は出力イネーブル信号を端子Ｅより与えられ
て動作し、正出力端子Ｑより出力を行う。クロックドイ
ンバータＣＩＮＶ３の入力端は、インバータＩＮＶ２の
出力端に接続されている。クロックドインバータＣＩＮ
Ｖ１とＣＩＮＶ３とに逆相のクロック信号ＣＫ，バーＣ
Ｋが入力されると、データ端子Ｄより入力されたデータ
がラッチされる。そして、出力イネーブル信号がロウレ
ベルの場合はクロックドインバータＣＩＮＶ２は動作せ
ず出力インピーダンスはハイになり、ハイレベルの出力
イネーブル信号が供給されると出力イネーブル状態とな
る。
Ｌ４の回路構成を図２に示す。３つのクロックドインバ
ータＣＩＮＶ１〜ＣＩＮＶ３と、インバータＩＮＶ２と
で構成されている。クロックドインバータＣＩＮＶ１は
クロック信号ＣＫによって動作し、データ端子Ｄより信
号を与えられる。クロックドインバータＣＩＮＶ１の出
力端は、クロックドインバータＣＩＮＶ２の入力端，イ
ンバータＩＮＶ２，さらにクロックドインバータＣＩＮ
Ｖ３の出力端に接続されている。クロックドインバータ
ＣＩＮＶ２は出力イネーブル信号を端子Ｅより与えられ
て動作し、正出力端子Ｑより出力を行う。クロックドイ
ンバータＣＩＮＶ３の入力端は、インバータＩＮＶ２の
出力端に接続されている。クロックドインバータＣＩＮ
Ｖ１とＣＩＮＶ３とに逆相のクロック信号ＣＫ，バーＣ
Ｋが入力されると、データ端子Ｄより入力されたデータ
がラッチされる。そして、出力イネーブル信号がロウレ
ベルの場合はクロックドインバータＣＩＮＶ２は動作せ
ず出力インピーダンスはハイになり、ハイレベルの出力
イネーブル信号が供給されると出力イネーブル状態とな
る。
【００２２】アナログスイッチＴＧ１２は、端子Ｄ１と
端子Ｄ２との間に設けられている。このアナログスイッ
チＴＧ１２は、制御信号Ｔ１２によってオンオフ動作が
制御される。セレクタゲートＭＵＸ１の一方の入力端子
には端子Ｄ１が接続され、他方の入力端子には入力端子
ＳＩＤが接続されている。セレクタゲートＭＵＸ１の出
力端はラッチ回路Ｌ１のデータ端子Ｄに接続されてい
る。ラッチ回路Ｌ１の正出力端子Ｑはラッチ回路Ｌ２の
データ端子Ｄと、セレクタゲートＭＵＸ２の一方の入力
端子に接続されている。ラッチ回路Ｌ２の正出力端子Ｑ
は、データ端子Ｄ１に接続されている。
端子Ｄ２との間に設けられている。このアナログスイッ
チＴＧ１２は、制御信号Ｔ１２によってオンオフ動作が
制御される。セレクタゲートＭＵＸ１の一方の入力端子
には端子Ｄ１が接続され、他方の入力端子には入力端子
ＳＩＤが接続されている。セレクタゲートＭＵＸ１の出
力端はラッチ回路Ｌ１のデータ端子Ｄに接続されてい
る。ラッチ回路Ｌ１の正出力端子Ｑはラッチ回路Ｌ２の
データ端子Ｄと、セレクタゲートＭＵＸ２の一方の入力
端子に接続されている。ラッチ回路Ｌ２の正出力端子Ｑ
は、データ端子Ｄ１に接続されている。
【００２３】セレクタゲートＭＵＸ２の入力端はデータ
端子Ｄ２に接続され、出力端はラッチ回路Ｌ３のデータ
端子Ｄに接続されている。ラッチ回路Ｌ３の正出力端子
Ｑはラッチ回路Ｌ４のデータ端子Ｄと出力端子ＳＯＤに
接続されている。ラッチ回路Ｌ４の正出力端子Ｑは、端
子Ｄ２に接続されている。
端子Ｄ２に接続され、出力端はラッチ回路Ｌ３のデータ
端子Ｄに接続されている。ラッチ回路Ｌ３の正出力端子
Ｑはラッチ回路Ｌ４のデータ端子Ｄと出力端子ＳＯＤに
接続されている。ラッチ回路Ｌ４の正出力端子Ｑは、端
子Ｄ２に接続されている。
【００２４】セレクタゲートＭＵＸ１の選択制御信号が
入力される端子Ｓには、ＮＡＮＤ回路ＮＡＮ１の出力端
が接続され、ラッチ回路Ｌ２の端子ＥにはＮＯＲ回路Ｎ
ＯＲ２の出力端が接続されている。セレクタゲートＭＵ
Ｘ２の選択制御信号が入力される端子Ｓには、ＮＡＮＤ
回路ＮＡＮ３の出力端が接続され、ラッチ回路Ｌ４の端
子ＥにはＮＯＲ回路ＮＯＲ４の出力端が接続されてい
る。
入力される端子Ｓには、ＮＡＮＤ回路ＮＡＮ１の出力端
が接続され、ラッチ回路Ｌ２の端子ＥにはＮＯＲ回路Ｎ
ＯＲ２の出力端が接続されている。セレクタゲートＭＵ
Ｘ２の選択制御信号が入力される端子Ｓには、ＮＡＮＤ
回路ＮＡＮ３の出力端が接続され、ラッチ回路Ｌ４の端
子ＥにはＮＯＲ回路ＮＯＲ４の出力端が接続されてい
る。
【００２５】ＮＡＮＤ回路ＮＡＮ１の入力端は、端子Ｍ
ＯＤＥ２とラッチ回路Ｌ６の正出力端子Ｑにそれぞれ接
続されている。ＮＯＲ回路ＮＯＲ２の入力端は、端子Ｍ
ＯＤＥ１とラッチ回路Ｌ６の正出力端子Ｑにそれぞれ接
続されている。ＮＡＮＤ回路ＮＡＮ３の入力端は、端子
ＭＯＤＥ２とラッチ回路Ｌ８の正出力端子Ｑにそれぞれ
接続されている。ＮＯＲ回路ＮＯＲ４の入力端は、端子
ＭＯＤＥ１とラッチ回路Ｌ８の正出力端子Ｑにそれぞれ
接続されている。
ＯＤＥ２とラッチ回路Ｌ６の正出力端子Ｑにそれぞれ接
続されている。ＮＯＲ回路ＮＯＲ２の入力端は、端子Ｍ
ＯＤＥ１とラッチ回路Ｌ６の正出力端子Ｑにそれぞれ接
続されている。ＮＡＮＤ回路ＮＡＮ３の入力端は、端子
ＭＯＤＥ２とラッチ回路Ｌ８の正出力端子Ｑにそれぞれ
接続されている。ＮＯＲ回路ＮＯＲ４の入力端は、端子
ＭＯＤＥ１とラッチ回路Ｌ８の正出力端子Ｑにそれぞれ
接続されている。
【００２６】ラッチ回路Ｌ５のデータ端子Ｄは、入力端
子ＳＩＭに接続されており、正出力端子Ｑはラッチ回路
Ｌ６のデータ端子Ｄとラッチ回路Ｌ７の正出力端子Ｑと
に接続されている。ラッチ回路Ｌ７の正出力端子Ｑはラ
ッチ回路Ｌ８のデータ端子Ｄと出力端子ＳＯＭとに接続
されている。
子ＳＩＭに接続されており、正出力端子Ｑはラッチ回路
Ｌ６のデータ端子Ｄとラッチ回路Ｌ７の正出力端子Ｑと
に接続されている。ラッチ回路Ｌ７の正出力端子Ｑはラ
ッチ回路Ｌ８のデータ端子Ｄと出力端子ＳＯＭとに接続
されている。
【００２７】以上のような構成を備えた本実施例による
バウンダリスキャンセルは、次のように動作する。通常
の動作モードでは、ハイレベルの制御信号Ｔ１２がアナ
ログスイッチＴＧ１２に入力されてオンし端子Ｄ１とＤ
２とが接続され、論理ブロックＢＬ１とＢＬ２との間で
データ転送が行われる。同時にモード信号ＭＯＤＥ１も
ハイレベルに設定され、ＮＯＲ回路２及びＮＯＲ４から
は共にロウレベルの信号が出力される。この信号がラッ
チ回路Ｌ２及びＬ４の端子Ｅにそれぞれ入力され、共に
出力がハイインピーダンスになる。
バウンダリスキャンセルは、次のように動作する。通常
の動作モードでは、ハイレベルの制御信号Ｔ１２がアナ
ログスイッチＴＧ１２に入力されてオンし端子Ｄ１とＤ
２とが接続され、論理ブロックＢＬ１とＢＬ２との間で
データ転送が行われる。同時にモード信号ＭＯＤＥ１も
ハイレベルに設定され、ＮＯＲ回路２及びＮＯＲ４から
は共にロウレベルの信号が出力される。この信号がラッ
チ回路Ｌ２及びＬ４の端子Ｅにそれぞれ入力され、共に
出力がハイインピーダンスになる。
【００２８】試験モードでの動作は、次のようである。
アナログスイッチＴＧには、ロウレベルの制御信号Ｔ１
２が供給されてオフ状態になる。ここでは、論理ブロッ
クＢＬ１を試験する場合について述べる。先ず、該当す
る双方向入出力端子の入出力モードの設定が行われる。
信号ＭＯＤＥ１はロウレベルに、信号ＭＯＤＥ２はハイ
レベルに設定される。ラッチ回路Ｌ５及びＬ７には、逆
相のクロック信号が端子Ｇ５及びＧ６よりそれぞれ供給
されて動作状態になり、入力端子ＳＩＭより入出力モー
ド設定用のデータが入力されて格納される。ラッチ回路
Ｌ６及びＬ８に端子Ｇ６及びＧ８を介して供給されるク
ロック信号はロウレベルに保持されて、データ保持状態
を維持する。そして、入出力モード設定用のデータは、
ラッチ回路Ｌ５及びＬ７を介して出力端子ＳＯＭより外
部へ出力される。各バウンダリスキャンセルＳＦ１〜Ｓ
Ｆ４は、図３に示されたように隣り合ったもの同志の入
力端子ＳＩＭと出力端子ＳＯＭとが相互接続されてい
る。このため、入出力モード設定用データは、それぞれ
のバウンダリスキャンセルＳＦ１〜ＳＦ４が有するラッ
チ回路Ｌ５及びＬ７に格納される。
アナログスイッチＴＧには、ロウレベルの制御信号Ｔ１
２が供給されてオフ状態になる。ここでは、論理ブロッ
クＢＬ１を試験する場合について述べる。先ず、該当す
る双方向入出力端子の入出力モードの設定が行われる。
信号ＭＯＤＥ１はロウレベルに、信号ＭＯＤＥ２はハイ
レベルに設定される。ラッチ回路Ｌ５及びＬ７には、逆
相のクロック信号が端子Ｇ５及びＧ６よりそれぞれ供給
されて動作状態になり、入力端子ＳＩＭより入出力モー
ド設定用のデータが入力されて格納される。ラッチ回路
Ｌ６及びＬ８に端子Ｇ６及びＧ８を介して供給されるク
ロック信号はロウレベルに保持されて、データ保持状態
を維持する。そして、入出力モード設定用のデータは、
ラッチ回路Ｌ５及びＬ７を介して出力端子ＳＯＭより外
部へ出力される。各バウンダリスキャンセルＳＦ１〜Ｓ
Ｆ４は、図３に示されたように隣り合ったもの同志の入
力端子ＳＩＭと出力端子ＳＯＭとが相互接続されてい
る。このため、入出力モード設定用データは、それぞれ
のバウンダリスキャンセルＳＦ１〜ＳＦ４が有するラッ
チ回路Ｌ５及びＬ７に格納される。
【００２９】ラッチ回路Ｌ６には、前サイクルに格納さ
れた入出力モード設定用データが格納されている。この
ラッチ回路Ｌ６の正出力端子Ｑからハイレベルの出力が
なされた場合は、ＮＯＲ回路ＮＯＲ２からはロウレベル
の出力がラッチ回路Ｌ２の端子Ｅに与えられる。ラッチ
回路Ｌ２は出力ハイインピーダンス状態になり、論理ブ
ロックＢＬ１の双方向入出力端子Ｉ０１１からは支障な
くデータの出力が行われる。
れた入出力モード設定用データが格納されている。この
ラッチ回路Ｌ６の正出力端子Ｑからハイレベルの出力が
なされた場合は、ＮＯＲ回路ＮＯＲ２からはロウレベル
の出力がラッチ回路Ｌ２の端子Ｅに与えられる。ラッチ
回路Ｌ２は出力ハイインピーダンス状態になり、論理ブ
ロックＢＬ１の双方向入出力端子Ｉ０１１からは支障な
くデータの出力が行われる。
【００３０】次に、テストデータの設定が行われる。ア
ナログスイッチＴＧ１２は、ロウレベルの制御信号Ｔ１
２を供給されオフ状態を保っている。信号ＭＯＤＥ１及
びＭＯＤＥ２は共にロウレベルに設定され、ＮＡＮＤ回
路ＮＡＮ１及びＮＡＮ３からはハイレベルの選択制御信
号が出力される。セレクタゲートＭＵＸ１及びＭＵＸ２
にはこの選択制御信号が端子Ｓより入力され、セレクタ
ゲートＭＵＸ１は二つの入力のうち入力端子ＳＩＤを選
択し、セレクタゲートＭＵＸ２は、ラッチ回路Ｌ１の正
出力端子Ｑを選択する。これにより、入力端子ＳＩＤは
セレクタゲートＭＵＸに接続され、入力端子ＳＩＤから
の入力はセレクタゲートＭＵＸを介してラッチ回路Ｌ１
のデータ端子Ｄに入力され、さらにラッチ回路Ｌ１の正
出力端子Ｑからの出力はセレクタゲートＭＵＸ２を介し
てラッチ回路Ｌ３のデータ端子Ｄに入力される。そし
て、ラッチ回路Ｌ３の正出力端子Ｑからの出力は、出力
端子ＳＯＤより次段のバウンダリスキャンセルの入力端
子ＳＩＤに入力される。即ち、それぞれのバウンダリス
キャンセルＳＦ１〜ＳＦ４の有するラッチ回路Ｌ１及び
Ｌ３が直列に接続されることになる。ラッチ回路Ｌ１及
びＬ３には、逆相のクロック信号が端子Ｇ１及びＧ３よ
り供給され、テストデータが格納される。この格納が行
われている最中は、他のラッチ回路Ｌ２，Ｌ４，Ｌ６及
びＬ８はロウレベルのクロック信号を供給されて保持状
態にある。このようにして、入出力モード設定用データ
がラッチ回路Ｌ５に格納され、テストデータがラッチ回
路Ｌ１に格納される。
ナログスイッチＴＧ１２は、ロウレベルの制御信号Ｔ１
２を供給されオフ状態を保っている。信号ＭＯＤＥ１及
びＭＯＤＥ２は共にロウレベルに設定され、ＮＡＮＤ回
路ＮＡＮ１及びＮＡＮ３からはハイレベルの選択制御信
号が出力される。セレクタゲートＭＵＸ１及びＭＵＸ２
にはこの選択制御信号が端子Ｓより入力され、セレクタ
ゲートＭＵＸ１は二つの入力のうち入力端子ＳＩＤを選
択し、セレクタゲートＭＵＸ２は、ラッチ回路Ｌ１の正
出力端子Ｑを選択する。これにより、入力端子ＳＩＤは
セレクタゲートＭＵＸに接続され、入力端子ＳＩＤから
の入力はセレクタゲートＭＵＸを介してラッチ回路Ｌ１
のデータ端子Ｄに入力され、さらにラッチ回路Ｌ１の正
出力端子Ｑからの出力はセレクタゲートＭＵＸ２を介し
てラッチ回路Ｌ３のデータ端子Ｄに入力される。そし
て、ラッチ回路Ｌ３の正出力端子Ｑからの出力は、出力
端子ＳＯＤより次段のバウンダリスキャンセルの入力端
子ＳＩＤに入力される。即ち、それぞれのバウンダリス
キャンセルＳＦ１〜ＳＦ４の有するラッチ回路Ｌ１及び
Ｌ３が直列に接続されることになる。ラッチ回路Ｌ１及
びＬ３には、逆相のクロック信号が端子Ｇ１及びＧ３よ
り供給され、テストデータが格納される。この格納が行
われている最中は、他のラッチ回路Ｌ２，Ｌ４，Ｌ６及
びＬ８はロウレベルのクロック信号を供給されて保持状
態にある。このようにして、入出力モード設定用データ
がラッチ回路Ｌ５に格納され、テストデータがラッチ回
路Ｌ１に格納される。
【００３１】次に、ラッチ回路Ｌ５に格納された入出力
モード設定用データをラッチ回路Ｌ６に転送し、ラッチ
回路Ｌ１に格納されたテストデータをラッチ回路Ｌ２に
転送する動作が行われる。この場合には転送動作を安定
させるため、信号ＭＯＤＥ１はハイレベルに設定され、
ロウレベルの出力イネーブル信号がラッチ回路Ｌ２のＥ
に入力される。これにより、ラッチ回路Ｌ２は出力がハ
イインピーダンス状態になり、１つ前のサイクルで入力
されたデータが保持される。
モード設定用データをラッチ回路Ｌ６に転送し、ラッチ
回路Ｌ１に格納されたテストデータをラッチ回路Ｌ２に
転送する動作が行われる。この場合には転送動作を安定
させるため、信号ＭＯＤＥ１はハイレベルに設定され、
ロウレベルの出力イネーブル信号がラッチ回路Ｌ２のＥ
に入力される。これにより、ラッチ回路Ｌ２は出力がハ
イインピーダンス状態になり、１つ前のサイクルで入力
されたデータが保持される。
【００３２】ラッチ回路Ｌ６の端子Ｇ６にワンショット
パルスが入力されて、ラッチ回路Ｌ５より入出力モード
設定用データがラッチ回路Ｌ６に転送される。またラッ
チ回路Ｌ２の端子Ｇ２にワンショットパルスが入力さ
れ、ラッチ回路Ｌ１よりテストデータがラッチ回路Ｌ２
に転送される。そして端子ＭＯＤＥ１がロウレベルに設
定され、ラッチ回路Ｌ２の端子Ｅにラッチ回路Ｌ６に転
送された入出力モード設定用データが入力される。この
入出力モードが入力モードである場合には、ラッチ回路
Ｌ２は出力イネーブル状態になり、格納されていたテス
トデータが出力されて論理ブロックＢＬ１の該当する双
方向入出力端子に入力される。出力モードの場合は、逆
にラッチ回路Ｌ２にはラッチ回路Ｌ６よりロウレベルの
入出力モード設定用データが入力されるため、出力がハ
イインピーダンスになる。そして、端子ＭＯＤＥ２がハ
イレベルに設定され、セレクタゲートＭＵＸ１の端子Ｓ
にロウレベルの信号が供給されて、端子Ｄ１が選択され
る。ラッチ回路Ｌ１の端子Ｇ１にワンショットパルスが
入力されて、論理ブロックＢＬ１の該当双方向入出力端
子から出力されたテスト結果を示す出力がラッチ回路Ｌ
１に格納されることになる。
パルスが入力されて、ラッチ回路Ｌ５より入出力モード
設定用データがラッチ回路Ｌ６に転送される。またラッ
チ回路Ｌ２の端子Ｇ２にワンショットパルスが入力さ
れ、ラッチ回路Ｌ１よりテストデータがラッチ回路Ｌ２
に転送される。そして端子ＭＯＤＥ１がロウレベルに設
定され、ラッチ回路Ｌ２の端子Ｅにラッチ回路Ｌ６に転
送された入出力モード設定用データが入力される。この
入出力モードが入力モードである場合には、ラッチ回路
Ｌ２は出力イネーブル状態になり、格納されていたテス
トデータが出力されて論理ブロックＢＬ１の該当する双
方向入出力端子に入力される。出力モードの場合は、逆
にラッチ回路Ｌ２にはラッチ回路Ｌ６よりロウレベルの
入出力モード設定用データが入力されるため、出力がハ
イインピーダンスになる。そして、端子ＭＯＤＥ２がハ
イレベルに設定され、セレクタゲートＭＵＸ１の端子Ｓ
にロウレベルの信号が供給されて、端子Ｄ１が選択され
る。ラッチ回路Ｌ１の端子Ｇ１にワンショットパルスが
入力されて、論理ブロックＢＬ１の該当双方向入出力端
子から出力されたテスト結果を示す出力がラッチ回路Ｌ
１に格納されることになる。
【００３３】端子ＭＯＤＥ２がロウレベルに設定され、
セレクタゲートＭＵＸ１及びＭＵＸ２の端子Ｓにハイレ
ベルの選択制御信号が入力される。セレクタゲートＭＵ
Ｘ１により端子ＳＩＤが選択され、セレクタゲートＭＵ
Ｘ２によりラッチ回路Ｌ１の正出力端子Ｑが選択され
る。これにより、端子ＳＩＤがラッチ回路Ｌ１のデータ
端子Ｄに接続され、ラッチ回路Ｌ１の正出力端子Ｑがラ
ッチ回路Ｌ３のデータ端子Ｄに接続される。この結果、
各バウンダリスキャンセルＳＦ１〜ＳＦ４のラッチ回路
Ｌ１及びＬ３は直列に接続された状態になる。これによ
り、ラッチ回路Ｌ１及びＬ３に逆相のクロック信号が端
子Ｇ１及びＧ３より供給されると、テスト結果が出力端
子ＳＯＤより外部へ取り出される。
セレクタゲートＭＵＸ１及びＭＵＸ２の端子Ｓにハイレ
ベルの選択制御信号が入力される。セレクタゲートＭＵ
Ｘ１により端子ＳＩＤが選択され、セレクタゲートＭＵ
Ｘ２によりラッチ回路Ｌ１の正出力端子Ｑが選択され
る。これにより、端子ＳＩＤがラッチ回路Ｌ１のデータ
端子Ｄに接続され、ラッチ回路Ｌ１の正出力端子Ｑがラ
ッチ回路Ｌ３のデータ端子Ｄに接続される。この結果、
各バウンダリスキャンセルＳＦ１〜ＳＦ４のラッチ回路
Ｌ１及びＬ３は直列に接続された状態になる。これによ
り、ラッチ回路Ｌ１及びＬ３に逆相のクロック信号が端
子Ｇ１及びＧ３より供給されると、テスト結果が出力端
子ＳＯＤより外部へ取り出される。
【００３４】本実施例によれば、Hi-Z出力付きラッチ回
路Ｌ２に格納されたテストデータの内容は、端子ＣＫの
レベルがロウに保たれることによって、変動せずに保持
される。従来のバウンダリスキャンセルでは、上述した
ように双方向入出力端子へのテストデータの保持は、端
子に接続されたノードに寄生する容量へ電荷を保持する
ダイナミック動作により行われていたため、電荷がリー
クして徐々に減少していた。これにより、データの格納
を極めて短い時間内に終了させなければならず、さらに
誤動作も生じやすいという問題があった。本実施例では
Hi-Z出力付きラッチ回路Ｌ２及びＬ４により、スタティ
ック動作によりデータの保持を行うためこのような問題
は解消され、データの格納に時間的制約がない。近年の
集積回路は、素子の微細化に伴い集積度が向上してお
り、バウンダリスキャンセルの数も増加している。従っ
て、データの格納に時間的制約がない本実施例のバウン
ダリスキャンセルは、このような傾向に適合するもので
ある。さらに本実施例によれば、スタティック動作によ
りデータの保持を行うため、雑音等の影響で誤動作が生
じるのを防止することも可能である。
路Ｌ２に格納されたテストデータの内容は、端子ＣＫの
レベルがロウに保たれることによって、変動せずに保持
される。従来のバウンダリスキャンセルでは、上述した
ように双方向入出力端子へのテストデータの保持は、端
子に接続されたノードに寄生する容量へ電荷を保持する
ダイナミック動作により行われていたため、電荷がリー
クして徐々に減少していた。これにより、データの格納
を極めて短い時間内に終了させなければならず、さらに
誤動作も生じやすいという問題があった。本実施例では
Hi-Z出力付きラッチ回路Ｌ２及びＬ４により、スタティ
ック動作によりデータの保持を行うためこのような問題
は解消され、データの格納に時間的制約がない。近年の
集積回路は、素子の微細化に伴い集積度が向上してお
り、バウンダリスキャンセルの数も増加している。従っ
て、データの格納に時間的制約がない本実施例のバウン
ダリスキャンセルは、このような傾向に適合するもので
ある。さらに本実施例によれば、スタティック動作によ
りデータの保持を行うため、雑音等の影響で誤動作が生
じるのを防止することも可能である。
【００３５】上述した実施例は一例であり、本発明を限
定するものではない。論理ブロックに接続されるバウン
ダリスキャンセルの数は、論理ブロックの集積度に応じ
て自由に設定することができ、さらにバウンダリスキャ
ンセルの構成は図１に限られず、試験を行う場合データ
の保持をスタティック動作により行うものであればよ
い。
定するものではない。論理ブロックに接続されるバウン
ダリスキャンセルの数は、論理ブロックの集積度に応じ
て自由に設定することができ、さらにバウンダリスキャ
ンセルの構成は図１に限られず、試験を行う場合データ
の保持をスタティック動作により行うものであればよ
い。
【００３６】
【発明の効果】本発明の双方向入出力端子用バウンダリ
スキャンセルは、双方向入出力端子の入出力モードに応
じて出力インピーダンスが変わる第１のラッチ回路にテ
ストデータ又はテスト結果の格納が行われ、データの保
持がスタティック動作により行われるため、時間の経過
とともに電位が変化する虞れがなく、格納動作に対する
時間的制約がない上に誤動作の発生が防止される。
スキャンセルは、双方向入出力端子の入出力モードに応
じて出力インピーダンスが変わる第１のラッチ回路にテ
ストデータ又はテスト結果の格納が行われ、データの保
持がスタティック動作により行われるため、時間の経過
とともに電位が変化する虞れがなく、格納動作に対する
時間的制約がない上に誤動作の発生が防止される。
【図１】本発明の一実施例による双方向入出力端子用バ
ウンダリスキャンセルの構成を示した回路図。
ウンダリスキャンセルの構成を示した回路図。
【図２】同双方向入出力端子用バウンダリスキャンセル
の有するHi-Z出力付きラッチ回路の構成を示した回路
図。
の有するHi-Z出力付きラッチ回路の構成を示した回路
図。
【図３】同双方向入出力端子用バウンダリスキャンセル
を論理ブロックに接続した構成を示したブロック図。
を論理ブロックに接続した構成を示したブロック図。
【図４】従来の双方向入出力端子用バウンダリスキャン
セルの構成を示した回路図。
セルの構成を示した回路図。
ＭＵＸ１ セレクタゲート ＭＵＸ２ セレクタゲート Ｌ１ ラッチ回路 Ｌ２ Hi-Z出力付きラッチ回路 ＴＧ１２ アナログスイッチ ＮＡＮ１ ＮＡＮＤ回路 ＮＯＲ２ ＮＯＲ回路 ＢＬ１ 論理ブロック ＳＦ１ バウンダリスキャンセル
Claims (1)
- 【請求項１】試験すべき第１の論理回路の双方向入出力
端子に接続された第１の端子と、 試験すべき第２の論理回路の双方向入出力端子に接続さ
れた第２の端子と、 前記第１及び第２の端子間に接続され、前記第１及び第
２の論理回路が通常動作を行う場合はオンして前記第１
の端子と前記第２の端子との間を電気的に接続し、前記
第１又は第２の論理回路が試験される場合はオフして前
記第１の端子と前記第２の端子との間を電気的に切り離
すアナログスイッチと、 出力端子が前記第１の端子に接続されており、前記第１
及び第２の論理回路が通常動作を行う場合は出力がハイ
インピーダンス状態になり、前記第１の論理回路が試験
される場合は前記双方向入出力端子の入出力モードに応
じて出力がハイインピーダンス又はロウインピーダンス
状態になり、前記第１の論理回路に与えるべきテストデ
ータの格納を行う第１のラッチ回路と、 出力端子が前記第２の端子に接続されており、前記第１
及び第２の論理回路が通常動作を行う場合は出力がハイ
インピーダンス状態になり、前記第２の論理回路が試験
される場合は前記双方向入出力端子の入出力モードに応
じて出力がハイインピーダンス又はロウインピーダンス
状態になり、前記第２の論理回路に与えるべきテストデ
ータの格納を行う第２のラッチ回路と、 出力端子が前記第１のラッチ回路の入力端子に接続さ
れ、入力端子が前記第１の端子又はテストデータを入力
するテストデータ入力端子に接続され、前記第１の論理
回路から出力されたテスト結果を前記第１の端子を介し
て与えられ、又は前記テストデータ入力端子から入力さ
れたテストデータを与えられて格納を行う第３のラッチ
回路と、 出力端子が前記第２のラッチ回路の入力端子に接続さ
れ、入力端子が前記第２の端子又は前記第３のラッチ回
路の出力端子に接続され、前記第２の端子を介して前記
第２の論理回路から出力されたテスト結果を与えられ、
又は前記第３のラッチ回路を介して前記第１の論理回路
から出力されたテスト結果又は前記テストデータを与え
られて格納を行う第４のラッチ回路と、 出力端子が前記第１のラッチ回路のイネーブル端子に接
続されており、前記双方向入出力端子が入力モードの場
合は前記第１のラッチ回路の出力をロウインピーダンス
状態にし、前記双方向入出力端子が出力モードの場合は
前記第１のラッチ回路の出力をハイインピーダンス状態
にするような入出力モード設定データを与えられて格納
する第５のラッチ回路と、 出力端子が前記第２のラッチ回路のイネーブル端子に接
続されており、前記双方向入出力端子が入力モードの場
合は前記第２のラッチ回路の出力をロウインピーダンス
状態にし、前記双方向入出力端子が出力モードの場合は
前記第２のラッチ回路の出力をハイインピーダンス状態
にするような前記入出力モード設定データを与えられて
格納する第６のラッチ回路と、 出力端子が前記第５のラッチ回路の入力端子に接続さ
れ、入力端子が前記入出力モード設定データを入力する
入出力モード設定データ入力端子に接続され、前記入出
力モード設定データを与えられて格納する第７のラッチ
回路と、 出力端子が前記第６のラッチ回路の入力端子に接続さ
れ、入力端子が前記第７のラッチ回路の出力端子に接続
され、前記入出力モード設定データを与えられて格納す
る第８のラッチ回路と、 を備えたことを特徴とする双方向入出力端子用バウンダ
リスキャンセル。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3008652A JP2535670B2 (ja) | 1991-01-28 | 1991-01-28 | 双方向入出力端子用バウンダリスキャンセル |
| KR1019920001119A KR960000794B1 (ko) | 1991-01-28 | 1992-01-27 | 쌍방향 입출력단자용 바운더리 스캔셀 |
| US07/827,225 US5220281A (en) | 1991-01-28 | 1992-01-28 | Boundary scan cell for bi-directional input/output terminals |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3008652A JP2535670B2 (ja) | 1991-01-28 | 1991-01-28 | 双方向入出力端子用バウンダリスキャンセル |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04250370A JPH04250370A (ja) | 1992-09-07 |
| JP2535670B2 true JP2535670B2 (ja) | 1996-09-18 |
Family
ID=11698868
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3008652A Expired - Fee Related JP2535670B2 (ja) | 1991-01-28 | 1991-01-28 | 双方向入出力端子用バウンダリスキャンセル |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5220281A (ja) |
| JP (1) | JP2535670B2 (ja) |
| KR (1) | KR960000794B1 (ja) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0597926A1 (de) * | 1991-08-08 | 1994-05-25 | Siemens Aktiengesellschaft | Verfahren zur prüfung von integrierten schaltkreisen mit mindestens einer logikschaltung und prüfbarer integrierter schaltkreis |
| US5528610A (en) * | 1992-04-30 | 1996-06-18 | Hughes Aircraft Company | Boundary test cell with self masking capability |
| US5450415A (en) * | 1992-11-25 | 1995-09-12 | Matsushita Electric Industrial Co., Ltd. | Boundary scan cell circuit and boundary scan test circuit |
| JP2639319B2 (ja) * | 1993-09-22 | 1997-08-13 | 日本電気株式会社 | 半導体装置 |
| JP2727930B2 (ja) * | 1993-10-04 | 1998-03-18 | 日本電気株式会社 | バウンダリスキャンテスト回路 |
| US5617531A (en) * | 1993-11-02 | 1997-04-01 | Motorola, Inc. | Data Processor having a built-in internal self test controller for testing a plurality of memories internal to the data processor |
| US5513186A (en) * | 1993-12-07 | 1996-04-30 | Sun Microsystems, Inc. | Method and apparatus for interconnect testing without speed degradation |
| FR2720205B1 (fr) * | 1994-05-20 | 1996-07-12 | Sgs Thomson Microelectronics | Cellule pour registre à décalage. |
| US5592493A (en) * | 1994-09-13 | 1997-01-07 | Motorola Inc. | Serial scan chain architecture for a data processing system and method of operation |
| US6694465B1 (en) * | 1994-12-16 | 2004-02-17 | Texas Instruments Incorporated | Low overhead input and output boundary scan cells |
| EP0882239B1 (en) * | 1996-02-06 | 2009-06-03 | Telefonaktiebolaget LM Ericsson (publ) | Assembly and method for testing integrated circuit devices |
| US5958076A (en) * | 1996-10-29 | 1999-09-28 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit |
| US5889788A (en) * | 1997-02-03 | 1999-03-30 | Motorola, Inc. | Wrapper cell architecture for path delay testing of embedded core microprocessors and method of operation |
| US5774476A (en) * | 1997-02-03 | 1998-06-30 | Motorola, Inc. | Timing apparatus and timing method for wrapper cell speed path testing of embedded cores within an integrated circuit |
| US5978944A (en) * | 1997-11-26 | 1999-11-02 | Intel Corporation | Method and apparatus for scan testing dynamic circuits |
| JP2001084787A (ja) * | 1999-09-09 | 2001-03-30 | Oki Electric Ind Co Ltd | 不揮発性記憶装置の書き換え回路，不揮発性記憶装置の書き換え方法およびスキャンレジスタ |
| WO2003093843A1 (en) * | 2002-05-01 | 2003-11-13 | Logicvision(Canada), Inc | Circuit and method for adding parametric test capability to digital boundary scan |
| US20040199838A1 (en) * | 2003-03-19 | 2004-10-07 | Rutkowski Paul William | Enhanced boundary-scan method and apparatus providing tester channel reduction |
| US8615694B2 (en) * | 2011-02-07 | 2013-12-24 | Texas Instruments Incorporated | Interposer TAP boundary register coupling stacked die functional input/output data |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4554664A (en) * | 1983-10-06 | 1985-11-19 | Sperry Corporation | Static memory cell with dynamic scan test latch |
| KR910002236B1 (ko) * | 1986-08-04 | 1991-04-08 | 미쓰비시 뎅기 가부시끼가이샤 | 반도체집적회로장치 |
| US4833676A (en) * | 1987-07-30 | 1989-05-23 | Hughes Aircraft Company | Interleaved method and circuitry for testing for stuck open faults |
| US4912709A (en) * | 1987-10-23 | 1990-03-27 | Control Data Corporation | Flexible VLSI on-chip maintenance and test system with unit I/O cell design |
| JPH073461B2 (ja) * | 1989-03-08 | 1995-01-18 | 株式会社東芝 | デジタル論理ブロックのテスト回路 |
| US5042034A (en) * | 1989-10-27 | 1991-08-20 | International Business Machines Corporation | By-pass boundary scan design |
-
1991
- 1991-01-28 JP JP3008652A patent/JP2535670B2/ja not_active Expired - Fee Related
-
1992
- 1992-01-27 KR KR1019920001119A patent/KR960000794B1/ko not_active IP Right Cessation
- 1992-01-28 US US07/827,225 patent/US5220281A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR920015385A (ko) | 1992-08-26 |
| KR960000794B1 (ko) | 1996-01-12 |
| US5220281A (en) | 1993-06-15 |
| JPH04250370A (ja) | 1992-09-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |