JP2532083B2 - Flag generation circuit - Google Patents
Flag generation circuitInfo
- Publication number
- JP2532083B2 JP2532083B2 JP62041523A JP4152387A JP2532083B2 JP 2532083 B2 JP2532083 B2 JP 2532083B2 JP 62041523 A JP62041523 A JP 62041523A JP 4152387 A JP4152387 A JP 4152387A JP 2532083 B2 JP2532083 B2 JP 2532083B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- bit
- bits
- data
- result
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Executing Machine-Instructions (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、演算装置のフラグ発生回路に係り、特に、
演算結果のオール“0"またはオール“1"を高速に検出す
ることができ、高速演算装置に用いて好適なフラグ発生
回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a flag generation circuit of an arithmetic device, and more particularly,
The present invention relates to a flag generation circuit that can detect all “0” s or all “1s” of a calculation result at high speed and that is suitable for use in a high speed calculation device.
演算結果のオール“0"を検出するための従来技術とし
て、例えば、特開昭61−48038号公報等に記載された技
術が知られている。この従来技術は、２入力の加算器に
おいて、２つの入力データの２の補数の関係と、１の補
数の関係を調べることにより、演算結果がオール“0"と
なるか否かを検出するものである。この従来技術におい
て、２つの入力データの２の補数の関係と、１の補数の
関係を調べるための論理回路は、そのゲート段数が、キ
ヤリルツクアヘツド回路と同じ段数必要であり、その遅
延時間もほぼ同一となる。従つて、演算入力データのビ
ツト長が増加すれば、キヤリルツクアヘツド回路と共
に、演算結果のオール“0"検出信号の出力時期も遅れ、
実際に、検出信号が得られるのは、演算結果の最終出力
よりも、高々、１、２ゲート段前である。このように、
従来技術による演算結果のオール“0"の検出信号が得ら
れる時期が遅れるのは、演算入力データの全てのビツト
により、１の補数の関係、２の補数の関係を調べなけれ
ばならないからである。As a conventional technique for detecting all "0" s in the calculation result, for example, the technique described in Japanese Patent Laid-Open No. 61-48038 is known. This prior art detects whether or not the operation result is all "0" by examining the relationship between the two's complement and the one's complement of two input data in a two-input adder. Is. In this prior art, the logic circuit for examining the relationship between the two's complement of two input data and the relationship of the one's complement requires the same number of gate stages as that of the carrier-head circuit and the delay time thereof. Will be almost the same. Therefore, if the bit length of the operation input data increases, the output timing of the all "0" detection signal of the operation result will be delayed along with the carrier circuit.
Actually, the detection signal is obtained at most one or two gate stages before the final output of the calculation result. in this way,
The reason why the detection signal of all "0" of the calculation result according to the prior art is delayed is that the relationship of 1's complement and the relationship of 2's complement must be investigated by all the bits of the calculation input data. .
前記従来技術は、演算入力データの１の補数、２の補
数の関係を全てのビツトにより調べなければ、演算結果
がオール“0"か否かの検出信号を得ることができず、こ
の検出信号は、演算結果の最終出力よりも１、２ゲート
段前にしか得ることができなかつた。このため、前記従
来技術は、演算結果がオール“0"であるか否かによつ
て、高速に次の処理を実行する高速演算装置等に適用す
るには、あまり効果的でないという問題点があつた。In the prior art described above, if the relationship between the one's complement and the two's complement of the operation input data is not checked by all the bits, it is impossible to obtain a detection signal indicating whether or not the operation result is all "0". Can only be obtained one or two gate stages before the final output of the calculation result. Therefore, there is a problem in that the above-mentioned conventional technique is not very effective when applied to a high-speed arithmetic device or the like that executes the next processing at high speed depending on whether or not the arithmetic result is all “0”. Atsuta
本発明の目的は、前記従来技術の問題点を解決し、演
算データのビツト長が増加しても、演算結果のオール
“0"またはオール“1"を一定の少ないゲート段数で検出
可能としたフラグ発生回路を提供することにある。The object of the present invention is to solve the above-mentioned problems of the prior art, and to make it possible to detect all "0" or all "1" of the operation result with a constant small number of gate stages even if the bit length of the operation data increases. It is to provide a flag generation circuit.
本発明によれば、前記目的は、演算入力データの前後
４ビツトの関係を独立に、同時に調べる新しい論理を導
入することにより達成される。According to the present invention, the above object is achieved by introducing a new logic that independently and simultaneously examines the front and rear 4 bit relationship of the operation input data.
すなわち、演算結果のオール“0"を高速に検出する目
的は、２つの演算入力データＡ、Ｂの夫々の隣り合うｉ
ビツトとｉ−１ビツトの４ビツトについて、 なる論理を、例えば32ビツトデータであれば、ｉ＝31〜
０の32個の組合せについて同時に実行し、これらの結果
をワイヤードオアでまとめることにより達成される。That is, the purpose of detecting all "0" s in the calculation result at high speed is to detect the adjacent i of the two calculation input data A and B.
For the 4 bits of bit and i-1 bit, If, for example, 32-bit data is used, i = 31-
This is achieved by running 32 combinations of 0's simultaneously and summing these results in a wired-or.
また、同様に、演算結果のオール“1"を高速に検出す
る目的は、２つの演算入力データＡ、Ｂの夫々の隣り合
うｉ及びｉ−１ビツトの４ビツトについて、 なる論理をデータビツト数に対応する組数分同時に実行
し、これらの結果をワイヤードオアでまとめることによ
り達成される。なお、前記（１）、（２）式において、
ｉ＝０の場合、Ai-1＝Bi-1＝０とする。また、これらの
論理を行う回路は、各論理回路間でキヤリ伝搬を全く行
わないで構成できる。Similarly, the purpose of detecting all "1" s in the calculation result at high speed is as follows for four adjacent i and i-1 bits of two calculation input data A and B, respectively. This is achieved by simultaneously executing the above logic for the number of sets corresponding to the number of data bits and summing these results by a wired OR. In the above equations (1) and (2),
When i = 0, A i-1 = B i-1 = 0. Further, a circuit that performs these logics can be configured without performing carrier propagation between the logic circuits.
前述の演算入力データに対する論理は、演算結果がオ
ール“0"の場合、必ず“1"が残るパターンを捜し出すよ
うになつており、また、演算結果がオール“1"の場合、
必ず“0"が残るパターンを捜し出すようになつている。
キヤリの有無によつて、結果が異なる組は、冗長性を持
たせ無視することにより、多ビツトにまたがるキヤリ伝
搬が行われず、各組の論理を行う回路が同時に出力を発
することができるので、前述の論理の実行により、高速
に演算結果のオール“0"またはオール“1"の検出信号が
得られ、実際に、演算入力データの受領後、約３ゲート
段で検出信号を得ることができる。The logic for the above-mentioned operation input data is such that when the operation result is all "0", a pattern in which "1" remains is always found, and when the operation result is all "1",
It always tries to find a pattern with "0" remaining.
A group with different results depending on the presence or absence of a carrier can be redundantly ignored and ignored, so that carrier propagation across multiple bits is not performed and the circuits that perform the logic of each group can output simultaneously. By executing the above logic, a detection signal of all "0" or all "1" of the operation result can be obtained at high speed, and the detection signal can be actually obtained in about 3 gate stages after receiving the operation input data. .
すなわち、一般に、演算回路は、演算入力データのビ
ツト長が増加すれば、キヤリビツト検出回路のゲート段
数が増加し、演算結果が得られるのは遅くなるが、本発
明による演算結果のオール“0"あるいはオール“1"のフ
ラグは、演算入力データのビツト長にかかわりなく、約
３ゲート段で検出することができ、高速に次段の処理に
引つぐことができる。That is, in general, when the bit length of the operation input data increases, the number of gate stages of the carry bit detection circuit increases and the operation result is delayed in obtaining the operation result. Alternatively, the all "1" flag can be detected by about 3 gate stages regardless of the bit length of the operation input data, and the process of the next stage can be quickly achieved.
例として、３ビツトの２進で表わされる演算入力デー
タＡとＢの和のゼロフラグ発生について以下に説明す
る。As an example, the generation of the zero flag for the sum of the operation input data A and B represented by 3 bits in binary will be described below.
第12図は２つの演算入力データＡ、Ｂを加算する加算
器において要求されるゼロフラグビツトの真理値を示す
図、第13図はデータＡ、Ｂの前後２ビツトづつの４ビツ
トに対する本発明による論理結果の値と、これらの論理
結果をワイヤードオアした結果、すなわち、本発明によ
り発生されたフラグの値を示す図である。FIG. 12 is a diagram showing a truth value of a zero flag bit required in an adder for adding two operation input data A and B, and FIG. 13 is a diagram showing the truth value of two bits before and after the data A and B according to the present invention. It is a figure which shows the value of a logical result, and the result of having wired these logical results, ie, the value of the flag generated by this invention.
要求されるゼロフラグビツトの真理値を示す第12図に
おいて、ゼロフラグが１となるのは、加算される３ビツ
トの演算データＡ、Ｂの加算結果の下位３ビツトがオー
ル“0"の場合である。この演算データＡ（A2，A1，
A0）、Ｂ（B2，B1，B0）に対して、本発明による第１式
による演算を行い、これらの演算結果に基づいて得たゼ
ロフラグビツトの値を示すのが第13図である。図におい
て、X1，X2，X3及びＹは、夫々、 で示す論理式によつて得られた演算結果であり、Ｙが本
発明により導かれるゼロフラグビツトの値である。第12
図、第13図から理解できるように、要求されるゼロフラ
グビツトの値と、本発明により得られるゼロフラグビツ
トの値とは等しく、また、演算データがｎビツトの場合
にも、同様な結果を得ることができる。In FIG. 12 showing the required truth value of the zero flag bit, the zero flag becomes 1 when the lower 3 bits of the addition result of the operation data A and B of the 3 bits to be added are all "0". . This calculation data A (A 2 , A 1 ,
A 0 ), B (B 2 , B 1 , B 0 ) is subjected to the operation according to the first formula of the present invention, and the value of the zero flag bit obtained based on the operation result is shown in FIG. Is. In the figure, X 1 , X 2 , X 3 and Y are respectively Is a calculation result obtained by the logical expression shown by, and Y is the value of the zero flag bit derived by the present invention. 12th
As can be seen from FIGS. 13A and 13B, the required zero flag bit value is equal to the zero flag bit value obtained by the present invention, and the same result is obtained when the operation data is n bits. be able to.
以下、本発明によるフラグ発生回路の実施例を図面に
より詳細に説明する。An embodiment of a flag generating circuit according to the present invention will be described below in detail with reference to the drawings.
第１図は本発明によるゼロフラグ発生回路の一実施例
を示すブロツク図、第２図は本発明によるゼロフラグ発
生回路を用いた演算装置のブロツク図、第３図は第１図
における１チエツク回路を示す図、第４図（ａ）、
（ｂ）は第３図におけるENOR回路の具体的構成図、第５
図（ａ）、（ｂ）、（ｃ）、（ｄ）は第１図におけるセ
ンス回路の具体的構成図である。これらの図において、
100は演算装置、110はゼロフラグ発生回路、111は加算
器、112は補数回路、113はゼロフラグ保持FF、114はＸ
レジスタ、115はＹレジスタ、116はＷレジスタ、118は
キヤリフラグ保持FF、151はセンス回路、212はENOR回
路、290−０〜290−ｉは１チエツク回路、301、302はイ
ンバータである。FIG. 1 is a block diagram showing an embodiment of the zero flag generating circuit according to the present invention, FIG. 2 is a block diagram of an arithmetic unit using the zero flag generating circuit according to the present invention, and FIG. 3 is a block diagram showing one check circuit in FIG. Figure, Figure 4 (a),
FIG. 5B is a specific configuration diagram of the ENOR circuit in FIG.
(A), (b), (c), (d) is a concrete block diagram of the sense circuit in FIG. In these figures,
100 is an arithmetic unit, 110 is a zero flag generation circuit, 111 is an adder, 112 is a complement circuit, 113 is a zero flag holding FF, 114 is X
Reference numeral 115 is a Y register, 116 is a W register, 118 is a carry flag holding FF, 151 is a sense circuit, 212 is an ENOR circuit, 290-0 to 290-i are 1 check circuits, and 301 and 302 are inverters.
本発明によるゼロフラグ発生回路を説明する前に、ま
ず、本発明によるゼロフラグ発生回路を用いた演算装置
について説明する。Before describing the zero flag generating circuit according to the present invention, first, an arithmetic unit using the zero flag generating circuit according to the present invention will be described.
本発明によるゼロフラグ発生回路を用いた演算装置10
0は、第２図に示すように、32ビツトの加数と32ビツト
の被加数を加算し、32ビツトの演算結果を出力し、結果
の状態を示すキヤリフラグとゼロフラグを生成するもの
であり、加数を保持するＸレジスタ114、被加数を保持
するＹレジスタ115、被加数の補数をとる補数回路112、
加算を実行する加算器111、得られた結果を保持するＷ
レジスタ116、加算器111のキヤリ伝搬回路で生成される
キヤリフラグを保持するキヤリフラグ保持FF118、加算
器111の各入力データよりゼロフラグを生成するゼロフ
ラグ発生回路110、その結果を保持するゼロフラグ保持F
F113により構成される。Arithmetic device 10 using zero flag generation circuit according to the present invention
As shown in FIG. 2, 0 is for adding the 32-bit addend and the 32-bit augend, outputting the operation result of 32 bits, and generating a carry flag and a zero flag indicating the state of the result. An X register 114 for holding the addend, a Y register 115 for holding the augend, a complement circuit 112 for taking the complement of the augend,
Adder 111 that executes addition, W that holds the obtained result
A register 116, a carry flag holding FF 118 that holds a carry flag generated by the carry propagation circuit of the adder 111, a zero flag generating circuit 110 that creates a zero flag from each input data of the adder 111, and a zero flag holding F that holds the result.
It is composed of F113.
演算装置100のＸレジスタ114及びＹレジスタ115に、
加数及び被加数が保持されて、演算の実行が開始される
と、Ｙレジスタ115内の被加数は、信号線121を介して補
数回路112に入力され、演算装置100が加算動作の場合そ
のまま、減算動作の補数化されて、信号線122に出力さ
れる。加算器111は、信号線120を介して与えられた加数
と、信号線122を介して与えられた被加数を加算し、そ
の結果を信号線123を介してＷレジスタ116に送出する。
加算器111は、その内部にキヤリ伝搬回路を有し、該回
路により生成されたキヤリフラグが、信号線126を介し
てキヤリ保持FF118に与えられ保持される。ゼロフラグ
発生回路110は、加算器111の出力結果を待つことなく、
信号線120、122よりの加数及び被加数を受け、加算器11
1の演算結果がオール“0"になるか否かを検出する回路
であり、加算器111の演算結果がオール“0"となる場合
に“1"、それ以外の場合に“0"を生成する。このゼロフ
ラグ発生回路100の出力は、信号線124を介して、ゼロフ
ラグ保持FF113に保持される。このゼロフラグは、従
来、演算装置の状態を示すための各フラグの中で最もそ
の発生に時間がかかるものであつたが、本発明は、ゼロ
フラグ発生回路110の入力信号を、加算器111に入力され
る加数及び被加数として、フラグ発生回路110を加算器1
11の動作とは独立に動作させることにより、加算器の演
算結果出力よりも早く、ゼロフラグを得ることができ
る。In the X register 114 and the Y register 115 of the arithmetic unit 100,
When the addend and the augend are held and the execution of the operation is started, the augend in the Y register 115 is input to the complement circuit 112 via the signal line 121, and the arithmetic unit 100 performs the addition operation. In this case, the subtraction operation is complemented and output to the signal line 122 as it is. The adder 111 adds the addend given via the signal line 120 and the augend given via the signal line 122, and sends the result to the W register 116 via the signal line 123.
The adder 111 has a carry propagation circuit inside, and the carry flag generated by the circuit is given to the carry holding FF 118 via the signal line 126 and held therein. The zero flag generation circuit 110 does not wait for the output result of the adder 111,
The adder 11 receives the addend and the augend from the signal lines 120 and 122.
This is a circuit that detects whether the operation result of 1 is all "0". Generates "1" when the operation result of adder 111 is all "0", and generates "0" otherwise. To do. The output of the zero flag generation circuit 100 is held in the zero flag holding FF 113 via the signal line 124. Conventionally, this zero flag takes the longest time to generate among the flags for indicating the state of the arithmetic unit, but the present invention inputs the input signal of the zero flag generation circuit 110 to the adder 111. The flag generator circuit 110 is used as an addend
By operating independently of the operation of 11, the zero flag can be obtained earlier than the output of the operation result of the adder.
このゼロフラグ発生回路110は、第１図に示すよう
に、多数の１チエツク回路290−０〜290−ｉと、タイミ
ング信号φ１でプリチヤージを行い、タイミング信号φ
２でデイスチヤージを行うワイヤードOR回路と、インバ
ータによるセンス回路151とにより構成される。１チエ
ツク回路290−ｉは、加数Ａ及び被加数Ｂの夫々ｉ番目
とｉ−１番目の４ビツトのデータが入力され、これらの
データ、Ai，Bi，Ai-1，Bi-1に対して、 の論理演算を行う回路であり、４ビツトの信号Ai，Bi，
Ai-1，Bi-1の中で必ず“1"が残る部分を捜すものであ
る。第１図に示す回路において、信号線120−０〜120−
ｉ、122−０〜122−ｉは、夫々加数Ａ、被加数Ｂの各ビ
ツトを１チエツク回路290−０〜290−ｉに導びくもので
あり、また、最下位ビツトを扱う１チエツク回路290−
０の一方の信号線290には、強制的に“0"が入力され
る。As shown in FIG. 1, the zero flag generating circuit 110 performs precharging with a large number of 1-check circuits 290-0 to 290-i and a timing signal φ1 to obtain a timing signal φ.
2 is composed of a wired OR circuit for performing the discharge and a sense circuit 151 by an inverter. The 1-check circuit 290-i receives the 4-bit data of the addend A and the addend B of the i-th and i-1 th, respectively, and inputs these data, A i , B i , A i-1 , and B. For i-1 , Is a circuit for performing the logical operation of 4 bits signal A i , B i ,
This is to search for the part where "1" always remains in A i-1 and B i-1 . In the circuit shown in FIG. 1, the signal lines 120-0 to 120-
i, 122-0 to 122-i are for leading each bit of the addend A and the augend B to one check circuit 290-0 to 290-i, and one check bit for handling the least significant bit. Circuit 290−
“0” is forcibly input to one signal line 290 of 0.
１チエツク回路290−０〜290−ｉにおける前述した論
理演算の結果は、タイミング信号φ1，φ2により動作す
るワイヤードOR回路を介して信号線250上にまとめら
れ、センス回路151によりセンスされ、信号線124を介し
て第２図で説明したフラグ保持FF113に送出される。The results of the above-described logical operations in the 1-check circuits 290-0 to 290-i are put together on the signal line 250 via the wired OR circuit operated by the timing signals φ 1 and φ 2 , and sensed by the sense circuit 151. It is sent to the flag holding FF 113 described with reference to FIG. 2 via the signal line 124.
このワイヤードOR回路のセンス回路151は、MOSトラン
ジスタで構成されたインバータ回路でもよいが、第５図
（ａ）〜（ｄ）に示したような高速センス回路を用いれ
ば、さらに高速にゼロフラグをフラグ保持FF113に得る
ことができる。これらのセンス回路は、例えば、特開昭
60−175167号公報に記載された公知の回路であり、第５
図（ａ）に示す回路は、バイポーラトランジスタとCMOS
トランジスタを組合せたインバータ回路であり、その他
の第５図（ｂ）〜第５図（ｄ）に示す回路は、高速セン
ス回路である。The sense circuit 151 of the wired OR circuit may be an inverter circuit composed of MOS transistors, but if a high-speed sense circuit as shown in FIGS. 5A to 5D is used, the zero flag is flagged at a higher speed. You can get hold FF113. These sense circuits are disclosed in
It is a known circuit described in JP-A-60-175167,
The circuit shown in Figure (a) is composed of bipolar transistors and CMOS.
The inverter circuit is a combination of transistors, and the other circuits shown in FIGS. 5 (b) to 5 (d) are high-speed sense circuits.
第１図に示すゼロフラグ発生回路110を構成している
１チエツク回路290−ｉは、第３図に示されるように、E
OR回路と、NOR回路と、ENOR回路212とにより構成されて
いる。加数Ａと被加数Ｂのｉ番目のビツトデータAi、Bi
は、信号線120−ｉ、122−ｉを通してEOR回路に与えら
れ、信号線210にAiBiとして出力されるまた、ｉ−１
番目のビツトデータAi-1、Bi-1は、信号線120−（ｉ−
１）、122−（ｉ−１）を通してNOR回路に与えられ、信
号線211に▲▼・▲▼として出力され
る。信号線210及び211上のEOR回路及びNOR回路からの出
力信号を受取つたENOR回路212は、これらの信号のENOR
演算を行い、出力信号線220に、 の論理結果を出力する。As shown in FIG. 3, the one-check circuit 290-i forming the zero flag generating circuit 110 shown in FIG.
It is composed of an OR circuit, a NOR circuit, and an ENOR circuit 212. I-th bit data A i , B i of addend A and addend B
Is applied to the EOR circuit through the signal lines 120-i and 122- i and is output to the signal line 210 as A i B i.
The second bit data A i-1 and B i-1 are signal lines 120- (i-
1) and 122- (i-1) to the NOR circuit and output to the signal line 211 as ▲ ▼ ・ ▲ ▼. Upon receiving the output signals from the EOR circuit and NOR circuit on the signal lines 210 and 211, the ENOR circuit 212 receives the output signals from these signals.
The calculation is performed and the output signal line 220 is The logical result of is output.
このENOR回路212は、具体的には、例えば、第４図
（ａ）、（ｂ）に示すような構成をもつている。すなわ
ち、ENOR回路212は、その出力信号線220が、前述したワ
イヤードOR回路の引き抜き回路に接続されているため、
ENOR回路と引き抜き回路の一部により構成することがで
きる。第４図（ａ）に示す回路は、ENOR回路を引き抜き
回路で構成したダイナミツク回路であり、プリチヤージ
回路からデイスチヤージ回路へのタイミング変換が行わ
れるまでの間に、インバータ301、302の出力信号が確定
していればよい。第４図（ｂ）に示す回路は、EOR論理
を基本ゲートでとり、引抜き回路にその出力信号303を
入力するように構成されている。これらのENOR回路の高
速性、回路構成面積等を考慮すると、ダイナミツク動作
においては、第４図（ａ）に示すENOR回路が効果的であ
る。Specifically, the ENOR circuit 212 has a configuration as shown in FIGS. 4 (a) and 4 (b), for example. That is, since the output signal line 220 of the ENOR circuit 212 is connected to the extraction circuit of the wired OR circuit described above,
It can be configured by a part of the ENOR circuit and the extraction circuit. The circuit shown in FIG. 4 (a) is a dynamic circuit in which the ENOR circuit is a pull-out circuit, and the output signals of the inverters 301 and 302 are determined before the timing conversion from the precharge circuit to the discharge circuit. All you have to do is do it. The circuit shown in FIG. 4 (b) is configured so that the EOR logic is taken as a basic gate and the output signal 303 is input to the extraction circuit. Considering the high speed of these ENOR circuits, the circuit configuration area, etc., the ENOR circuit shown in FIG. 4A is effective in dynamic operation.
次に、本発明を適用した演算装置とゼロフラグ発生回
路の変形例を説明する。Next, a modified example of the arithmetic unit and the zero flag generation circuit to which the present invention is applied will be described.
第６図（ａ），（ｂ）は、第２図に示す演算装置の変
形例を説明するブロツク図、第７図は、第６図（ｂ）に
示す演算装置に用いられるゼロフラグ発生ブロツク図で
ある。これらの図において、401はENOR回路、402はNOR
回路であり、他の符号は第１図〜第５図で説明した場合
と同一である。6 (a) and 6 (b) are block diagrams for explaining a modification of the arithmetic unit shown in FIG. 2, and FIG. 7 is a zero flag generation block diagram used in the arithmetic unit shown in FIG. 6 (b). Is. In these figures, 401 is an ENOR circuit and 402 is a NOR circuit.
It is a circuit, and other reference numerals are the same as those described in FIGS. 1 to 5.
一般に、加算器は、演算入力データの各ビツトの半加
算器と高速キヤリ伝搬回路とにより構成されている。従
つて、加算器は、各ビツトの半加算すなわちEOR論理を
行う回路を有しており、この加算器内のEOR論理回路
と、本発明のゼロフラグ発生回路内110内に用いられるE
OR論理回路は、並列に同じ演算を行つてることになり、
両者を共通化することが可能である。Generally, the adder is composed of a half adder for each bit of the operation input data and a high speed carrier propagation circuit. Therefore, the adder has a circuit that performs half addition of each bit, that is, EOR logic, and the EOR logic circuit in this adder and the EOR used in the zero flag generation circuit 110 of the present invention are used.
The OR logic circuit will perform the same operation in parallel,
It is possible to make both common.
第６図（ａ）は第２図に示す演算装置の加算器111と
ゼロフラグ発生回路110の部分のみを示したものであ
り、この演算装置における加算器111内の半加算を行うE
OR論理回路からの出力信号を受けて動作するゼロフラグ
発生回路110は、第６図（ｂ）に示すようにNOR回路402
とENOR回路401とにより構成される。FIG. 6 (a) shows only the adder 111 and the zero flag generating circuit 110 of the arithmetic unit shown in FIG. 2, and performs half addition in the adder 111 in this arithmetic unit E
The zero flag generating circuit 110, which operates by receiving the output signal from the OR logic circuit, operates as shown in FIG.
And an ENOR circuit 401.
第６図（ｂ）において、NOR回路402は、加算器111に
入力される加数Ａと、被加数Ｂの各ビツト毎のNORをと
り、その出力信号をENOR回路401に出力する。ENOR回路4
01は、その一方の入力信号として、加算器111内のEOR回
路による加数Ａと被加数Ｂの各ビツト毎のEOR演算の出
力信号と、前述のNOR回路402の出力信号とを受取り、第
１図で説明した場合と同様なゼロフラグを出力すること
ができる。In FIG. 6B, the NOR circuit 402 takes the NOR of each bit of the addend A and the augend B input to the adder 111, and outputs the output signal to the ENOR circuit 401. ENOR circuit 4
01 receives the output signal of the EOR operation for each bit of the addend A and the augend B by the EOR circuit in the adder 111 and the output signal of the NOR circuit 402 described above, as one of the input signals. It is possible to output a zero flag similar to that described in FIG.
このNOR回路402とENOR回路401によるゼロフラグ発生
回路110は、具体的には、第７図に示すように構成され
るが、この第７図に示すゼロフラグ発生回路110が、第
１図、第３図〜第５図によりすでに詳述したゼロフラグ
発生回路と全く同一の機能を行う得ることは、説明する
までもない。The zero flag generating circuit 110 composed of the NOR circuit 402 and the ENOR circuit 401 is specifically configured as shown in FIG. 7. However, the zero flag generating circuit 110 shown in FIG. It is needless to say that the zero flag generating circuit already described in detail with reference to FIGS.
前述した本発明によるフラグ発生回路の実施例は、キ
ヤリ伝搬のような何ビツトにもまたがる伝搬回路を用い
る必要がなく、加算回路の加算結果のゼロチエツクを、
その加算結果を用いるのではなく、加算器に入力される
演算データから求めるものであり、さらに、最終結果が
１本のラインにワイヤードORされる構成を有しているの
で、高速にゼロフラグを検出することができる。The above-described embodiment of the flag generation circuit according to the present invention does not need to use a propagation circuit extending over many bits such as carry propagation, and the zero check of the addition result of the addition circuit is
The addition result is not used, but is calculated from the operation data input to the adder, and the final result is wired-ORed to one line, so the zero flag can be detected at high speed. can do.
次に、本発明によるフラグ発生回路を乗算に適用した
実施例を図面により説明する。Next, an embodiment in which the flag generation circuit according to the present invention is applied to multiplication will be described with reference to the drawings.
第８図は本発明のゼロフラグ発生回路を乗算器におけ
るステツキビツト発生回路に適用した乗算装置の構成を
示すブロツク図である。第８図において、600は乗算装
置、601はＹレジスタ、602はＸレジスタ、603は配列型
部分積演算回路、604はキヤリ伝搬回路、605はオールゼ
ロ検出回路、606は全加算回路、607は高速加算回路、60
8は中間結果レジスタ、609は正規化回路、610はＷレジ
スタである。FIG. 8 is a block diagram showing a configuration of a multiplication device in which the zero flag generation circuit of the present invention is applied to a stick bit generation circuit in a multiplier. In FIG. 8, 600 is a multiplication device, 601 is a Y register, 602 is an X register, 603 is an array type partial product arithmetic circuit, 604 is a carrier propagation circuit, 605 is an all-zero detection circuit, 606 is a full addition circuit, and 607 is a high speed. Adder circuit, 60
8 is an intermediate result register, 609 is a normalization circuit, and 610 is a W register.
この乗算装置は、64ビツトの乗数と64ビツトの被乗数
を乗算し、64ビツト（MSBから64ビツト）の演算結果を
出力するものであり、第８図に示すように、乗数を保持
するＹレジスタ、被乗数を保持するＸレジスタ、その内
部に多数の１ビツト全加算回路606を含む配列型部分積
演算回路603、高速加算回路607、キヤリ伝搬回路604、
オールゼロ検出回路605、中間結果レジスタ608、正規化
回路609、乗算結果を保持するＷレジスタにより構成さ
れる。This multiplying device multiplies a 64-bit multiplier and a 64-bit multiplicand and outputs a 64-bit (MSB to 64 bits) operation result. As shown in FIG. , An X register for holding a multiplicand, an array type partial product arithmetic circuit 603 including a large number of 1-bit full adder circuits 606, a high speed adder circuit 607, a carry propagation circuit 604,
It is composed of an all-zero detection circuit 605, an intermediate result register 608, a normalization circuit 609, and a W register holding the multiplication result.
図示乗算装置において、Ｙレジスタ601及びＸレジス
タ602に、夫々64ビツトの乗数と被乗数が保持され、演
算の実行が開始されると、これらのレジスタ601、602内
のデータは、信号線610、611を介して配列型部分積演算
回路603に送出される。配列型部分積演算回路603は、64
ビツトの乗数と被乗数の乗算を行い、128ビツトの部分
積信号620、630ともう一つの128ビツトの部分積信号62
1、631とを生成する。この部分積信号620、621は、128
ビツトの部分積の下位66ビツトであり、部分積信号63
0、631は、上位62ビツトである。In the illustrated multiplying device, the Y register 601 and the X register 602 respectively hold a multiplier and a multiplicand of 64 bits, and when the execution of the operation is started, the data in these registers 601 and 602 are transferred to the signal lines 610 and 611. Is sent to the array type partial product calculation circuit 603 via. The array type partial product arithmetic circuit 603 has 64
Multiply the bit multiplier and the multiplicand to obtain 128-bit partial product signals 620 and 630 and another 128-bit partial product signal 62.
Generate 1, 631 and. This partial product signal 620, 621 is 128
It is the lower 66 bits of the partial product of the bit, and the partial product signal 63
0 and 631 are the top 62 bits.
高速加算回路607は、これらの部分積信号のうち、部
分積信号630、631を加算し、中間結果レジスタ608に送
出する。また、キヤリ伝搬回路604は、部分積信号620、
621を加算した場合の上位へのキヤリを生成し、そのキ
ヤリ信号632を高速加算回路607に送出する。The high-speed addition circuit 607 adds the partial product signals 630 and 631 out of these partial product signals and sends them to the intermediate result register 608. In addition, the carrier propagation circuit 604 uses the partial product signal 620,
A carry to the higher order is generated when 621 is added, and the carry signal 632 is sent to the high speed addition circuit 607.
オールゼロ検出回路605は、前述した本発明のゼロフ
ラグ発生回路であり、部分積信号620、621の加算結果が
オール“0"であるか否かを判定し、その結果を中間結果
レジスタ608に送出する。中間結果レジスタ608は、高速
加算回路607から66ビツトのデータと、前述のオールゼ
ロ検出回路からの１ビツトの検出信号とを保持するレジ
スタであり、この内容は、正規化回路609に与えられ
る。正規化回路609は、中間結果レジスタ608からのデー
タ中の下位３ビツトに基づいて、上位ビツトのまるめ処
理を行い、乗算結果をＷレジスタ610に送出する。The all-zero detection circuit 605 is the above-described zero flag generation circuit of the present invention, determines whether the addition results of the partial product signals 620 and 621 are all “0”, and sends the result to the intermediate result register 608. . The intermediate result register 608 is a register that holds the 66-bit data from the high-speed addition circuit 607 and the 1-bit detection signal from the above-mentioned all-zero detection circuit, and the contents thereof are given to the normalization circuit 609. The normalization circuit 609 rounds the upper bits based on the lower 3 bits in the data from the intermediate result register 608 and sends the multiplication result to the W register 610.
この乗算装置600におけるオールゼロ検出回路605は、
第１図に示した本発明のフラグ発生回路で構成すること
ができ、また、キヤリ伝搬回路604内のEOR回路を供用す
ることにより、第７図に示すように構成することができ
る。The all-zero detection circuit 605 in this multiplication device 600 is
The flag generating circuit of the present invention shown in FIG. 1 can be used, or by using the EOR circuit in the carrier propagation circuit 604, the flag generating circuit can be configured as shown in FIG.
このように構成された乗算装置600は、下位64ビツト
の高速加算回路が省略されても、高速に加算結果のオー
ルゼロが検出できるので、装置全体の実行時間を短縮で
き、本発明によるフラグ発生回路を用いることにより、
高速の乗算を実行できるものである。In the multiplication device 600 configured as described above, even if the high-speed addition circuit of the lower 64 bits is omitted, all zeros of the addition result can be detected at high speed, so that the execution time of the entire device can be shortened and the flag generation circuit according to the present invention By using
It can perform high-speed multiplication.
前述の実施例は、２つの演算入力データの加算結果の
全てのビツトがゼロであるか否かを検出するフラグ発生
回路であるが、本発明は、加算結果の一部のビツトがゼ
ロであるか否かを検出することもできる。以下、この場
合の実施例を図面により説明する。Although the above-described embodiment is the flag generation circuit which detects whether or not all the bits of the addition result of the two operation input data are zero, the present invention has some of the bits of the addition result being zero. It is also possible to detect whether or not. An embodiment of this case will be described below with reference to the drawings.
第９図、第10図は演算結果の一部のビツトに対するゼ
ロ検出が可能な本発明によるフラグ発生回の実施例を示
すブロツク図である。第９図、第10図において、700は
ワイヤードOR回路、703〜705はプリチヤージ回路、751
〜753はセンス回路である。FIG. 9 and FIG. 10 are block diagrams showing an embodiment of the flag generation time according to the present invention capable of zero detection for some bits of the operation result. In FIGS. 9 and 10, 700 is a wired OR circuit, 703 to 705 are precharge circuits, and 751.
~ 753 is a sense circuit.
第９図に示すブロツク図は、すでに説明した第６図
（ｂ）、第７図に示すENOR回路401の部分のみを示すも
のであり、32ビツトの演算結果の８ビツト、16ビツト、
32ビツト長のオール“0"を検出するフラグ発生回路であ
る。演算結果の全ビツトの32ビツトのオール“0"を検出
する場合、第７図に示すように、ワヤードOR回路は、EN
OR回路212に出力信号を１本の信号線250にまとめるよう
に構成されたが、第９図に示す実施例では、この信号線
を信号線706〜708の３本に分けて構成される。すなわ
ち、第９図におけるワイヤードOR回路700は、３本の信
号線706、707、708の夫々がプリチヤージ回路703、70
4、705に接続され、上位から16ビツト、８ビツト、８ビ
ツトのENOR回路212からの出力信号をワイヤードORする
ように構成されている。これらの信号線は、制御線70
1、702を介して、32ビツト長、16ビツト長、８ビツト長
を選択する制御信号が印加され、これにより、センス回
路751を介して信号線710は、32ビツトの演算結果の全ビ
ツトがゼロであるか否かを示す信号を出力し、センス回
路752を介した信号線720は、演算結果の下位16ビツトが
ゼロであるか否かを示す信号を出力し、さらに、センス
回路753を介した信号線703は、演算結果の下位８ビツト
がゼロであるか否かを示す信号を出力する。The block diagram shown in FIG. 9 shows only the portion of the ENOR circuit 401 shown in FIG. 6 (b) and FIG. 7 which has already been described. The operation result of 32 bits is 8 bits, 16 bits,
This is a flag generation circuit that detects all "0s" with a length of 32 bits. When all "0" of 32 bits of all bits of the operation result are detected, as shown in Fig. 7, the yard OR circuit
Although the OR circuit 212 is configured to combine the output signals into one signal line 250, in the embodiment shown in FIG. 9, this signal line is divided into three signal lines 706 to 708. That is, in the wired OR circuit 700 in FIG. 9, each of the three signal lines 706, 707, 708 has a precharge circuit 703, 70.
The output signals from the ENOR circuits 212 of 16 bits, 8 bits, and 8 bits from the higher order are wired-ORed. These signal lines are the control lines 70
A control signal for selecting a 32-bit length, a 16-bit length, or an 8-bit length is applied via 1 and 702, whereby the signal line 710 outputs all the 32-bit operation results via the sense circuit 751. A signal indicating whether or not it is zero is output, and the signal line 720 via the sense circuit 752 outputs a signal indicating whether or not the lower 16 bits of the operation result is zero. The via signal line 703 outputs a signal indicating whether or not the lower 8 bits of the calculation result are zero.
いま、第９図のフラグ発生回路において、16ビツト長
のゼロフラグを利用した場合、制御線701及び702の制御
信号を夫々、Low、Highとすることにより、演算結果の
上位16ビツトに対するゼロ検出結果は切り離され、下位
16ビツトのオール“0"検出結果が信号線720より出力さ
れる。また、同様に、演算結果の下位８ビツトに対する
ゼロフラグを利用する場合、信号線702の信号をLowとす
ればよい。Now, in the flag generation circuit of FIG. 9, when the 16-bit length zero flag is used, the control signals of the control lines 701 and 702 are set to Low and High, respectively, so that the zero detection result for the upper 16 bits of the operation result is obtained. Is disconnected, lower
The 16-bit all “0” detection result is output from the signal line 720. Similarly, when the zero flag for the lower 8 bits of the calculation result is used, the signal on the signal line 702 may be set to Low.
ワイヤードOR回路700は、第９図に示す構成でなくて
もよく、例えば、第10図に示すように構成してもよい。
すなわち、このワイヤードOR回路は、分割された第９図
の場合と同様な信号線706、707、708の相互間をトラン
スフアゲートで接続したものであり、下位ビツト側でワ
イヤードオアされた信号を上位ビツト側の信号線の引き
抜き回路に入力するようにして、第９図で説明したと同
様に動作できるものである。The wired OR circuit 700 does not have to have the configuration shown in FIG. 9, and may have the configuration shown in FIG. 10, for example.
That is, this wired OR circuit is one in which signal lines 706, 707, and 708 similar to those in the case of the divided FIG. 9 are connected to each other by a transfer gate, and a signal wired on the lower bit side is connected to an upper signal. It is possible to operate in the same manner as described with reference to FIG. 9 by inputting it to the bit line extraction circuit.
以上、本発明を加算結果のオール“0"を検出するフラ
グ発生回路の実施例により説明したが、本発明は、加算
結果のオール“1"を検出するフラグ発生回路にも適用す
ることができる。Although the present invention has been described above with reference to the embodiment of the flag generation circuit that detects all "0" s in the addition result, the present invention can also be applied to a flag generation circuit that detects all "1" s in the addition result. .
第11図は加算結果のオール“1"を検出するために用い
る第１図における１チエツク回路に相当するチエツク回
路を示す図である。FIG. 11 is a diagram showing a check circuit corresponding to one check circuit in FIG. 1 used for detecting all “1” s of the addition result.
このチエツク回路は、２つの演算入力データＡ、Ｂの
隣り合う２ビツトづつの４ビツトのデータ、Ai、Ai-1、
Bi、Bi-1について、 なる論理を行う回路であり、第１図に示す１チエツク回
路290−ｉに代つて、この回路を用いることにより、第
１図に示すゼロフラグ発生回路110を１フラグ発生回路
とすることができる。This checkstop circuit has two operation input data A, 4 bits of data of two bits at a time adjacent the B, A i, A i- 1,
For B i and B i-1 , By using this circuit in place of the 1-check circuit 290-i shown in FIG. 1, the zero flag generation circuit 110 shown in FIG. 1 can be used as a 1-flag generation circuit.
本発明によるフラグ発生回路は、前述したように、２
つの演算入力データの加算結果が、オール“0"であるか
否か、またはオール“1"であるか否かを判定するもので
あるが、一般に、通常の加算器は、２つの演算入力デー
タと、下位桁からのキヤリビツトを加算する機能を有す
る。本発明は、このような、下位桁からのキヤリビツト
をも加算した結果がオール“0"あるいはオール“1"とな
るか否かの判定も行うことができる。すなわち、この場
合、第１図における最下位の１チエツク回路290−０に
おいて、強制的に“0"を入力していた信号線290に、前
述の下位桁からキヤリビツトを加えればよい。The flag generation circuit according to the present invention, as described above,
It is to determine whether the addition result of two operation input data is all "0" or all "1". Generally, a normal adder uses two operation input data. And the function of adding the carry bit from the lower digit. The present invention can also determine whether or not the result of adding such calibrations from the lower digits is all "0" or all "1". That is, in this case, in the lowest one check circuit 290-0 in FIG. 1, it is sufficient to add a carry bit from the above-mentioned lower digit to the signal line 290 forcibly inputting "0".
以上説明したように、本発明によれば、２つの演算入
力データの加算結果がオール“0"であるか否か、あるい
はオール“1"であるか否かを、加算回路を通すことな
く、しかも演算入力データのビツト長が増加しても同一
の時間で高速に検出することができる。このため、本発
明の利用によつて、演算動作の終了以前に、次のステツ
プの演算動作を開始させることができ、高速な演算処理
の実行が可能になる。また、オール“0"の結果だけ必要
な乗算回路のステツキビツトの発生等に本発明を適用し
た場合、加算回路の一部を省略することができ、LSI化
乗算器の場合、高速化と同時に、LSIの専有面積をも減
少させることができる。As described above, according to the present invention, whether the addition result of two operation input data is all "0" or all "1" is determined without passing through the addition circuit. Moreover, even if the bit length of the calculation input data is increased, it can be detected at high speed in the same time. Therefore, by using the present invention, the arithmetic operation of the next step can be started before the arithmetic operation ends, and high-speed arithmetic processing can be executed. Further, when the present invention is applied to the generation of the stickiness of the multiplication circuit which requires only the result of all “0” s, a part of the addition circuit can be omitted. The area occupied by the LSI can also be reduced.
第１図は本発明によるゼロフラグ発生回路の一実施例を
示すブロツク図、第２図は本発明によるゼロフラグ発生
回路を用いた演算装置のブロツク図、第３図は第１図に
おける１チエツク回路を示す図、第４図（ａ）、（ｂ）
は第３図におけるENOR回路の具体的構成図、第５図
（ａ）、（ｂ）、（ｃ）、（ｄ）は第１図におけるセン
ス回路の具体的構成図、第６図（ａ）、（ｂ）は第２図
に示す演算装置の変形例を示す図、第７図は第６図
（ｂ）の演算装置に用いられるゼロフラグ発生回路のブ
ロツク図、第８図は本発明のゼロフラグ発生回路を乗算
器におけるステツキビツト発生回路に適用した乗算装置
のブロツク図、第９図、第10図は演算結果の一部のビツ
トのゼロ検出が可能なフラグ発生回路の実施例のブロツ
ク図、第11図は加算結果のオール“1"を検出するために
用いるチエツク回路を示す図、第12図は２つの演算入力
データＡ、Ｂを加算する加算器に要求されるゼロフラグ
ビツトの真理値を示す図、第13図はデータＡ、Ｂの隣り
合う２ビツトづつの４ビツトに対する本発明による論理
結果の値と、これらの論理結果をワイヤードオアして得
たフラグ値を示す図である。 100……演算装置、110……ゼロフラグ発生回路、111…
…加算器、112……補数回路、113……ゼロフラグ保持F
F、114、602……Ｘレジスタ、115、601……Ｙレジス
タ、116、610……Ｗレジスタ、118……キヤリフラグ保
持FF、151、751〜753……センス回路、212、401……ENO
R回路、290−０〜290−ｉ……１チエツク回路、301、30
2……インバータ、402……NOR回路、600……乗算装置、
603……配列型部分積演算回路、604……キヤリ伝搬回
路、605……オールゼロ検出回路、606……全加算回路、
607……高速加算回路、608……中間結果レジスタ、609
……正規化回路、700……ワイヤードOR回路、703〜705
……プリチヤージ回路。FIG. 1 is a block diagram showing an embodiment of the zero flag generating circuit according to the present invention, FIG. 2 is a block diagram of an arithmetic unit using the zero flag generating circuit according to the present invention, and FIG. 3 is a block diagram showing one check circuit in FIG. Figure, Figure 4 (a), (b)
Is a specific configuration diagram of the ENOR circuit in FIG. 3, FIGS. 5 (a), (b), (c), and (d) are specific configuration diagrams of the sense circuit in FIG. 1, and FIG. 6 (a). , (B) is a diagram showing a modified example of the arithmetic unit shown in FIG. 2, FIG. 7 is a block diagram of a zero flag generating circuit used in the arithmetic unit of FIG. 6 (b), and FIG. 8 is a zero flag of the present invention. Block diagrams, 9 and 10 of a multiplication device in which the generation circuit is applied to a stick bit generation circuit in a multiplier are block diagrams of an embodiment of a flag generation circuit capable of zero detection of some bits of the operation result, FIG. 11 is a diagram showing a check circuit used to detect all “1” s in the addition result, and FIG. 12 shows a truth value of a zero flag bit required for an adder that adds two operation input data A and B. Figures and 13 show 4 bits for 2 adjacent bits of data A and B respectively. The value of the logical result of the present invention to a diagram showing a flag value obtained by wired these logical results. 100 ... Arithmetic unit, 110 ... Zero flag generation circuit, 111 ...
… Adder, 112 …… Complement circuit, 113 …… Zero flag holding F
F register, 114 register, 602 register, X register, 115 register, 601 register, Y register, 116 register, 610 register, W register, 118 register holding flag, FF, 151, 751 to 753 ... sense circuit, 212, 401 ... ENO
R circuit, 290-0 to 290-i ... 1 check circuit, 301, 30
2 ... Inverter, 402 ... NOR circuit, 600 ... Multiplier,
603 ... Array type partial product arithmetic circuit, 604 ... Carry propagation circuit, 605 ... All zero detection circuit, 606 ... Full addition circuit,
607 ... High-speed addition circuit, 608 ... Intermediate result register, 609
…… Normalization circuit, 700 …… Wired OR circuit, 703 to 705
...... Precharge circuit.
Claims (1)
を入力とし、部分積演算回路と、該部分積演算回路の２
つの上位側出力結果を加算する加算器とを備え、前記部
分積演算回路の２つの下位側出力結果がオール“0"であ
るか否かを示すステッキビットを出力してｎビットの乗
算結果を得るための正規化処理を行う乗算装置の、前記
部分積演算回路の下位の２つの出力結果から、正規化処
理に必要な下位ビットの結果のオール“0"を検出するス
テッキビット生成回路として使用するフラグ発生回路に
おいて、データＡの隣り合う２ビットAi、Ai-1と、デー
タＢの隣り合う２ビットBi，Bi-1との４ビットのデータ
の組みについて、Ai、Biが最下位ビットである場合、A
i-1、Bi-1として、下位データからのキャリービットを
与え、４ビットのデータの組みの全てについて、AiとBi
の排他的論理和と、Ai-1の否定とBi-1の否定の論理積ま
たはAi-1とBi-1の論理積とを行い、前記排他的論理和出
力と論理積出力とのENOR論理を行い、さらに、ENOR論理
出力の全てを論理和して得た論理値を検出して出力する
ことを特徴とするフラグ発生回路。1. A partial product calculation circuit and two partial product calculation circuits each having two data A and B having a data length of n bits as inputs.
And an adder for adding two upper side output results, and outputs a stick bit indicating whether or not the two lower side output results of the partial product arithmetic circuit are all “0” to output an n-bit multiplication result. Used as a stick bit generation circuit for detecting all "0" s of the lower bit results necessary for the normalization process from the lower two output results of the partial product arithmetic circuit of the multiplication device that performs the normalization process for obtaining In the flag generating circuit, a pair of 4-bit data of adjacent 2 bits A i and A i-1 of data A and adjacent 2 bits B i and B i-1 of data B is A i , B A if i is the least significant bit
Carry bits from the lower data are given as i-1 and B i-1 , and A i and B i are set for all 4-bit data sets.
Of the exclusive OR of A i-1 and the negation of B i-1 or the logical product of A i-1 and B i-1 to obtain the exclusive OR output and the logical AND output. A flag generation circuit characterized by performing an ENOR logic with and further detecting and outputting a logical value obtained by logically ORing all the ENOR logic outputs.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62041523A JP2532083B2 (en) | 1987-02-26 | 1987-02-26 | Flag generation circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62041523A JP2532083B2 (en) | 1987-02-26 | 1987-02-26 | Flag generation circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63208938A JPS63208938A (en) | 1988-08-30 |
| JP2532083B2 true JP2532083B2 (en) | 1996-09-11 |
Family
ID=12610746
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62041523A Expired - Fee Related JP2532083B2 (en) | 1987-02-26 | 1987-02-26 | Flag generation circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2532083B2 (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4924422A (en) * | 1988-02-17 | 1990-05-08 | International Business Machines Corporation | Method and apparatus for modified carry-save determination of arithmetic/logic zero results |
| EP0478731A4 (en) * | 1990-04-04 | 1993-09-22 | International Business Machines Corporation | Early scism alu status determination apparatus |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5587243A (en) * | 1978-12-25 | 1980-07-01 | Fujitsu Ltd | Zero detection system of adder output |
| JPS59121539A (en) * | 1982-12-28 | 1984-07-13 | Fujitsu Ltd | Circuit for deciding conditional code |
| JPS59226944A (en) * | 1983-06-09 | 1984-12-20 | Fujitsu Ltd | Addition and subtraction system of floating point data |
-
1987
- 1987-02-26 JP JP62041523A patent/JP2532083B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63208938A (en) | 1988-08-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6099158A (en) | Apparatus and methods for execution of computer instructions | |
| US4893268A (en) | Circuit and method for accumulating partial products of a single, double or mixed precision multiplication | |
| JPH06348454A (en) | Detection of result of computation of arithmetic or logic operation | |
| US5508952A (en) | Carry-lookahead/carry-select binary adder | |
| US5020016A (en) | Circuit for detecting zero result of addition/subtraction by simultaneously processing each pair of corresponding bits of a pair of given numbers in parralel | |
| Oklobdzija | High-speed VLSI arithmetic units: Adders and multipliers | |
| US6728744B2 (en) | Wide word multiplier using booth encoding | |
| US20030140080A1 (en) | Wide adder with critical path of three gates | |
| US5745397A (en) | Addition overflow detection circuit | |
| Quach et al. | An improved algorithm for high-speed floating-point addition | |
| US5036482A (en) | Method and circuitry for digital system multiplication | |
| US6584485B1 (en) | 4 to 2 adder | |
| JP2532083B2 (en) | Flag generation circuit | |
| US6151616A (en) | Method and circuit for detecting overflow in operand multiplication | |
| US4866655A (en) | Arithmetic processor and divider using redundant signed digit | |
| US4979141A (en) | Technique for providing a sign/magnitude subtraction operation in a floating point computation unit | |
| JPH07107664B2 (en) | Multiplication circuit | |
| JP2001501341A (en) | Digital adder circuit | |
| US6484193B1 (en) | Fully pipelined parallel multiplier with a fast clock cycle | |
| JPH0464091B2 (en) | ||
| US6182105B1 (en) | Multiple-operand addition with intermediate saturation | |
| US20060242219A1 (en) | Asynchronous multiplier | |
| US6631393B1 (en) | Method and apparatus for speculative addition using a limited carry | |
| KR100252766B1 (en) | Sticky signal generator operating at high-speed | |
| JPH0362124A (en) | Adding circuit |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |