JP2525708B2 - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明はリーク電流を低減させる
構造を有する薄膜トランジスタの製造方法に関する。
構造を有する薄膜トランジスタの製造方法に関する。
【０００２】
【従来の技術】近年、絶縁基板上に薄膜トランジスタを
形成する研究が活発に行なわれている。この技術は、安
価な絶縁基板を用いて薄形ディスプレイを実現するアク
ティブマトリックスパネル、あるいは通常の半導体集積
回路上にトランジスタなどの能動素子を形成する、いわ
ゆる三次元集積回路など、多くの応用が期待できるもの
である。以下、薄膜トランジスタをアクティブマトリッ
クスパネルに応用した場合を例に取って説明するが、本
発明の主旨は薄膜トランジスタを用いた他の場合にも全
く同様に適用することができる。これは、本発明の主旨
が、リーク電流を減少させるという薄膜トランジスタの
本質的な特性向上に関するものだからである。
形成する研究が活発に行なわれている。この技術は、安
価な絶縁基板を用いて薄形ディスプレイを実現するアク
ティブマトリックスパネル、あるいは通常の半導体集積
回路上にトランジスタなどの能動素子を形成する、いわ
ゆる三次元集積回路など、多くの応用が期待できるもの
である。以下、薄膜トランジスタをアクティブマトリッ
クスパネルに応用した場合を例に取って説明するが、本
発明の主旨は薄膜トランジスタを用いた他の場合にも全
く同様に適用することができる。これは、本発明の主旨
が、リーク電流を減少させるという薄膜トランジスタの
本質的な特性向上に関するものだからである。
【０００３】薄膜トランジスタをアクティブマトリック
スパネルに応用した場合の液晶表示装置は、一般に、上
側のガラス基板と、下側の薄膜トランジスタ基板と、そ
の間に封入された液晶とから構成されており、前記薄膜
トランジスタ基板上にマトリックス状に配置された液晶
駆動素子を外部選択回路により選択し、前記液晶駆動素
子に接続された液晶駆動電極に電圧を印加することによ
り、任意の文字、図形、あるいは画像の表示を行なうも
のである。前記薄膜トランジスタ基板の一般的な回路図
を図１に示す。
スパネルに応用した場合の液晶表示装置は、一般に、上
側のガラス基板と、下側の薄膜トランジスタ基板と、そ
の間に封入された液晶とから構成されており、前記薄膜
トランジスタ基板上にマトリックス状に配置された液晶
駆動素子を外部選択回路により選択し、前記液晶駆動素
子に接続された液晶駆動電極に電圧を印加することによ
り、任意の文字、図形、あるいは画像の表示を行なうも
のである。前記薄膜トランジスタ基板の一般的な回路図
を図１に示す。
【０００４】図１（ａ）は薄膜トランジスタ基板上の液
晶駆動素子のマトリックス状配置図である。図中の１で
囲まれた領域が表示領域であり、その中に液晶駆動素子
２がマトリックス状に配置されている。３は液晶駆動素
子２へのデータ信号ラインであり、４は液晶駆動素子２
へのタイミング信号ラインである。液晶駆動素子２の回
路図を図１（ｂ）に示す。５は薄膜トランジスタであ
り、データのスイッチングを行なう。６はコンデンサで
あり、データ信号の保持用として用いられる。７は液晶
パネルであり、７−１は各液晶駆動素子に対応して形成
されて液晶駆動電極であり、７−２は上側ガラスパネル
である。
晶駆動素子のマトリックス状配置図である。図中の１で
囲まれた領域が表示領域であり、その中に液晶駆動素子
２がマトリックス状に配置されている。３は液晶駆動素
子２へのデータ信号ラインであり、４は液晶駆動素子２
へのタイミング信号ラインである。液晶駆動素子２の回
路図を図１（ｂ）に示す。５は薄膜トランジスタであ
り、データのスイッチングを行なう。６はコンデンサで
あり、データ信号の保持用として用いられる。７は液晶
パネルであり、７−１は各液晶駆動素子に対応して形成
されて液晶駆動電極であり、７−２は上側ガラスパネル
である。
【０００５】
【発明が解決しようとする課題】以上の説明からわかる
ように、薄膜トランジスタは、液晶に印加する電圧のデ
ータをスイッチングするために用いられ、このとき薄膜
トランジスタに要求される特性は大きく次の２種類に分
類される。
ように、薄膜トランジスタは、液晶に印加する電圧のデ
ータをスイッチングするために用いられ、このとき薄膜
トランジスタに要求される特性は大きく次の２種類に分
類される。
【０００６】（１）薄膜トランジスタをＯＮ状態にした
時コンデンサを充電させるために充分な電流を流すこと
ができること。
時コンデンサを充電させるために充分な電流を流すこと
ができること。
【０００７】（２）薄膜トランジスタをＯＦＦ状態にし
た時、極力、電流が流れないこと。
た時、極力、電流が流れないこと。
【０００８】（１）は、コンデンサへのデータの書き込
み特性に関するものである。液晶の表示はコンデンサの
電位により決定されるため、短時間にデータを完璧に書
き込むことができるように、薄膜トランジスタは充分大
きい電流を流すことができなくてはならない。この時の
電流（以下、ＯＮ電流という。）は、コンデンサの容量
と、書き込み時間とから定まり、そのＯＮ電流をクリア
できるように薄膜トランジスタを製造しなくてはならな
い。薄膜トランジスタの流すことができるＯＮ電流は、
トランジスタのサイズ（チャネル長とチャネル幅）、構
造、製造プロセス、ゲート電圧などに大きく依存する。
多結晶半導体薄膜を用いて薄膜トランジスタを形成した
場合、一般にＯＮ電流は充分大きい値を得ることが可能
であり、したがって（１）の要求事項は満足されてい
る。これは、非晶質半導体などと異なり、多結晶半導体
ではかなり大きいキャリア移動度が得られるためであ
る。
み特性に関するものである。液晶の表示はコンデンサの
電位により決定されるため、短時間にデータを完璧に書
き込むことができるように、薄膜トランジスタは充分大
きい電流を流すことができなくてはならない。この時の
電流（以下、ＯＮ電流という。）は、コンデンサの容量
と、書き込み時間とから定まり、そのＯＮ電流をクリア
できるように薄膜トランジスタを製造しなくてはならな
い。薄膜トランジスタの流すことができるＯＮ電流は、
トランジスタのサイズ（チャネル長とチャネル幅）、構
造、製造プロセス、ゲート電圧などに大きく依存する。
多結晶半導体薄膜を用いて薄膜トランジスタを形成した
場合、一般にＯＮ電流は充分大きい値を得ることが可能
であり、したがって（１）の要求事項は満足されてい
る。これは、非晶質半導体などと異なり、多結晶半導体
ではかなり大きいキャリア移動度が得られるためであ
る。
【０００９】（２）は、コンデンサに書き込まれたデー
タの保持特性に関するものである。一般に、書き込まれ
たデータは書き込み時間よりもはるかに長い時間保持さ
れなくてはならない。コンデンサの静電容量は、通常１
ＰＦ程度の小さい値であるため、薄膜トランジスタがＯ
ＦＦ状態の時にわずかでもリーク電流（以下、ＯＦＦ電
流という。）が流れると、ドレインの電位（すなわちコ
ンデンサの電位）は急激にソースの電位に近づき、書き
込まれたデータは正しく保持されなくなってしまう。多
結晶半導体薄膜を用いて薄膜トランジスタを形成した場
合、多結晶半導体薄膜中の結晶粒界に多くのトラップ準
位が局在しているため、このトラップを介してかなり多
くのＯＦＦ電流が流れてしまう。ＯＦＦ電流の機構につ
いては、本発明の主旨に関係するため、後に詳しく述べ
る。
タの保持特性に関するものである。一般に、書き込まれ
たデータは書き込み時間よりもはるかに長い時間保持さ
れなくてはならない。コンデンサの静電容量は、通常１
ＰＦ程度の小さい値であるため、薄膜トランジスタがＯ
ＦＦ状態の時にわずかでもリーク電流（以下、ＯＦＦ電
流という。）が流れると、ドレインの電位（すなわちコ
ンデンサの電位）は急激にソースの電位に近づき、書き
込まれたデータは正しく保持されなくなってしまう。多
結晶半導体薄膜を用いて薄膜トランジスタを形成した場
合、多結晶半導体薄膜中の結晶粒界に多くのトラップ準
位が局在しているため、このトラップを介してかなり多
くのＯＦＦ電流が流れてしまう。ＯＦＦ電流の機構につ
いては、本発明の主旨に関係するため、後に詳しく述べ
る。
【００１０】以上述べた内容からわかるように、多結晶
半導体薄膜を用いた薄膜トランジスタでは、ＯＮ電流は
比較的大きい値が得られるが、ＯＦＦ電流の値も大きく
なり、データの保持特性を悪化させている。したがっ
て、ＯＦＦ電流を小さくおさえることが急務となってい
る。このことは、薄膜トランジスタをアクティブマトリ
ックスパネル以外の用途に応用する場合にも全く同様の
ことが言える。例えば薄膜トランジスタを用いて、通常
のロジック回路を構成する場合には、静止電流が増加
し、またメモリ回路を構成する場合には、誤動作の原因
となる。
半導体薄膜を用いた薄膜トランジスタでは、ＯＮ電流は
比較的大きい値が得られるが、ＯＦＦ電流の値も大きく
なり、データの保持特性を悪化させている。したがっ
て、ＯＦＦ電流を小さくおさえることが急務となってい
る。このことは、薄膜トランジスタをアクティブマトリ
ックスパネル以外の用途に応用する場合にも全く同様の
ことが言える。例えば薄膜トランジスタを用いて、通常
のロジック回路を構成する場合には、静止電流が増加
し、またメモリ回路を構成する場合には、誤動作の原因
となる。
【００１１】
【課題を解決するための手段】本発明は、このような従
来の薄膜トランジスタの欠点を除去するものであり、そ
の目的とするところは、ＯＦＦ電流を低減させる構造を
有する薄膜トランジスタの製造方法を提供することであ
り、本願発明の構成は、基板上に形成された多結晶半導
体薄膜に形成されたチャネル領域と該多結晶半導体薄膜
に該チャネル領域を挟んで離間して形成された同一導電
型の第１領域及び第２領域とを有する薄膜トランジスタ
の製造方法において、 該第１及び第２領域の少なくとも
一方と該チャネル領域との間に位置する該多結晶半導体
薄膜に不純物を導入し、該第１及び第２領域よりも不純
物濃度が低く且つ該第１及び第２領域と同一導電型であ
る第３領域を形成する工程を有することを特徴とする。
来の薄膜トランジスタの欠点を除去するものであり、そ
の目的とするところは、ＯＦＦ電流を低減させる構造を
有する薄膜トランジスタの製造方法を提供することであ
り、本願発明の構成は、基板上に形成された多結晶半導
体薄膜に形成されたチャネル領域と該多結晶半導体薄膜
に該チャネル領域を挟んで離間して形成された同一導電
型の第１領域及び第２領域とを有する薄膜トランジスタ
の製造方法において、 該第１及び第２領域の少なくとも
一方と該チャネル領域との間に位置する該多結晶半導体
薄膜に不純物を導入し、該第１及び第２領域よりも不純
物濃度が低く且つ該第１及び第２領域と同一導電型であ
る第３領域を形成する工程を有することを特徴とする。
【００１２】
【実施例】以下、ＯＦＦ電流の機構について詳しく述べ
た後、それに基づいて本発明の内容を説明する。
た後、それに基づいて本発明の内容を説明する。
【００１３】図２は多結晶半導体薄膜を用いたＮチャネ
ル薄膜トランジスタの従来の一般的な構造を示す断面図
である。８はガラス、石英などの絶縁性透明基板、９は
多結晶シリコンなどの多結晶半導体薄膜、１０は多結晶
半導体薄膜９中にリンやヒ素などの不純物をドープして
形成したソース領域、１１は同じくドレイン領域、１２
はゲート膜、１３はゲート電極、１４は層間絶縁膜、１
５はソース電極、１６はドレイン電極である。この構造
を有する薄膜トランジスタの代表的な特性を図３に示
す。このデータは本出願人が実験を行なって得られた結
果である。このグラフの横軸はソースに対するゲート電
圧ＶGSであり、縦軸はドレイン電流ＩD である。
ル薄膜トランジスタの従来の一般的な構造を示す断面図
である。８はガラス、石英などの絶縁性透明基板、９は
多結晶シリコンなどの多結晶半導体薄膜、１０は多結晶
半導体薄膜９中にリンやヒ素などの不純物をドープして
形成したソース領域、１１は同じくドレイン領域、１２
はゲート膜、１３はゲート電極、１４は層間絶縁膜、１
５はソース電極、１６はドレイン電極である。この構造
を有する薄膜トランジスタの代表的な特性を図３に示
す。このデータは本出願人が実験を行なって得られた結
果である。このグラフの横軸はソースに対するゲート電
圧ＶGSであり、縦軸はドレイン電流ＩD である。
【００１４】ソースに対するドレイン電圧ＶDSは４Ｖで
ある。このグラフよりわかるようにドレイン電流ＩD は
ＶGS＝０Ｖ近傍で最小値を取り、ＶGSの絶対値が増加す
るにつれてドレイン電流ＩD は増加する。ＶGSが正の領
域でドレイン電流が増加することは、トランジスタがＯ
ＦＦ状態からＯＮ状態へ変化することを意味するもので
あり、電流の増加率はできる限り大きいことが望まし
い。一方、ＶGSが負の領域でドレイン電流が増加するこ
とは、ＯＦＦ電流がゲート電圧依存性を有することを意
味するものであり、トランジスタの特性としては望まし
くない。この現象は次のように説明される。
ある。このグラフよりわかるようにドレイン電流ＩD は
ＶGS＝０Ｖ近傍で最小値を取り、ＶGSの絶対値が増加す
るにつれてドレイン電流ＩD は増加する。ＶGSが正の領
域でドレイン電流が増加することは、トランジスタがＯ
ＦＦ状態からＯＮ状態へ変化することを意味するもので
あり、電流の増加率はできる限り大きいことが望まし
い。一方、ＶGSが負の領域でドレイン電流が増加するこ
とは、ＯＦＦ電流がゲート電圧依存性を有することを意
味するものであり、トランジスタの特性としては望まし
くない。この現象は次のように説明される。
【００１５】図２においてゲート電極１３を負にバイア
スすると多結晶半導体薄膜９の表面にはＰ型層が形成さ
れる。通常の集積回路などに用いられる金属酸化膜半導
体構造電界効果トランジスタ（ＭＯＳ ＦＥＴ）の場合
には、この表面のＰ型層とソース領域及びドレイン領域
のＮ型領域との間にほぼ完璧なＰＮ接合が形成され、き
わめて高抵抗の絶縁分離が実現されるため、ＯＦＦ電流
はほとんど流れない。しかし、多結晶半導体薄膜を用い
た薄膜トランジスタの場合には、多結晶半導体薄膜中の
結晶粒界に高密度のトラップ準位が存在するため、この
トラップを介してキャリアが移動し、ＯＦＦ電流が流れ
る。すなわち、多結晶半導体を用いた薄膜トランジスタ
では通常のＭＯＳ ＦＥＴよりも本質的にＯＦＦ電流が
多くなる。ゲート電圧ＶGSを負に増加させると、多結晶
半導体薄膜の表面に形成されるＰ型層のキャリア濃度は
増加し、Ｎ型領域との間に形成されるＰＮ接合のエネル
ギー障壁の幅が狭くなる。このため、電界の集中が起こ
りやすくなり、したがってＯＦＦ電流が増加する。この
ような効果が現われるため、ドレイン電流ＩD はＶGS＝
０Ｖ近傍で最小値を取り、ＶGSを負の値に増加させると
ドレイン電流が増加するようになる。
スすると多結晶半導体薄膜９の表面にはＰ型層が形成さ
れる。通常の集積回路などに用いられる金属酸化膜半導
体構造電界効果トランジスタ（ＭＯＳ ＦＥＴ）の場合
には、この表面のＰ型層とソース領域及びドレイン領域
のＮ型領域との間にほぼ完璧なＰＮ接合が形成され、き
わめて高抵抗の絶縁分離が実現されるため、ＯＦＦ電流
はほとんど流れない。しかし、多結晶半導体薄膜を用い
た薄膜トランジスタの場合には、多結晶半導体薄膜中の
結晶粒界に高密度のトラップ準位が存在するため、この
トラップを介してキャリアが移動し、ＯＦＦ電流が流れ
る。すなわち、多結晶半導体を用いた薄膜トランジスタ
では通常のＭＯＳ ＦＥＴよりも本質的にＯＦＦ電流が
多くなる。ゲート電圧ＶGSを負に増加させると、多結晶
半導体薄膜の表面に形成されるＰ型層のキャリア濃度は
増加し、Ｎ型領域との間に形成されるＰＮ接合のエネル
ギー障壁の幅が狭くなる。このため、電界の集中が起こ
りやすくなり、したがってＯＦＦ電流が増加する。この
ような効果が現われるため、ドレイン電流ＩD はＶGS＝
０Ｖ近傍で最小値を取り、ＶGSを負の値に増加させると
ドレイン電流が増加するようになる。
【００１６】本発明はこのようなＯＦＦ電流のゲート電
圧依存性を低減させ、ＶGSを負の値に増加させてもＯＦ
Ｆ電流がほとんど増加しない特性を有する薄膜トランジ
スタを提供するものである。これを実現するために本発
明では、多結晶半導体薄膜を用いソース電極とドレイン
電極とゲート電極を備えた薄膜トランジスタにおいて、
前記ソース電極下のソース領域、または前記ドレイン電
極下のドレイン領域に接して、前記ソース領域及び前記
ドレイン領域と同じ導電型の低濃度領域からなるオフセ
ットゲート領域を設ける。以下、図を参照して本発明を
説明する。
圧依存性を低減させ、ＶGSを負の値に増加させてもＯＦ
Ｆ電流がほとんど増加しない特性を有する薄膜トランジ
スタを提供するものである。これを実現するために本発
明では、多結晶半導体薄膜を用いソース電極とドレイン
電極とゲート電極を備えた薄膜トランジスタにおいて、
前記ソース電極下のソース領域、または前記ドレイン電
極下のドレイン領域に接して、前記ソース領域及び前記
ドレイン領域と同じ導電型の低濃度領域からなるオフセ
ットゲート領域を設ける。以下、図を参照して本発明を
説明する。
【００１７】図４は本発明の実施例を示すものであり、
ソース及びドレイン領域にオフセットゲート領域を設け
た薄膜トランジスタを示している。１７は絶縁性透明基
板、１８は多結晶半導体薄膜、１９は多結晶半導体薄膜
１８中に形成したソース領域、２０は同じくドレイン領
域、２１はゲート膜、２２はゲート電極、２３は層間絶
縁膜、２４はソース電極、２５はドレイン電極、２６は
多結晶半導体薄膜１８中に形成され、ソース領域１９及
びドレイン領域２０と同じ導電型の低濃度領域からなる
オフセットゲート領域である。このようにオフセットゲ
ート領域を設けると、ゲート電圧を負にバイアスして多
結晶半導体薄膜の表面にＰ型層が形成されても、Ｎ型領
域であるオフセットゲート領域の不純物濃度が低いた
め、ＰＮ接合のエネルギー障壁の幅は広くなる。このた
め、ＰＮ接合部に加えられる電界強度が弱められ、ＯＦ
Ｆ電流はほとんど増加しない。
ソース及びドレイン領域にオフセットゲート領域を設け
た薄膜トランジスタを示している。１７は絶縁性透明基
板、１８は多結晶半導体薄膜、１９は多結晶半導体薄膜
１８中に形成したソース領域、２０は同じくドレイン領
域、２１はゲート膜、２２はゲート電極、２３は層間絶
縁膜、２４はソース電極、２５はドレイン電極、２６は
多結晶半導体薄膜１８中に形成され、ソース領域１９及
びドレイン領域２０と同じ導電型の低濃度領域からなる
オフセットゲート領域である。このようにオフセットゲ
ート領域を設けると、ゲート電圧を負にバイアスして多
結晶半導体薄膜の表面にＰ型層が形成されても、Ｎ型領
域であるオフセットゲート領域の不純物濃度が低いた
め、ＰＮ接合のエネルギー障壁の幅は広くなる。このた
め、ＰＮ接合部に加えられる電界強度が弱められ、ＯＦ
Ｆ電流はほとんど増加しない。
【００１８】図５は図４に示した構造の薄膜トランジス
タの代表的な特性を示すものであり、本出願人が実験を
行なって得られた結果である。このグラフの横軸はソー
スに対するゲート電圧ＶGSであり、縦軸はドレイン電流
ＩD である。ソースに対するドレイン電圧ＶDSは４Ｖで
ある。図３に示した従来の薄膜トランジスタの特性と比
較すると、ＶGSが正の領域ではほとんど特性に変化はな
いが、ＶGSが負の領域でＯＦＦ電流が大幅に減少してい
ることがわかる。これは前述の通り、本発明ではＰＮ接
合部の電界集中を緩和する構造を有しているためであ
る。高抵抗のオフセットゲート領域を設けたにもかかわ
らず従来と同様のＯＮ電流が得られているのは、薄膜ト
ランジスタでは通常のＭＯＳＦＥＴに比べてチャネル抵
抗がかなり大きいためである。すなわちチャネル抵抗よ
りもオフセットゲート領域の抵抗が充分小さければ（約
１００ＫΩ以下）、ＯＮ電流はほとんど低下しない。オ
フセットゲート領域の抵抗をさらに高くすると、ＯＦＦ
電流をさらに減少させることが可能となるが、一方、Ｏ
Ｎ電流も低下するようになるため、薄膜トランジスタの
使用目的に応じて適当な抵抗値を有するオフセットゲー
ト領域を設けなくてはならない。この抵抗値の制御はイ
オン打込み法を用いれば容易に実現できる。
タの代表的な特性を示すものであり、本出願人が実験を
行なって得られた結果である。このグラフの横軸はソー
スに対するゲート電圧ＶGSであり、縦軸はドレイン電流
ＩD である。ソースに対するドレイン電圧ＶDSは４Ｖで
ある。図３に示した従来の薄膜トランジスタの特性と比
較すると、ＶGSが正の領域ではほとんど特性に変化はな
いが、ＶGSが負の領域でＯＦＦ電流が大幅に減少してい
ることがわかる。これは前述の通り、本発明ではＰＮ接
合部の電界集中を緩和する構造を有しているためであ
る。高抵抗のオフセットゲート領域を設けたにもかかわ
らず従来と同様のＯＮ電流が得られているのは、薄膜ト
ランジスタでは通常のＭＯＳＦＥＴに比べてチャネル抵
抗がかなり大きいためである。すなわちチャネル抵抗よ
りもオフセットゲート領域の抵抗が充分小さければ（約
１００ＫΩ以下）、ＯＮ電流はほとんど低下しない。オ
フセットゲート領域の抵抗をさらに高くすると、ＯＦＦ
電流をさらに減少させることが可能となるが、一方、Ｏ
Ｎ電流も低下するようになるため、薄膜トランジスタの
使用目的に応じて適当な抵抗値を有するオフセットゲー
ト領域を設けなくてはならない。この抵抗値の制御はイ
オン打込み法を用いれば容易に実現できる。
【００１９】最後に、本発明の実施例の薄膜トランジス
タの製造方法について述べる。本発明の実施例の製造方
法は、図４において、多結晶半導体薄膜１８にソース領
域１９及びドレイン領域２０を形成した後、ゲート膜２
１、ゲート電極２２を形成し、ゲート電極をマスクとし
てイオン打ち込み法によりオフセットゲート領域を設け
る方法である。この方法によれば、オフセットゲート領
域はゲート電極に対して自己整合的に形成されるため、
工程が簡略化されると共に、オフセットゲート領域とゲ
ート電極との間の寄生容量も低減できる。また、ソース
領域１９及びドレイン領域２０は、層間絶縁膜２３に開
口したコンタクトホールから不純物を導入することによ
り形成してもよい。この方法によれば、ソース領域及び
ドレイン領域を形成するに際して、特別のパターンを必
要としないため、さらに工程が簡略化される。本発明の
要点はオフセットゲート領域を設けることにあるため、
この構造が得られるものであれば他の製造プロセスを用
いてももちろん差し支えない。
タの製造方法について述べる。本発明の実施例の製造方
法は、図４において、多結晶半導体薄膜１８にソース領
域１９及びドレイン領域２０を形成した後、ゲート膜２
１、ゲート電極２２を形成し、ゲート電極をマスクとし
てイオン打ち込み法によりオフセットゲート領域を設け
る方法である。この方法によれば、オフセットゲート領
域はゲート電極に対して自己整合的に形成されるため、
工程が簡略化されると共に、オフセットゲート領域とゲ
ート電極との間の寄生容量も低減できる。また、ソース
領域１９及びドレイン領域２０は、層間絶縁膜２３に開
口したコンタクトホールから不純物を導入することによ
り形成してもよい。この方法によれば、ソース領域及び
ドレイン領域を形成するに際して、特別のパターンを必
要としないため、さらに工程が簡略化される。本発明の
要点はオフセットゲート領域を設けることにあるため、
この構造が得られるものであれば他の製造プロセスを用
いてももちろん差し支えない。
【００２０】なお、本発明の説明に際して、オフセット
ゲート領域は、ソース領域側及びドレイン領域側の双方
に設けた場合について述べたが、場合によっては片側だ
けに設けてもよい。すなわち、ＯＦＦ電流を低減させる
ためには、ソース領域とドレイン領域との間に形成され
るＰＮ接合の少なくとも１ケ所のリークを低減させれば
よい。このようにすれば、ソース領域とドレイン領域の
間を流れるＯＦＦ電流は減少せしめることができる。し
かし、より確実にＯＦＦ電流を減少させるには、ソース
領域側とドレイン領域側の双方にオフセットゲート領域
を設けた方がよい。
ゲート領域は、ソース領域側及びドレイン領域側の双方
に設けた場合について述べたが、場合によっては片側だ
けに設けてもよい。すなわち、ＯＦＦ電流を低減させる
ためには、ソース領域とドレイン領域との間に形成され
るＰＮ接合の少なくとも１ケ所のリークを低減させれば
よい。このようにすれば、ソース領域とドレイン領域の
間を流れるＯＦＦ電流は減少せしめることができる。し
かし、より確実にＯＦＦ電流を減少させるには、ソース
領域側とドレイン領域側の双方にオフセットゲート領域
を設けた方がよい。
【００２１】
【発明の効果】以上述べたように、本発明の製造方法を
用いることにより、ＯＮ電流をほとんど低下させること
なく、ＯＦＦ電流を大幅に減少せしめる薄膜トランジス
タを提供することが可能となる。
用いることにより、ＯＮ電流をほとんど低下させること
なく、ＯＦＦ電流を大幅に減少せしめる薄膜トランジス
タを提供することが可能となる。
【図１】 薄膜トランジスタをアクティブマトリックス
パネルに応用した場合の一般的な回路図である。
パネルに応用した場合の一般的な回路図である。
【図２】 従来の薄膜トランジスタの構造を示す断面図
である。
である。
【図３】 その特性を示すグラフである。
【図４】 本発明の薄膜トランジスタの構造を示す断面
図である。
図である。
【図５】 図４の特性を示すグラフである。
Claims (1)
- 【請求項１】基板上に形成された多結晶半導体薄膜に形
成されたチャネル領域と該多結晶半導体薄膜に該チャネ
ル領域を挟んで離間して形成された同一導電型の第１領
域及び第２領域とを有する薄膜トランジスタの製造方法
において、 該第１及び第２領域の少なくとも一方と該チャネル領域
との間に位置する該多結晶半導体薄膜に不純物を導入
し、該第１及び第２領域よりも不純物濃度が低く且つ該
第１及び第２領域と同一導電型である第３領域を形成す
る工程を有することを特徴とする薄膜トランジスタの製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4108040A JP2525708B2 (ja) | 1992-04-27 | 1992-04-27 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4108040A JP2525708B2 (ja) | 1992-04-27 | 1992-04-27 | 薄膜トランジスタの製造方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20408781A Division JPS58105574A (ja) | 1981-12-17 | 1981-12-17 | 液晶表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05136418A JPH05136418A (ja) | 1993-06-01 |
| JP2525708B2 true JP2525708B2 (ja) | 1996-08-21 |
Family
ID=14474424
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4108040A Expired - Lifetime JP2525708B2 (ja) | 1992-04-27 | 1992-04-27 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2525708B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6339244B1 (en) * | 2000-02-22 | 2002-01-15 | Advanced Micro Devices, Inc. | Fully depleted silicon on insulator semiconductor device and manufacturing method therefor |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4973983A (ja) * | 1972-09-29 | 1974-07-17 | ||
| JPS54152894A (en) * | 1978-05-23 | 1979-12-01 | Seiko Epson Corp | Liquid crystal display unit |
| JPH0338755A (ja) * | 1989-07-05 | 1991-02-19 | Nec Corp | ファイル転送システム |
-
1992
- 1992-04-27 JP JP4108040A patent/JP2525708B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4973983A (ja) * | 1972-09-29 | 1974-07-17 | ||
| JPS54152894A (en) * | 1978-05-23 | 1979-12-01 | Seiko Epson Corp | Liquid crystal display unit |
| JPH0338755A (ja) * | 1989-07-05 | 1991-02-19 | Nec Corp | ファイル転送システム |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05136418A (ja) | 1993-06-01 |
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