JP2525558B2 - MOS drive circuit - Google Patents
MOS drive circuitInfo
- Publication number
- JP2525558B2 JP2525558B2 JP6122926A JP12292694A JP2525558B2 JP 2525558 B2 JP2525558 B2 JP 2525558B2 JP 6122926 A JP6122926 A JP 6122926A JP 12292694 A JP12292694 A JP 12292694A JP 2525558 B2 JP2525558 B2 JP 2525558B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- level
- signal level
- switch means
- timing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Description
【0001】[0001]
【産業上の利用分野】本発明は、MOSトランジスタで
構成され低消費電力で負荷を駆動するMOS駆動回路に
関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a MOS drive circuit which is composed of MOS transistors and drives a load with low power consumption.
【0002】[0002]
【従来の技術】従来、このような分野の技術としては、
特開昭58−188931号公報に記載されるものがあ
った。以下、その構成を図を用いて説明する。図2は、
従来のMOS駆動回路の一構成例を示す回路図である。
このMOS駆動回路は、入力信号V1を入力する入力端
子1、出力信号V2を出力する出力端子2、高電源電位
VCCが印加される電源端子3、及び低電源電位VSSが印
加される電源端子4を備えている。入力端子1には、出
力信号の立下り時間が長いインバータ6と、出力信号の
立上り時間が長いインバータ6とが、並列に接続されて
いる。電源端子3・4間には、Pチャネル型MOSトラ
ンジスタ(以下、PMOSという)7及びNチャネル型
MOSトランジスタ(以下、NMOSという)8で構成
された相補型MOSトランジスタ(以下、CMOSとい
う)インバータが接続されている。PMOS7はインバ
ータ5の出力信号V5で、NMOS8はインバータ6の
出力信号V6でそれぞれオン,オフ制御され、それらの
PMOS7とNMOS8間に接続された出力端子2から
出力信号V2が出力されるようになっている。2. Description of the Related Art Conventionally, techniques in such a field include:
Some of them are described in JP-A-58-188931. The configuration will be described below with reference to the drawings. Figure 2
It is a circuit diagram which shows one structural example of the conventional MOS drive circuit.
This MOS drive circuit has an input terminal 1 for inputting an input signal V1, an output terminal 2 for outputting an output signal V2, a power supply terminal 3 to which a high power supply potential VCC is applied, and a power supply terminal 4 to which a low power supply potential VSS is applied. Is equipped with. An inverter 6 having a long fall time of an output signal and an inverter 6 having a long rise time of an output signal are connected in parallel to the input terminal 1. Between the power supply terminals 3 and 4, a complementary MOS transistor (hereinafter referred to as CMOS) inverter including a P-channel type MOS transistor (hereinafter referred to as PMOS) 7 and an N-channel type MOS transistor (hereinafter referred to as NMOS) 8 is provided. It is connected. The PMOS 7 is turned on / off by the output signal V5 of the inverter 5 and the NMOS 8 is turned on / off by the output signal V6 of the inverter 6, and the output signal V2 is outputted from the output terminal 2 connected between the PMOS 7 and the NMOS 8. ing.
【0003】図3は、図2各部の信号波形図である。入
力信号V1が入力端子1に与えられると、この入力信号
V1がインバータ5,6でそれぞれ反転されて信号V
5,V6となる。そして各信号V5,V6によりPMO
S7及びNMOS8がオン,オフし、入力信号V1より
少し遅れた出力信号V2が出力端子2から出力される。
ここで、信号V5について、PMOS7が期間ta 〜t
c 間でオフ、tc 〜td 間でオン、及び期間td 〜tf
間でオフとなるように構成される。同様に、信号V6に
ついて、NMOS8が期間ta 〜tb 間でオン、期間t
b 〜te 間でオフ、及び期間te 〜tf 間でオンとなる
ように構成される。そのため、期間tb〜tc 間、及び
期間td 〜te 間で、PMOS7及びNMOS8が共に
オフとなる期間がとれる。従って、論理的にはPMOS
7及びNMOS8が共にオンとなる期間がなくなり、過
渡時においてそれらのPMOS7及びNMOS8を介し
て電源端子3・4間を流れる貫通電流を防止できる。FIG. 3 is a signal waveform diagram of each part of FIG. When the input signal V1 is applied to the input terminal 1, the input signal V1 is inverted by the inverters 5 and 6 to generate the signal V1.
5 and V6. Then, the PMO is generated by the signals V5 and V6.
The S7 and the NMOS 8 are turned on and off, and the output signal V2 slightly delayed from the input signal V1 is output from the output terminal 2.
Here, the signal V5, PMOS7 period t a ~t
On Off, between t c ~t d between c, and time period t d ~t f
Configured to turn off between. Similarly, the signal V6, NMOS 8 is turned on between time t a ~t b, the period t
off between b ~t e, and configured to be turned on between time t e ~t f. Therefore, the period in which both the PMOS 7 and the NMOS 8 are turned off can be taken between the periods t b and t c and the periods t d and t e . Therefore, logically PMOS
There is no period during which both 7 and NMOS 8 are turned on, and it is possible to prevent a through current flowing between the power supply terminals 3 and 4 via the PMOS 7 and NMOS 8 during the transition.
【0004】[0004]
【発明が解決しようとする課題】しかしながら、従来の
MOS駆動回路では、入力信号V1の立上り及び立下り
時の過渡時においてPMOS7及びNMOS8が共にオ
フとなるため、出力端子2がフローティング状態(高イ
ンピーダンス状態)FTになる。その上、実際には、イ
ンバータ5,6に立上り及び立下り時の遅れがあるた
め、前記過渡時において電源端子3・4間に貫通電流が
流れるばかりか、その遅れが出力信号V2に表われると
いう問題点があった。また、入力信号V1が高レベル
(以下、“H”レベルという)となる第1の期間と、そ
の後に再び“H”レベルとなる第2の期間とにおいて、
PMOS7及びNMOS8の動作が不安定となって出力
信号V2の立上り及び立下りのレベル移行が円滑に行わ
れないという問題点もあった。However, in the conventional MOS drive circuit, since the PMOS 7 and the NMOS 8 are both turned off at the transition of the rising and falling of the input signal V1, the output terminal 2 is in a floating state (high impedance). State) It becomes FT. Moreover, in reality, since the inverters 5 and 6 have delays at the time of rising and falling, not only a through current flows between the power supply terminals 3 and 4 at the time of the transient, but also the delay appears in the output signal V2. There was a problem. Further, in a first period in which the input signal V1 is at a high level (hereinafter, referred to as “H” level) and then in a second period in which the input signal V1 is at an “H” level again,
There is also a problem that the operations of the PMOS 7 and the NMOS 8 become unstable and the transition of the output signal V2 between the rising and falling levels is not smoothly performed.
【0005】これらの問題点を有するため、負荷として
例えば液晶(以下、LCDという)を駆動する場合、該
LCDにクロストーク(漏れ)等が発生するという不都
合がある。即ち、LCDは、例えば、多数のセグメント
と複数のコモン端子との間に液晶材が介装された構造を
している。このようなLCDを従来の回路で駆動する
と、セグメント端子間で出力波形の立上りと立下り遅れ
が不均一となるばかりか、高デュティ比の場合にコモン
端子間で、出力波形の立上りと立下り遅れが不均一にな
ると共に、コモン端子とセグメント端子間でも、出力波
形の遅れが不均一となる。さらに、これらのコモン端子
及びセグメント端子内で最も速く動作した端子以外は、
未だ出力波形がフローティング状態FTのために、LC
Dにクロストークが発生し、コントラストが得にくく、
表示面が不鮮明となる不都合ある。そこで、特開昭52
−39354号公報、特開昭58−196726号公報
等の技術を用いることも考えられるが、未だ技術的に充
分満足のゆくMOS駆動回路が得られなかった。本発明
は、前記従来技術が持っていた課題として、入力信号の
立上り及び立下り時の過渡時における出力端子のフロー
ティング状態FTや貫通電流の発生、さらに、入力信号
の立上り及び立下り時における出力信号の遅れや、出力
信号のレベル移行が円滑に行われないといった点につい
て解決したMOS駆動回路を提供するものである。Due to these problems, when driving, for example, a liquid crystal (hereinafter referred to as LCD) as a load, there is a disadvantage that crosstalk (leakage) occurs in the LCD. That is, the LCD has, for example, a structure in which a liquid crystal material is interposed between a large number of segments and a plurality of common terminals. When such an LCD is driven by a conventional circuit, not only the rising and falling delays of the output waveform between the segment terminals become uneven, but also the rising and falling of the output waveform between the common terminals when the duty ratio is high. The delay becomes uneven, and the delay of the output waveform becomes uneven between the common terminal and the segment terminal. Furthermore, except for the terminals that worked fastest in these common terminals and segment terminals,
Since the output waveform is still in the floating state FT, LC
Crosstalk occurs in D, it is difficult to obtain contrast,
There is an inconvenience that the display surface becomes unclear. Therefore, JP-A-52
It is possible to use the techniques disclosed in JP-A-39354 and JP-A-58-196726, but it has not been possible to obtain a MOS drive circuit which is technically sufficiently satisfactory. SUMMARY OF THE INVENTION The present invention has the problems that the above-mentioned conventional art has, as a floating state FT of an output terminal and generation of a shoot-through current during a transition at the time of rising and falling of an input signal, and an output at the time of rising and falling of an input signal. (EN) Provided is a MOS drive circuit which solves the problems of signal delay and smooth transition of output signal level.
【0006】[0006]
【課題を解決するための手段】第1の発明は、前記課題
を解決するために、第1あるいは第2の信号レベルを有
する入力信号が、該第1の信号レベルから該第2の信号
レベルへの移行及び該第2の信号レベルから該第1の信
号レベルへの移行を行う第1の期間と、該第1の期間の
後に、該第1の信号レベルから該第2の信号レベルへの
移行及び該第2の信号レベルから該第1の信号レベルへ
の移行を行う第2の期間とに応じて、出力端子の電位レ
ベルを変化させるMOS駆動回路において、スイッチ回
路とタイミング回路と制御回路とを備えている。ここ
で、スイッチ回路では、オン状態時の抵抗値が小さいM
OSトランジスタからなる第1のスイッチ手段と、オン
状態時の抵抗値が大きいMOSトランジスタからなる第
2のスイッチ手段とが、前記出力端子と第1の電位レベ
ルを供給する第1の電源端子との間に並列に接続され、
該第2のスイッチ手段と反対のオン,オフ動作をするM
OSトランジスタからなる他のスイッチ手段が、該出力
端子と第2の電位レベルを供給する第2の電源端子との
間に接続されている。タイミング回路は、2つの信号レ
ベルを有し、前記第1及び第2の期間において、前記入
力信号が実質的に前記第1の信号レベルから前記第2の
信号レベルへと移行するのに応じて信号レベルが移行す
る第1のタイミング信号と、2つの信号レベルを有し、
前記第1及び第2の期間において、前記入力信号が実質
的に前記第2の信号レベルから前記第1の信号レベルへ
と移行するのに応じて信号レベルが移行する第2のタイ
ミング信号とを生成する回路である。また、制御回路
は、前記第1の期間において、前記第1及び第2のタイ
ミング信号の信号レベルの移行に応じて前記第1及び第
2のスイッチ手段をオン状態にし、前記第2の期間にお
いて、前記第1のタイミング信号の信号レベルの移行に
応じて前記第1のスイッチ手段をオフ状態にした後、前
記第2のタイミング信号の信号レベルの移行に応じて前
記第2のスイッチ手段をオフ状態にする回路である。According to a first aspect of the present invention, in order to solve the above problems, an input signal having a first or second signal level is changed from the first signal level to the second signal level. To the first signal level and the second signal level from the second signal level to the first signal level after the first period, and from the first signal level to the second signal level after the first period. In the MOS drive circuit for changing the potential level of the output terminal in accordance with the transition of the second signal level and the second period for transitioning from the second signal level to the first signal level, a switch circuit, a timing circuit, and a control circuit. And a circuit. Here, in the switch circuit, the resistance value M in the ON state is small.
The first switch means composed of the OS transistor and the second switch means composed of the MOS transistor having a large resistance value in the ON state are connected to the output terminal and the first power supply terminal for supplying the first potential level. Connected in parallel between
M for performing on / off operation opposite to the second switch means
Another switch means composed of an OS transistor is connected between the output terminal and a second power supply terminal that supplies a second potential level. The timing circuit has two signal levels and is responsive to the input signal substantially transitioning from the first signal level to the second signal level during the first and second time periods. A first timing signal at which the signal level transitions and two signal levels,
A second timing signal whose signal level shifts in response to the input signal substantially shifting from the second signal level to the first signal level in the first and second periods. It is a circuit to generate. Further, the control circuit turns on the first and second switch means in response to the transition of the signal levels of the first and second timing signals in the first period, and in the second period. , After turning off the first switch means in response to the transition of the signal level of the first timing signal, and then turning off the second switch means in response to the transition of the signal level of the second timing signal It is a circuit that makes the state.
【0007】第2の発明は、第1の発明と同様のMOS
駆動回路において、第1の発明と異なる構成のスイッチ
回路とタイミング回路と制御回路とを備えている。ここ
で、スイッチ回路では、オン状態時の抵抗値が小さいM
OSトランジスタからなる第1のスイッチ手段と、オン
状態時の抵抗値が大きいMOSトランジスタからなる第
2のスイッチ手段とが、前記出力端子と第1の電位レベ
ルを供給する第1の電源端子との間に並列に接続され、
オン状態時の抵抗値が小さいMOSトランジスタからな
る第3のスイッチ手段と、オン状態時の抵抗値が大きい
MOSトランジスタからなる第4のスイッチ手段とが、
該出力端子と第2の電位レベルを供給する第2の電源端
子との間に並列に接続されている。タイミング回路は、
2つの信号レベルを有し、前記第1及び第2の期間にお
いて、前記入力信号が実質的に前記第1の信号レベルか
ら前記第2の信号レベルへと移行するのに応じて信号レ
ベルが移行する第1のタイミング信号と、2つの信号レ
ベルを有し、前記第1及び第2の期間において、前記入
力信号が実質的に前記第2の信号レベルから前記第1の
信号レベルへと移行するのに応じて信号レベルが移行す
る第2のタイミング信号とを生成する回路である。ま
た、制御回路は、前記第1の期間において、前記第1の
タイミング信号の信号レベルの移行に応じて前記第3の
スイッチ手段をオフ状態にし、前記第2のタイミング信
号の信号レベルの移行に応じて前記第1及び第2のスイ
ッチ手段をオン状態にすると共に前記第4のスイッチ手
段をオフ状態にし、前記第2の期間において、前記第1
のタイミング信号の信号レベルの移行に応じて前記第1
のスイッチ手段をオフ状態にした後、前記第2のタイミ
ング信号の信号レベルの移行に応じて前記第3及び第4
のスイッチ手段をオン状態にすると共に前記第2のスイ
ッチ手段をオフ状態にする回路である。A second invention is a MOS similar to the first invention.
The drive circuit includes a switch circuit, a timing circuit, and a control circuit, which have different configurations from those of the first invention. Here, in the switch circuit, the resistance value M in the ON state is small.
The first switch means composed of the OS transistor and the second switch means composed of the MOS transistor having a large resistance value in the ON state are connected to the output terminal and the first power supply terminal for supplying the first potential level. Connected in parallel between
The third switch means composed of a MOS transistor having a small resistance value in the on state and the fourth switch means composed of a MOS transistor having a large resistance value in the on state are provided.
It is connected in parallel between the output terminal and a second power supply terminal that supplies a second potential level. The timing circuit
The signal level has two signal levels, and the signal level shifts in response to the input signal substantially shifting from the first signal level to the second signal level in the first and second periods. A first timing signal and two signal levels, the input signal substantially transitions from the second signal level to the first signal level during the first and second periods. And a second timing signal whose signal level changes according to the above. Further, the control circuit turns off the third switch means in response to the transition of the signal level of the first timing signal during the first period, and transitions the transition of the signal level of the second timing signal. Accordingly, the first and second switch means are turned on and the fourth switch means is turned off, and the first and second switch means are turned on during the second period.
In accordance with the transition of the signal level of the timing signal of
After turning off the switch means of the second timing signal, the third and fourth switching elements are turned on in response to the transition of the signal level of the second timing signal.
Is a circuit for turning on the switch means and turning off the second switch means.
【0008】[0008]
【作用】第1及び第2の発明によれば、以上のようにM
OS駆動回路を構成したので、タイミング回路は、第1
及び第2の期間において、入力信号が第1の信号レベル
から第2の信号レベルへの移行に応じて信号レベルが移
行する第1のタイミング信号と、該第1及び第2の期間
において、該入力信号が第2の信号レベルから第1の信
号レベルへの移行に応じて信号レベルが移行する第2の
タイミング信号とを生成し、それらの第1及び第2のタ
イミング信号を制御回路へ与える。制御回路では、第1
及び第2のタイミング信号に基づき、スイッチ回路内の
スイッチ手段をオン,オフ動作させ、入力信号に応じて
出力端子の電位レベルを変化させる。ここで、入力信号
の移行に対して、第1の期間と第2の期間では、タイミ
ング回路から出力される各タイミング信号の信号レベル
が移行する。そのため、移行した第1及び第2のタイミ
ング信号の信号レベルによって、第1と第2の期間のど
ちらの期間による移行かを制御回路が容易に認識できる
ので、各期間に対応するスイッチ回路のオン,オフ動作
が確実に行われ、出力端子の電位レベルの移行が確実に
行われる。従って、前記課題を解決できるのである。According to the first and second inventions, as described above, M
Since the OS drive circuit is configured, the timing circuit is
And a second timing period in which the input signal changes its signal level in response to the change from the first signal level to the second signal level, and in the first and second periods, A second timing signal whose signal level shifts in response to a shift of the input signal from the second signal level to the first signal level, and supplies the first and second timing signals to the control circuit. . In the control circuit, the first
And, based on the second timing signal, the switch means in the switch circuit is turned on and off, and the potential level of the output terminal is changed according to the input signal. Here, the signal level of each timing signal output from the timing circuit shifts in the first period and the second period with respect to the shift of the input signal. Therefore, the control circuit can easily recognize which of the first and second periods the transition takes place based on the signal levels of the shifted first and second timing signals, so that the switch circuit corresponding to each period is turned on. , The off operation is surely performed, and the potential level of the output terminal is surely changed. Therefore, the above problem can be solved.
【0009】[0009]
【実施例】図1は、本発明の実施例を示すMOS駆動回
路の回路図である。このMOS駆動回路は、タイミング
回路10から出力される第1及び第2のタイミング信号
V12,V13によって制御回路20が動作し、該制御
回路20から出力される制御信号V21,V22,V2
3によってスイッチ回路30がオン,オフ動作する構成
になっている。タイミング回路10は、第1の信号レベ
ル(例えば、低レベル、以下“L”レベルという)及び
第2の信号レベル(例えば、“H”レベル)を有する入
力信号V11が入力される入力端子11を備え、その入
力端子11が2個のトグル型フリップフロップ(以下、
T−FFという)12,13の各クロック入力端子に接
続されている。一方のT−FF12は、データ入力端子
D、2つの信号レベル(例えば、“H”レベルと“L”
レベル)を有する第1のタイミング信号V12を出力す
る出力端子Q、及び該データ入力端子Dに接続された反
転出力端子Q- を備え、入力信号V11の前縁で動作す
る回路である。他方のT−FF13は、データ入力端子
D、2つの信号レベル(例えば、“H”レベルと“L”
レベル)を有する第2のタイミング信号V13を出力す
る出力端子Q、及び該データ入力端子Dに接続された反
転出力端子Q- を備え、入力信号V11の後縁で動作す
る回路である。FIG. 1 is a circuit diagram of a MOS drive circuit showing an embodiment of the present invention. In this MOS drive circuit, the control circuit 20 operates according to the first and second timing signals V12, V13 output from the timing circuit 10, and the control signals V21, V22, V2 output from the control circuit 20.
3, the switch circuit 30 is turned on and off. The timing circuit 10 has an input terminal 11 to which an input signal V11 having a first signal level (for example, low level, hereinafter referred to as “L” level) and a second signal level (for example, “H” level) is input. The input terminal 11 has two toggle flip-flops (hereinafter,
(Referred to as T-FF) 12 and 13 are connected to respective clock input terminals. One T-FF 12 has a data input terminal D, two signal levels (for example, “H” level and “L” level).
Is a circuit provided with an output terminal Q for outputting a first timing signal V12 having a level) and an inverting output terminal Q − connected to the data input terminal D, and operating at the leading edge of the input signal V11. The other T-FF 13 has a data input terminal D, two signal levels (for example, “H” level and “L”).
Is a circuit having an output terminal Q for outputting a second timing signal V13 having a level) and an inverting output terminal Q − connected to the data input terminal D, and operating at the trailing edge of the input signal V11.
【0010】制御回路20は、タイミング信号V13を
反転して制御信号V21を出力するインバータ21と、
該タイミング信号V12及びV13の否定論理和をとっ
て制御信号V22を出力する2入力NORゲート22
と、該タイミング信号V12及びV13の否定論理積を
とって制御信号V23を出力する2入力NANDゲート
23とで、構成されている。インバータ21、NORゲ
ート22、及びNANDゲート23の各出力側には、出
力端子24,25,26がそれぞれ接続されている。ス
イッチ回路30は、オン状態時の抵抗値が例えば10K
Ω〜50KΩのようにそれぞれ大きな第2のスイッチ手
段であるPMOS31及び第4のスイッチ手段であるN
MOS32の直列回路と、オン状態時の抵抗値が例えば
1KΩ〜5KΩのようにそれぞれ小さな第1のスイッチ
手段であるPMOS33及び第3のスイッチ手段である
NMOS34の直列回路とを有し、それらの2個の直列
回路が第1と第2の電源端子35,36間に並列に接続
されている。第1の電源端子35には第1の電位レベル
(例えば、高電源電位VCC)が印加され、さらに第2の
電源端子36には第2の電位レベル(例えば、低電源電
位VSS)が印加される。PMOS31,33の各ソース
は電源端子35に、各ドレインはNMOS32,34の
ドレイン及び出力信号V37を出力する出力端子37に
それぞれ接続されている。PMOS31のゲートは出力
端子24に、PMOS33のゲートは出力端子26に、
それぞれ接続されている。また、NMOS32,34の
各ソースは電源端子36に接続されると共に、該NMO
S32のゲートが出力端子24に、該NMOS34のゲ
ートが出力端子25にそれぞれ接続されている。The control circuit 20 inverts the timing signal V13 and outputs a control signal V21, and an inverter 21.
Two-input NOR gate 22 which outputs a control signal V22 by taking the NOR of the timing signals V12 and V13
And a 2-input NAND gate 23 that outputs a control signal V23 by taking the NAND of the timing signals V12 and V13. Output terminals 24, 25, and 26 are connected to the respective output sides of the inverter 21, NOR gate 22, and NAND gate 23. The switch circuit 30 has an on-state resistance value of, for example, 10K.
.OMEGA. To 50 K.OMEGA., Each of which is a large second switch means PMOS31 and fourth switch means N.
It has a series circuit of a MOS 32 and a series circuit of a PMOS 33 which is a first switch means and a NMOS 34 which is a third switch means each having a small resistance value in the ON state, for example, 1 KΩ to 5 KΩ. A series circuit is connected in parallel between the first and second power supply terminals 35 and 36. A first potential level (eg, high power supply potential VCC) is applied to the first power supply terminal 35, and a second potential level (eg, low power supply potential VSS) is applied to the second power supply terminal 36. It The sources of the PMOSs 31 and 33 are connected to the power supply terminal 35, and the drains thereof are connected to the drains of the NMOSs 32 and 34 and the output terminal 37 for outputting the output signal V37. The gate of the PMOS 31 is the output terminal 24, the gate of the PMOS 33 is the output terminal 26,
Each is connected. Further, the sources of the NMOSs 32 and 34 are connected to the power supply terminal 36, and
The gate of S32 is connected to the output terminal 24, and the gate of the NMOS 34 is connected to the output terminal 25.
【0011】図4は図1各部の信号波形を示すタイミン
グ図であり、この図を参照しつつ図1の回路の動作を説
明する。なお、図4において、時刻t1 は入力信号V1
1であるクロック信号が“L”レベルであるとき、時刻
t2 は同信号V11が最初に立上って“H”レベルにな
ったとき、時刻t3 は同信号V11の“H”レベルの立
上り時、時刻t4 は同信号V11の次の立上り時、及び
時刻t5 は同信号V11の次の立下り時をそれぞれ示し
ている。入力信号V11の時刻t2 〜t3 付近は第1の
期間、時間t4 〜t5 付近は第2の期間である。先ず、
時刻t1 において、入力端子11に入力される入力信号
V11が“L”レベルであると、T−FF12から出力
されるタイミング信号V12が“L”レベルとなる。同
時に、T−FF13では入力信号V11が反転されて入
力されるので、出力されるタイミング信号V13が
“L”レベルとなる。タイミング信号V13はインバー
タ21で反転されて“H”レベルの制御信号V21とな
り、出力端子24を介してPMOS31及びNMOS3
2の各ゲートへ送られる。また、“L”レベルのタイミ
ング信号V12,V13はNORゲート22で“H”レ
ベルの制御信号V22となり、出力端子25を介してN
MOS34のゲートへ送られる。さらに、“L”レベル
のタイミング信号V12,V13はNANDゲート23
で“H”レベルの制御信号V23となり、出力端子26
を介してPMOS33に与えられる。すると、PMOS
31,33がオフすると共にNMOS32,34がオン
し、出力端子37から低電源電位VSSが出力される。こ
の際、電源端子35・36間には貫通電流が流れず、出
力端子37もフローティング状態FTではない。FIG. 4 is a timing chart showing the signal waveform of each part of FIG. 1, and the operation of the circuit of FIG. 1 will be described with reference to this figure. In FIG. 4, the time t 1 is the input signal V1
When 1 is a clock signal is at "L" level, the time t 2 when the signal V11 is first turned to the "H" level I rise, time t 3 is the signal V11 "H" level At the time of rising, time t 4 shows the next rising of the signal V11, and time t 5 shows the next falling of the signal V11. The vicinity of times t 2 to t 3 of the input signal V11 is the first period, and the vicinity of times t 4 to t 5 is the second period. First,
At time t 1 , when the input signal V11 input to the input terminal 11 is at “L” level, the timing signal V12 output from the T-FF 12 becomes “L” level. At the same time, since the input signal V11 is inverted and input to the T-FF 13, the output timing signal V13 becomes "L" level. The timing signal V13 is inverted by the inverter 21 to become the “H” level control signal V21, and the PMOS 31 and the NMOS 3 are output via the output terminal 24.
2 is sent to each gate. Further, the “L” level timing signals V12 and V13 become the “H” level control signal V22 at the NOR gate 22, and the N level signal is output via the output terminal 25.
It is sent to the gate of the MOS 34. Further, the timing signals V12 and V13 of "L" level are transferred to the NAND gate 23.
Becomes the control signal V23 of "H" level, and the output terminal 26
Is given to the PMOS 33 via. Then, PMOS
31 and 33 are turned off, NMOSs 32 and 34 are turned on, and the low power supply potential VSS is output from the output terminal 37. At this time, a through current does not flow between the power supply terminals 35 and 36, and the output terminal 37 is not in the floating state FT either.
【0012】時刻t2 において、入力信号V11が
“H”レベルとなると、タイミング信号V12が“H”
レベルとなって制御信号V22が“L”レベルとなる。
従って、PMOS31,33及びNMOS34がオフ
で、NMOS32がオン状態にある。このため、NMO
S32を通して出力端子37から低電源電位VSSが出力
される。この際、前記時刻t1 と同様に、貫通電流が流
れず、出力端子37もフローティング状態FTではな
い。時刻t3 において、入力信号V11が“L”レベル
に立下ると、タイミング信号V13が“H”レベルとな
って制御信号V21が“L”レベルになると共に、制御
信号V23が“L”レベルとなる。従って、NMOS3
2,34がオフし、PMOS31,33がオンする。こ
のため、出力端子37にはPMOS31,33を通して
高電源電位VCCが出力される。この際、PMOS31,
33からNMOS32を通して貫通電流が流れる。とこ
ろが、NMOS32のオン状態時の抵抗値が例えば10
KΩ〜50KΩという高抵抗のため、従来のようなオン
状態時の抵抗値が1KΩ〜5KΩ程度のCMOSインバ
ータに比べ、貫通電流を1/20〜1/100程度まで
減少させることが可能となるばかりか、出力端子37も
フローティング状態FTとはならない。時刻t4 におい
て、入力信号V11が“H”レベルに立上ると、タイミ
ング信号V12が“L”レベルになって制御信号V23
が“H”レベルとなる。従って、NMOS32,34及
びPMOS33はオフで、PMOS31はオン状態にあ
る。このため、出力端子37からは、PMOS31を通
して高電源電位VCCが出力される。この際、貫通電流は
流れず、出力端子37もフローティング状態FTにはな
らない。At time t 2 , when the input signal V11 becomes "H" level, the timing signal V12 becomes "H".
Then, the control signal V22 becomes "L" level.
Therefore, the PMOSs 31, 33 and the NMOS 34 are off, and the NMOS 32 is on. Therefore, NMO
The low power supply potential VSS is output from the output terminal 37 through S32. At this time, a through current does not flow and the output terminal 37 is not in the floating state FT, as at the time t 1 . At time t 3 , when the input signal V11 falls to "L" level, the timing signal V13 becomes "H" level, the control signal V21 becomes "L" level, and the control signal V23 becomes "L" level. Become. Therefore, NMOS3
2, 34 are turned off and PMOSs 31, 33 are turned on. Therefore, the high power supply potential VCC is output to the output terminal 37 through the PMOSs 31 and 33. At this time, the PMOS 31,
A through current flows from 33 through the NMOS 32. However, the resistance value of the NMOS 32 in the ON state is, for example, 10
Due to the high resistance of KΩ to 50 KΩ, it is possible to reduce the through current to about 1/20 to 1/100 as compared with the conventional CMOS inverter having a resistance value in the ON state of about 1 KΩ to 5 KΩ. Alternatively, the output terminal 37 also does not enter the floating state FT. At time t 4 , when the input signal V11 rises to the “H” level, the timing signal V12 becomes the “L” level and the control signal V23.
Becomes "H" level. Therefore, the NMOSs 32 and 34 and the PMOS 33 are off, and the PMOS 31 is on. Therefore, the output terminal 37 outputs the high power supply potential VCC through the PMOS 31. At this time, a through current does not flow and the output terminal 37 does not enter the floating state FT.
【0013】その後、時刻t5 において、入力信号V1
1が立下ると、タイミング信号V13が“L”レベルと
なって制御信号V21が“H”レベルになると共に、制
御信号V22が“H”レベルになる。従って、PMOS
31,33がオフし、NMOS32,34がオンする。
このため、出力端子37からはNMOS32,34を通
して低電源電位VSSが出力される。この際、PMOS3
1からNMOS32,34を通して貫通電流が流れる
が、該PMOS31のオン状態時の抵抗値が例えば10
KΩ〜50KΩという高抵抗のため、従来に比べて貫通
電流を1/20〜1/100程度まで減少させることが
できるばかりか、出力端子37もフローティング状態F
Tとはならない。さらに本実施例にあっては、PMOS
33及びNMOS34のオン状態時の抵抗値が例えば1
KΩ〜5KΩという低抵抗のため、出力信号V37のド
ライブ能力が従来の回路と変わらないばかりか、従来の
ように貫通電流防止のために出力信号V2の立上り及び
立下り時の信号遅れを利用しないため、該出力信号V3
7の立上り及び立下り遅れが生じない。Thereafter, at time t 5 , the input signal V1
When 1 falls, the timing signal V13 becomes "L" level, the control signal V21 becomes "H" level, and the control signal V22 becomes "H" level. Therefore, the PMOS
31 and 33 are turned off, and NMOS 32 and 34 are turned on.
Therefore, the low power supply potential VSS is output from the output terminal 37 through the NMOSs 32 and 34. At this time, PMOS3
A through current flows from 1 to the NMOS 32 and 34, but the resistance value of the PMOS 31 in the ON state is, for example, 10
Due to the high resistance of KΩ to 50 KΩ, not only the through current can be reduced to about 1/20 to 1/100, but also the output terminal 37 is in the floating state F.
It cannot be T. Further, in this embodiment, the PMOS
The resistance value of the ON state of 33 and the NMOS 34 is, for example, 1
Since the resistance is as low as KΩ to 5 KΩ, the drive capability of the output signal V37 is not different from that of the conventional circuit, and the signal delay at the time of rising and falling of the output signal V2 is not used to prevent shoot-through current as in the conventional case. Therefore, the output signal V3
No rising or falling delay of 7.
【0014】このように、本実施例では、出力信号V3
7の信号レベルが移行する際の過渡状態における貫通電
流を減少し、消費電流を抑制すると共に、PMOS3
1,33及びNMOS32,34のソース側に発生する
トランジェント波形(過渡的な波形)を減少させるばか
りか、過渡状態での出力端子37のフローティング状態
FTを防止できる。その上、タイミング回路10を設け
たので、入力信号V11の移行に対して、図4の時刻t
2 〜t3 付近の第1の期間と、時刻t4 〜t5 付近の第
2の期間とでは、第1及び第2のタイミング信号V1
2,V13の信号レベルが移行する。そのため、移行し
た第1及び第2のタイミング信号V12,V13の信号
レベルによって、第1と第2の期間のどちらの期間によ
る移行かを制御回路20が容易に認識できる。その結
果、第1及び第2の期間に対応するスイッチ回路30の
オン,オフ動作が確実に行われ、出力信号V37の信号
レベルの移行を確実に行わせることができる。従って、
本実施例の回路を用いて例えばLCDを駆動する場合、
クロストークが少なく、電源端子35,36に発生する
トランジェント波形も少ないため、高いコントラストで
鮮明な画像表示が可能となる。Thus, in this embodiment, the output signal V3
The through current in the transient state when the signal level of 7 shifts is reduced, the consumption current is suppressed, and the PMOS 3
In addition to reducing the transient waveform (transient waveform) generated on the source side of the transistors 1, 33 and the NMOSs 32, 34, the floating state FT of the output terminal 37 in the transient state can be prevented. Moreover, since the timing circuit 10 is provided, the time t of FIG.
A first period of around 2 ~t 3, the time t 4 at the ~t 5 second period in the vicinity, the first and second timing signals V1
The signal level of 2, V13 shifts. Therefore, the control circuit 20 can easily recognize which period, the first period or the second period, is to be transitioned, depending on the signal levels of the transitioned first and second timing signals V12 and V13. As a result, the on / off operation of the switch circuit 30 corresponding to the first and second periods is reliably performed, and the signal level of the output signal V37 can be reliably shifted. Therefore,
When, for example, an LCD is driven using the circuit of this embodiment,
Since the crosstalk is small and the transient waveforms generated at the power supply terminals 35 and 36 are also small, it is possible to display a clear image with high contrast.
【0015】なお、上記実施例では、スイッチ手段とし
てPMOS31,33及びNMOS32,34を用いた
が、例えば図5(1),(2)に示すようなアナログス
イッチを用いることも可能である。ここで、図5(1)
のアナログスイッチ50は、PMOS51とNMOS5
2の各ソース及びドレインを相互に接続すると共に、そ
のPMOS51及びNMOS52の各ゲートにはインバ
ータ53を通して逆相信号を入力し、該PMOS51及
びNMOS52をオン,オフが同時に行われるように構
成したものである。同様に、図5(2)のアナログスイ
ッチ60は、NMOS61とPMOS62の各ソース及
びドレインを相互に接続すると共に、そのNMOS61
及びPMOS62の各ゲートをインバータ63を介して
接続したものである。このようなアナログスイッチ5
0,60を用いる場合、図1のPMOS31,33及び
NMOS32,34に代えて、制御信号V21によって
動作する2つのアナログスイッチ50及び60と、制御
信号V22によって動作するアナログスイッチ60と制
御信号V23によって動作するアナログスイッチ50を
配置することで、上記実施例と同様の利点を有する。ま
た、上記実施例のタイミング回路10及び制御回路20
も種々の変形が可能である。In the above embodiment, the PMOS 31, 33 and the NMOS 32, 34 are used as the switch means, but it is also possible to use an analog switch as shown in FIGS. 5 (1) and 5 (2), for example. Here, FIG. 5 (1)
The analog switch 50 is a PMOS 51 and an NMOS 5
The source and drain of 2 are connected to each other, and a reverse phase signal is input to the respective gates of the PMOS 51 and NMOS 52 through an inverter 53 so that the PMOS 51 and NMOS 52 are turned on and off at the same time. is there. Similarly, the analog switch 60 of FIG. 5B connects the sources and drains of the NMOS 61 and the PMOS 62 to each other, and
And the gates of the PMOS 62 are connected via an inverter 63. Such an analog switch 5
When 0 and 60 are used, instead of the PMOSs 31 and 33 and the NMOSs 32 and 34 of FIG. 1, two analog switches 50 and 60 operated by the control signal V21, an analog switch 60 operated by the control signal V22 and a control signal V23 are used. By arranging the operating analog switch 50, the same advantages as those of the above-described embodiment are obtained. In addition, the timing circuit 10 and the control circuit 20 of the above embodiment
Also, various modifications are possible.
【0016】[0016]
【発明の効果】以上詳細に説明したように、第1及び第
2の発明によれば、タイミング回路から出力される第1
及び第2のタイミング信号によって制御回路を動作さ
せ、該制御回路の出力信号によってスイッチ回路内のス
イッチ手段をオン,オフ動作させるようにしたので、出
力信号の信号レベルが移行する際の過渡状態における貫
通電流を減少できると共に、出力端子のフローティング
状態を防止できる。しかも、第1及び第2の期間におい
て、入力信号が第1の信号レベルから第2の信号レベル
への移行に応じて信号レベルが移行する第1のタイミン
グ信号と、第1及び第2の期間において、入力信号が第
2の信号レベルから第1の信号レベルへの移行に応じて
信号レベルが移行する第2のタイミング信号とを生成す
るタイミング回路を設けたので、入力信号の移行に対し
て、第1の期間と第2の期間では各タイミング信号の信
号レベルが移行する。そのため、移行した第1及び第2
のタイミング信号の信号レベルによって、第1と第2の
期間のどちらの期間による移行かを制御回路が容易に認
識でき、その結果、各期間に対応するスイッチ回路の動
作が確実に行われ、出力信号の信号レベルの移行を確実
に行わせることができる。従って、本発明のMOS駆動
回路を用いて例えばLCDを駆動する場合、クロストー
クが少なく、しかも貫通電流により電源端子に発生する
トランジェント波形を抑制できるため、より高いコント
ラストで鮮明な画像表示が可能となる。As described in detail above, according to the first and second inventions, the first circuit output from the timing circuit is used.
Also, the control circuit is operated by the second timing signal and the switch means in the switch circuit is turned on and off by the output signal of the control circuit. Therefore, in the transient state when the signal level of the output signal changes. Through current can be reduced and the floating state of the output terminal can be prevented. Moreover, in the first and second periods, the first timing signal in which the signal level shifts in response to the shift of the input signal from the first signal level to the second signal level, and the first and second periods In the above, since the timing circuit that generates the second timing signal that the input signal transitions from the second signal level to the first signal level is provided, , The signal level of each timing signal shifts in the first period and the second period. Therefore, the first and second transition
The control circuit can easily recognize which of the first period and the second period the transition is made by the signal level of the timing signal, and as a result, the operation of the switch circuit corresponding to each period is surely performed and the output is performed. The signal level of the signal can be surely changed. Therefore, when an LCD is driven using the MOS drive circuit of the present invention, crosstalk is small, and transient waveforms generated at the power supply terminals due to shoot-through current can be suppressed. Therefore, clear image display with higher contrast is possible. Become.
【図1】本発明の実施例を示すMOS駆動回路の回路図
である。FIG. 1 is a circuit diagram of a MOS drive circuit showing an embodiment of the present invention.
【図2】従来のMOS駆動回路の回路図である。FIG. 2 is a circuit diagram of a conventional MOS drive circuit.
【図3】図2各部の信号波形図である。FIG. 3 is a signal waveform diagram of each part in FIG.
【図4】図1各部の信号波形図である。FIG. 4 is a signal waveform diagram of each part in FIG.
【図5】図1中のスイッチ手段の変形例を示す回路図で
ある。5 is a circuit diagram showing a modified example of the switch means in FIG.
10 タイミング回路 11 入力端子 12,13 T−FF 20 制御回路 21 インバータ 22 NORゲート 23 NANDゲート 30 スイッチ回路 31,33 PMOS 32,34 NMOS 35,36 電源端子 37 出力端子 V11 入力信号 V12,V13 タイミング信号 V37 出力信号 VCC 高電源電位 VSS 低電源電位 10 Timing Circuit 11 Input Terminals 12, 13 T-FF 20 Control Circuit 21 Inverter 22 NOR Gate 23 NAND Gate 30 Switch Circuit 31, 33 PMOS 32, 34 NMOS 35, 36 Power Supply Terminal 37 Output Terminal V11 Input Signal V12, V13 Timing Signal V37 output signal VCC high power supply potential VSS low power supply potential
Claims (2)
入力信号が、該第1の信号レベルから該第2の信号レベ
ルへの移行及び該第2の信号レベルから該第1の信号レ
ベルへの移行を行う第1の期間と、該第1の期間の後
に、該第1の信号レベルから該第2の信号レベルへの移
行及び該第2の信号レベルから該第1の信号レベルへの
移行を行う第2の期間とに応じて、出力端子の電位レベ
ルを変化させるMOS駆動回路において、 オン状態時の抵抗値が小さいMOSトランジスタからな
る第1のスイッチ手段とオン状態時の抵抗値が大きいM
OSトランジスタからなる第2のスイッチ手段とが前記
出力端子と第1の電位レベルを供給する第1の電源端子
との間に並列に接続され、該第2のスイッチ手段と反対
のオン,オフ動作をするMOSトランジスタからなる他
のスイッチ手段が該出力端子と第2の電位レベルを供給
する第2の電源端子との間に接続されたスイッチ回路
と、 2つの信号レベルを有し、前記第1及び第2の期間にお
いて、前記入力信号が実質的に前記第1の信号レベルか
ら前記第2の信号レベルへと移行するのに応じて信号レ
ベルが移行する第1のタイミング信号と、2つの信号レ
ベルを有し、前記第1及び第2の期間において、前記入
力信号が実質的に前記第2の信号レベルから前記第1の
信号レベルへと移行するのに応じて信号レベルが移行す
る第2のタイミング信号とを生成するタイミング回路
と、 前記第1の期間において、前記第1及び第2のタイミン
グ信号の信号レベルの移行に応じて前記第1及び第2の
スイッチ手段をオン状態にし、前記第2の期間におい
て、前記第1のタイミング信号の信号レベルの移行に応
じて前記第1のスイッチ手段をオフ状態にした後、前記
第2のタイミング信号の信号レベルの移行に応じて前記
第2のスイッチ手段をオフ状態にする制御回路とを、 備えたことを特徴とするMOS駆動回路。1. An input signal having a first or second signal level transitions from the first signal level to the second signal level and from the second signal level to the first signal level. And a transition from the first signal level to the second signal level and from the second signal level to the first signal level after the first period. In the MOS drive circuit that changes the potential level of the output terminal in accordance with the second period during which the transition is made, the first switch means including a MOS transistor having a small resistance value in the on state and the resistance value in the on state are Big M
A second switch means composed of an OS transistor is connected in parallel between the output terminal and a first power supply terminal supplying a first potential level, and an ON / OFF operation opposite to the second switch means. And a switch circuit connected between the output terminal and a second power supply terminal for supplying a second potential level, and another switch means having two signal levels. And a second timing signal, the signal level of which changes in response to the input signal substantially changing from the first signal level to the second signal level in the second period, and two signals. A second level having a level, the signal level transitioning in response to the input signal substantially transitioning from the second signal level to the first signal level during the first and second periods. Taimi A timing circuit for generating a ringing signal, and turning on the first and second switch means in response to the transition of the signal levels of the first and second timing signals in the first period. In the second period, the first switch means is turned off in response to the transition of the signal level of the first timing signal, and then the second switch is responded to the transition of the signal level of the second timing signal. A MOS drive circuit, comprising: a control circuit for turning off the switch means.
入力信号が、該第1の信号レベルから該第2の信号レベ
ルへの移行及び該第2の信号レベルから該第1の信号レ
ベルへの移行を行う第1の期間と、該第1の期間の後
に、該第1の信号レベルから該第2の信号レベルへの移
行及び該第2の信号レベルから該第1の信号レベルへの
移行を行う第2の期間とに応じて、出力端子の電位レベ
ルを変化させるMOS駆動回路において、 オン状態時の抵抗値が小さいMOSトランジスタからな
る第1のスイッチ手段とオン状態時の抵抗値が大きいM
OSトランジスタからなる第2のスイッチ手段とが前記
出力端子と第1の電位レベルを供給する第1の電源端子
との間に並列に接続され、オン状態時の抵抗値が小さい
MOSトランジスタからなる第3のスイッチ手段とオン
状態時の抵抗値が大きいMOSトランジスタからなる第
4のスイッチ手段とが該出力端子と第2の電位レベルを
供給する第2の電源端子との間に並列に接続されたスイ
ッチ回路と、 2つの信号レベルを有し、前記第1及び第2の期間にお
いて、前記入力信号が実質的に前記第1の信号レベルか
ら前記第2の信号レベルへと移行するのに応じて信号レ
ベルが移行する第1のタイミング信号と、2つの信号レ
ベルを有し、前記第1及び第2の期間において、前記入
力信号が実質的に前記第2の信号レベルから前記第1の
信号レベルへと移行するのに応じて信号レベルが移行す
る第2のタイミング信号とを生成するタイミング回路
と、 前記第1の期間において、前記第1のタイミング信号の
信号レベルの移行に応じて前記第3のスイッチ手段をオ
フ状態にし、前記第2のタイミング信号の信号レベルの
移行に応じて前記第1及び第2のスイッチ手段をオン状
態にすると共に前記第4のスイッチ手段をオフ状態に
し、前記第2の期間において、前記第1のタイミング信
号の信号レベルの移行に応じて前記第1のスイッチ手段
をオフ状態にした後、前記第2のタイミング信号の信号
レベルの移行に応じて前記第3及び第4のスイッチ手段
をオン状態にすると共に前記第2のスイッチ手段をオフ
状態にする制御回路とを、 備えたことを特徴とするMOS駆動回路。2. An input signal having a first or second signal level transitions from the first signal level to the second signal level and from the second signal level to the first signal level. And a transition from the first signal level to the second signal level and from the second signal level to the first signal level after the first period. In the MOS drive circuit that changes the potential level of the output terminal in accordance with the second period during which the transition is made, the first switch means including a MOS transistor having a small resistance value in the on state and the resistance value in the on state are Big M
A second switch means composed of an OS transistor, connected in parallel between the output terminal and a first power supply terminal supplying a first potential level, and composed of a MOS transistor having a small resistance value in an ON state; The switch means 3 and the fourth switch means composed of a MOS transistor having a large resistance value in the ON state are connected in parallel between the output terminal and the second power supply terminal for supplying the second potential level. A switch circuit, which has two signal levels and is responsive to the input signal substantially shifting from the first signal level to the second signal level during the first and second periods. A first timing signal having a signal level transition and two signal levels, wherein the input signal is substantially from the second signal level to the first signal during the first and second periods. A timing circuit that generates a second timing signal whose signal level changes in response to a transition to a level; and a second timing signal in accordance with a transition of the signal level of the first timing signal in the first period. The third switch means is turned off, the first and second switch means are turned on and the fourth switch means is turned off according to the transition of the signal level of the second timing signal, and the third switch means is turned off. In the second period, after turning off the first switch means in response to the transition of the signal level of the first timing signal, the third switch is in response to the transition of the signal level of the second timing signal. And a control circuit for turning on the fourth switch means and turning off the second switch means.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6122926A JP2525558B2 (en) | 1994-06-06 | 1994-06-06 | MOS drive circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6122926A JP2525558B2 (en) | 1994-06-06 | 1994-06-06 | MOS drive circuit |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH07142987A JPH07142987A (en) | 1995-06-02 |
JP2525558B2 true JP2525558B2 (en) | 1996-08-21 |
Family
ID=14848034
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6122926A Expired - Lifetime JP2525558B2 (en) | 1994-06-06 | 1994-06-06 | MOS drive circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2525558B2 (en) |
-
1994
- 1994-06-06 JP JP6122926A patent/JP2525558B2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH07142987A (en) | 1995-06-02 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP6248268B2 (en) | Image display device | |
EP1017060A1 (en) | Static clock pulse generator, spatial light modulator and display. | |
JP2004072426A (en) | Master slave flip flop circuit | |
JP4247962B2 (en) | Level shifting circuit and active matrix driver | |
JPH07101335B2 (en) | Display device drive circuit | |
JP3580532B2 (en) | Voltage level shifters and polysilicon displays | |
JP2000339985A (en) | Shift register and image display using the same | |
US5272389A (en) | Level shifter circuit | |
US6559677B2 (en) | Driving circuit for LCD | |
JP2636749B2 (en) | XOR circuit, inverting selector circuit, and adding circuit using the same | |
JP2525558B2 (en) | MOS drive circuit | |
JP5575871B2 (en) | Shift register, signal line drive circuit, liquid crystal display device | |
JPH07107122A (en) | Digital signal transmission circuit | |
JP3396448B2 (en) | Driver circuit | |
JPH0722261B2 (en) | MOS drive circuit | |
JP2004127077A (en) | Bias potential generation circuit | |
JP4267406B2 (en) | Scan driver control circuit device | |
JPH04175010A (en) | Output buffer circuit | |
KR0173943B1 (en) | Boltage Doubler | |
JP2693762B2 (en) | Keyboard circuit | |
JP4679433B2 (en) | Oscillator circuit | |
KR940002015Y1 (en) | Lcd driving circuit | |
JPH0434327B2 (en) | ||
JPH07273606A (en) | Level shift device | |
JPH11136108A (en) | Output circuit |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19960423 |
|
EXPY | Cancellation because of completion of term |