JP2525558B2 - MOS drive circuit - Google Patents

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、ＭＯＳトランジスタで
構成され低消費電力で負荷を駆動するＭＯＳ駆動回路に
関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a MOS drive circuit which is composed of MOS transistors and drives a load with low power consumption.

【０００２】[0002]

【従来の技術】従来、このような分野の技術としては、
特開昭５８−１８８９３１号公報に記載されるものがあ
った。以下、その構成を図を用いて説明する。図２は、
従来のＭＯＳ駆動回路の一構成例を示す回路図である。
このＭＯＳ駆動回路は、入力信号Ｖ１を入力する入力端
子１、出力信号Ｖ２を出力する出力端子２、高電源電位
ＶCCが印加される電源端子３、及び低電源電位ＶSSが印
加される電源端子４を備えている。入力端子１には、出
力信号の立下り時間が長いインバータ６と、出力信号の
立上り時間が長いインバータ６とが、並列に接続されて
いる。電源端子３・４間には、Ｐチャネル型ＭＯＳトラ
ンジスタ（以下、ＰＭＯＳという）７及びＮチャネル型
ＭＯＳトランジスタ（以下、ＮＭＯＳという）８で構成
された相補型ＭＯＳトランジスタ（以下、ＣＭＯＳとい
う）インバータが接続されている。ＰＭＯＳ７はインバ
ータ５の出力信号Ｖ５で、ＮＭＯＳ８はインバータ６の
出力信号Ｖ６でそれぞれオン，オフ制御され、それらの
ＰＭＯＳ７とＮＭＯＳ８間に接続された出力端子２から
出力信号Ｖ２が出力されるようになっている。2. Description of the Related Art Conventionally, techniques in such a field include:
Some of them are described in JP-A-58-188931. The configuration will be described below with reference to the drawings. Figure 2
It is a circuit diagram which shows one structural example of the conventional MOS drive circuit.
This MOS drive circuit has an input terminal 1 for inputting an input signal V1, an output terminal 2 for outputting an output signal V2, a power supply terminal 3 to which a high power supply potential VCC is applied, and a power supply terminal 4 to which a low power supply potential VSS is applied. Is equipped with. An inverter 6 having a long fall time of an output signal and an inverter 6 having a long rise time of an output signal are connected in parallel to the input terminal 1. Between the power supply terminals 3 and 4, a complementary MOS transistor (hereinafter referred to as CMOS) inverter including a P-channel type MOS transistor (hereinafter referred to as PMOS) 7 and an N-channel type MOS transistor (hereinafter referred to as NMOS) 8 is provided. It is connected. The PMOS 7 is turned on / off by the output signal V5 of the inverter 5 and the NMOS 8 is turned on / off by the output signal V6 of the inverter 6, and the output signal V2 is outputted from the output terminal 2 connected between the PMOS 7 and the NMOS 8. ing.

【０００３】図３は、図２各部の信号波形図である。入
力信号Ｖ１が入力端子１に与えられると、この入力信号
Ｖ１がインバータ５，６でそれぞれ反転されて信号Ｖ
５，Ｖ６となる。そして各信号Ｖ５，Ｖ６によりＰＭＯ
Ｓ７及びＮＭＯＳ８がオン，オフし、入力信号Ｖ１より
少し遅れた出力信号Ｖ２が出力端子２から出力される。
ここで、信号Ｖ５について、ＰＭＯＳ７が期間ｔ_a 〜ｔ
_c 間でオフ、ｔ_c 〜ｔ_d 間でオン、及び期間ｔ_d 〜ｔ_f
間でオフとなるように構成される。同様に、信号Ｖ６に
ついて、ＮＭＯＳ８が期間ｔ_a 〜ｔ_b 間でオン、期間ｔ
_b 〜ｔ_e 間でオフ、及び期間ｔ_e 〜ｔ_f 間でオンとなる
ように構成される。そのため、期間ｔ_b〜ｔ_c 間、及び
期間ｔ_d 〜ｔ_e 間で、ＰＭＯＳ７及びＮＭＯＳ８が共に
オフとなる期間がとれる。従って、論理的にはＰＭＯＳ
７及びＮＭＯＳ８が共にオンとなる期間がなくなり、過
渡時においてそれらのＰＭＯＳ７及びＮＭＯＳ８を介し
て電源端子３・４間を流れる貫通電流を防止できる。FIG. 3 is a signal waveform diagram of each part of FIG. When the input signal V1 is applied to the input terminal 1, the input signal V1 is inverted by the inverters 5 and 6 to generate the signal V1.
5 and V6. Then, the PMO is generated by the signals V5 and V6.
The S7 and the NMOS 8 are turned on and off, and the output signal V2 slightly delayed from the input signal V1 is output from the output terminal 2.
Here, the signal V5, PMOS7 period t _a ~t
On Off, between t _c ~t _d between _c, and time period t _d ~t _f
Configured to turn off between. Similarly, the signal V6, NMOS 8 is turned on between time t _a ~t _b, the period t
off between _b ~t _e, and configured to be turned on between time t _e ~t _f. Therefore, the period in which both the PMOS 7 and the NMOS 8 are turned off can be taken between the periods t _b and t _c and the periods t _d and t _e . Therefore, logically PMOS
There is no period during which both 7 and NMOS 8 are turned on, and it is possible to prevent a through current flowing between the power supply terminals 3 and 4 via the PMOS 7 and NMOS 8 during the transition.

【０００４】[0004]

【発明が解決しようとする課題】しかしながら、従来の
ＭＯＳ駆動回路では、入力信号Ｖ１の立上り及び立下り
時の過渡時においてＰＭＯＳ７及びＮＭＯＳ８が共にオ
フとなるため、出力端子２がフローティング状態（高イ
ンピーダンス状態）ＦＴになる。その上、実際には、イ
ンバータ５，６に立上り及び立下り時の遅れがあるた
め、前記過渡時において電源端子３・４間に貫通電流が
流れるばかりか、その遅れが出力信号Ｖ２に表われると
いう問題点があった。また、入力信号Ｖ１が高レベル
（以下、“Ｈ”レベルという）となる第１の期間と、そ
の後に再び“Ｈ”レベルとなる第２の期間とにおいて、
ＰＭＯＳ７及びＮＭＯＳ８の動作が不安定となって出力
信号Ｖ２の立上り及び立下りのレベル移行が円滑に行わ
れないという問題点もあった。However, in the conventional MOS drive circuit, since the PMOS 7 and the NMOS 8 are both turned off at the transition of the rising and falling of the input signal V1, the output terminal 2 is in a floating state (high impedance). State) It becomes FT. Moreover, in reality, since the inverters 5 and 6 have delays at the time of rising and falling, not only a through current flows between the power supply terminals 3 and 4 at the time of the transient, but also the delay appears in the output signal V2. There was a problem. Further, in a first period in which the input signal V1 is at a high level (hereinafter, referred to as “H” level) and then in a second period in which the input signal V1 is at an “H” level again,
There is also a problem that the operations of the PMOS 7 and the NMOS 8 become unstable and the transition of the output signal V2 between the rising and falling levels is not smoothly performed.

【０００５】これらの問題点を有するため、負荷として
例えば液晶（以下、ＬＣＤという）を駆動する場合、該
ＬＣＤにクロストーク（漏れ）等が発生するという不都
合がある。即ち、ＬＣＤは、例えば、多数のセグメント
と複数のコモン端子との間に液晶材が介装された構造を
している。このようなＬＣＤを従来の回路で駆動する
と、セグメント端子間で出力波形の立上りと立下り遅れ
が不均一となるばかりか、高デュティ比の場合にコモン
端子間で、出力波形の立上りと立下り遅れが不均一にな
ると共に、コモン端子とセグメント端子間でも、出力波
形の遅れが不均一となる。さらに、これらのコモン端子
及びセグメント端子内で最も速く動作した端子以外は、
未だ出力波形がフローティング状態ＦＴのために、ＬＣ
Ｄにクロストークが発生し、コントラストが得にくく、
表示面が不鮮明となる不都合ある。そこで、特開昭５２
−３９３５４号公報、特開昭５８−１９６７２６号公報
等の技術を用いることも考えられるが、未だ技術的に充
分満足のゆくＭＯＳ駆動回路が得られなかった。本発明
は、前記従来技術が持っていた課題として、入力信号の
立上り及び立下り時の過渡時における出力端子のフロー
ティング状態ＦＴや貫通電流の発生、さらに、入力信号
の立上り及び立下り時における出力信号の遅れや、出力
信号のレベル移行が円滑に行われないといった点につい
て解決したＭＯＳ駆動回路を提供するものである。Due to these problems, when driving, for example, a liquid crystal (hereinafter referred to as LCD) as a load, there is a disadvantage that crosstalk (leakage) occurs in the LCD. That is, the LCD has, for example, a structure in which a liquid crystal material is interposed between a large number of segments and a plurality of common terminals. When such an LCD is driven by a conventional circuit, not only the rising and falling delays of the output waveform between the segment terminals become uneven, but also the rising and falling of the output waveform between the common terminals when the duty ratio is high. The delay becomes uneven, and the delay of the output waveform becomes uneven between the common terminal and the segment terminal. Furthermore, except for the terminals that worked fastest in these common terminals and segment terminals,
Since the output waveform is still in the floating state FT, LC
Crosstalk occurs in D, it is difficult to obtain contrast,
There is an inconvenience that the display surface becomes unclear. Therefore, JP-A-52
It is possible to use the techniques disclosed in JP-A-39354 and JP-A-58-196726, but it has not been possible to obtain a MOS drive circuit which is technically sufficiently satisfactory. SUMMARY OF THE INVENTION The present invention has the problems that the above-mentioned conventional art has, as a floating state FT of an output terminal and generation of a shoot-through current during a transition at the time of rising and falling of an input signal, and an output at the time of rising and falling of an input signal. (EN) Provided is a MOS drive circuit which solves the problems of signal delay and smooth transition of output signal level.

【０００６】[0006]

【課題を解決するための手段】第１の発明は、前記課題
を解決するために、第１あるいは第２の信号レベルを有
する入力信号が、該第１の信号レベルから該第２の信号
レベルへの移行及び該第２の信号レベルから該第１の信
号レベルへの移行を行う第１の期間と、該第１の期間の
後に、該第１の信号レベルから該第２の信号レベルへの
移行及び該第２の信号レベルから該第１の信号レベルへ
の移行を行う第２の期間とに応じて、出力端子の電位レ
ベルを変化させるＭＯＳ駆動回路において、スイッチ回
路とタイミング回路と制御回路とを備えている。ここ
で、スイッチ回路では、オン状態時の抵抗値が小さいＭ
ＯＳトランジスタからなる第１のスイッチ手段と、オン
状態時の抵抗値が大きいＭＯＳトランジスタからなる第
２のスイッチ手段とが、前記出力端子と第１の電位レベ
ルを供給する第１の電源端子との間に並列に接続され、
該第２のスイッチ手段と反対のオン，オフ動作をするＭ
ＯＳトランジスタからなる他のスイッチ手段が、該出力
端子と第２の電位レベルを供給する第２の電源端子との
間に接続されている。タイミング回路は、２つの信号レ
ベルを有し、前記第１及び第２の期間において、前記入
力信号が実質的に前記第１の信号レベルから前記第２の
信号レベルへと移行するのに応じて信号レベルが移行す
る第１のタイミング信号と、２つの信号レベルを有し、
前記第１及び第２の期間において、前記入力信号が実質
的に前記第２の信号レベルから前記第１の信号レベルへ
と移行するのに応じて信号レベルが移行する第２のタイ
ミング信号とを生成する回路である。また、制御回路
は、前記第１の期間において、前記第１及び第２のタイ
ミング信号の信号レベルの移行に応じて前記第１及び第
２のスイッチ手段をオン状態にし、前記第２の期間にお
いて、前記第１のタイミング信号の信号レベルの移行に
応じて前記第１のスイッチ手段をオフ状態にした後、前
記第２のタイミング信号の信号レベルの移行に応じて前
記第２のスイッチ手段をオフ状態にする回路である。According to a first aspect of the present invention, in order to solve the above problems, an input signal having a first or second signal level is changed from the first signal level to the second signal level. To the first signal level and the second signal level from the second signal level to the first signal level after the first period, and from the first signal level to the second signal level after the first period. In the MOS drive circuit for changing the potential level of the output terminal in accordance with the transition of the second signal level and the second period for transitioning from the second signal level to the first signal level, a switch circuit, a timing circuit, and a control circuit. And a circuit. Here, in the switch circuit, the resistance value M in the ON state is small.
The first switch means composed of the OS transistor and the second switch means composed of the MOS transistor having a large resistance value in the ON state are connected to the output terminal and the first power supply terminal for supplying the first potential level. Connected in parallel between
M for performing on / off operation opposite to the second switch means
Another switch means composed of an OS transistor is connected between the output terminal and a second power supply terminal that supplies a second potential level. The timing circuit has two signal levels and is responsive to the input signal substantially transitioning from the first signal level to the second signal level during the first and second time periods. A first timing signal at which the signal level transitions and two signal levels,
A second timing signal whose signal level shifts in response to the input signal substantially shifting from the second signal level to the first signal level in the first and second periods. It is a circuit to generate. Further, the control circuit turns on the first and second switch means in response to the transition of the signal levels of the first and second timing signals in the first period, and in the second period. , After turning off the first switch means in response to the transition of the signal level of the first timing signal, and then turning off the second switch means in response to the transition of the signal level of the second timing signal It is a circuit that makes the state.

【０００７】第２の発明は、第１の発明と同様のＭＯＳ
駆動回路において、第１の発明と異なる構成のスイッチ
回路とタイミング回路と制御回路とを備えている。ここ
で、スイッチ回路では、オン状態時の抵抗値が小さいＭ
ＯＳトランジスタからなる第１のスイッチ手段と、オン
状態時の抵抗値が大きいＭＯＳトランジスタからなる第
２のスイッチ手段とが、前記出力端子と第１の電位レベ
ルを供給する第１の電源端子との間に並列に接続され、
オン状態時の抵抗値が小さいＭＯＳトランジスタからな
る第３のスイッチ手段と、オン状態時の抵抗値が大きい
ＭＯＳトランジスタからなる第４のスイッチ手段とが、
該出力端子と第２の電位レベルを供給する第２の電源端
子との間に並列に接続されている。タイミング回路は、
２つの信号レベルを有し、前記第１及び第２の期間にお
いて、前記入力信号が実質的に前記第１の信号レベルか
ら前記第２の信号レベルへと移行するのに応じて信号レ
ベルが移行する第１のタイミング信号と、２つの信号レ
ベルを有し、前記第１及び第２の期間において、前記入
力信号が実質的に前記第２の信号レベルから前記第１の
信号レベルへと移行するのに応じて信号レベルが移行す
る第２のタイミング信号とを生成する回路である。ま
た、制御回路は、前記第１の期間において、前記第１の
タイミング信号の信号レベルの移行に応じて前記第３の
スイッチ手段をオフ状態にし、前記第２のタイミング信
号の信号レベルの移行に応じて前記第１及び第２のスイ
ッチ手段をオン状態にすると共に前記第４のスイッチ手
段をオフ状態にし、前記第２の期間において、前記第１
のタイミング信号の信号レベルの移行に応じて前記第１
のスイッチ手段をオフ状態にした後、前記第２のタイミ
ング信号の信号レベルの移行に応じて前記第３及び第４
のスイッチ手段をオン状態にすると共に前記第２のスイ
ッチ手段をオフ状態にする回路である。A second invention is a MOS similar to the first invention.
The drive circuit includes a switch circuit, a timing circuit, and a control circuit, which have different configurations from those of the first invention. Here, in the switch circuit, the resistance value M in the ON state is small.
The first switch means composed of the OS transistor and the second switch means composed of the MOS transistor having a large resistance value in the ON state are connected to the output terminal and the first power supply terminal for supplying the first potential level. Connected in parallel between
The third switch means composed of a MOS transistor having a small resistance value in the on state and the fourth switch means composed of a MOS transistor having a large resistance value in the on state are provided.
It is connected in parallel between the output terminal and a second power supply terminal that supplies a second potential level. The timing circuit
The signal level has two signal levels, and the signal level shifts in response to the input signal substantially shifting from the first signal level to the second signal level in the first and second periods. A first timing signal and two signal levels, the input signal substantially transitions from the second signal level to the first signal level during the first and second periods. And a second timing signal whose signal level changes according to the above. Further, the control circuit turns off the third switch means in response to the transition of the signal level of the first timing signal during the first period, and transitions the transition of the signal level of the second timing signal. Accordingly, the first and second switch means are turned on and the fourth switch means is turned off, and the first and second switch means are turned on during the second period.
In accordance with the transition of the signal level of the timing signal of
After turning off the switch means of the second timing signal, the third and fourth switching elements are turned on in response to the transition of the signal level of the second timing signal.
Is a circuit for turning on the switch means and turning off the second switch means.

【０００８】[0008]

【作用】第１及び第２の発明によれば、以上のようにＭ
ＯＳ駆動回路を構成したので、タイミング回路は、第１
及び第２の期間において、入力信号が第１の信号レベル
から第２の信号レベルへの移行に応じて信号レベルが移
行する第１のタイミング信号と、該第１及び第２の期間
において、該入力信号が第２の信号レベルから第１の信
号レベルへの移行に応じて信号レベルが移行する第２の
タイミング信号とを生成し、それらの第１及び第２のタ
イミング信号を制御回路へ与える。制御回路では、第１
及び第２のタイミング信号に基づき、スイッチ回路内の
スイッチ手段をオン，オフ動作させ、入力信号に応じて
出力端子の電位レベルを変化させる。ここで、入力信号
の移行に対して、第１の期間と第２の期間では、タイミ
ング回路から出力される各タイミング信号の信号レベル
が移行する。そのため、移行した第１及び第２のタイミ
ング信号の信号レベルによって、第１と第２の期間のど
ちらの期間による移行かを制御回路が容易に認識できる
ので、各期間に対応するスイッチ回路のオン，オフ動作
が確実に行われ、出力端子の電位レベルの移行が確実に
行われる。従って、前記課題を解決できるのである。According to the first and second inventions, as described above, M
Since the OS drive circuit is configured, the timing circuit is
And a second timing period in which the input signal changes its signal level in response to the change from the first signal level to the second signal level, and in the first and second periods, A second timing signal whose signal level shifts in response to a shift of the input signal from the second signal level to the first signal level, and supplies the first and second timing signals to the control circuit. . In the control circuit, the first
And, based on the second timing signal, the switch means in the switch circuit is turned on and off, and the potential level of the output terminal is changed according to the input signal. Here, the signal level of each timing signal output from the timing circuit shifts in the first period and the second period with respect to the shift of the input signal. Therefore, the control circuit can easily recognize which of the first and second periods the transition takes place based on the signal levels of the shifted first and second timing signals, so that the switch circuit corresponding to each period is turned on. , The off operation is surely performed, and the potential level of the output terminal is surely changed. Therefore, the above problem can be solved.

【０００９】[0009]

【実施例】図１は、本発明の実施例を示すＭＯＳ駆動回
路の回路図である。このＭＯＳ駆動回路は、タイミング
回路１０から出力される第１及び第２のタイミング信号
Ｖ１２，Ｖ１３によって制御回路２０が動作し、該制御
回路２０から出力される制御信号Ｖ２１，Ｖ２２，Ｖ２
３によってスイッチ回路３０がオン，オフ動作する構成
になっている。タイミング回路１０は、第１の信号レベ
ル（例えば、低レベル、以下“Ｌ”レベルという）及び
第２の信号レベル（例えば、“Ｈ”レベル）を有する入
力信号Ｖ１１が入力される入力端子１１を備え、その入
力端子１１が２個のトグル型フリップフロップ（以下、
Ｔ−ＦＦという）１２，１３の各クロック入力端子に接
続されている。一方のＴ−ＦＦ１２は、データ入力端子
Ｄ、２つの信号レベル（例えば、“Ｈ”レベルと“Ｌ”
レベル）を有する第１のタイミング信号Ｖ１２を出力す
る出力端子Ｑ、及び該データ入力端子Ｄに接続された反
転出力端子Ｑ^- を備え、入力信号Ｖ１１の前縁で動作す
る回路である。他方のＴ−ＦＦ１３は、データ入力端子
Ｄ、２つの信号レベル（例えば、“Ｈ”レベルと“Ｌ”
レベル）を有する第２のタイミング信号Ｖ１３を出力す
る出力端子Ｑ、及び該データ入力端子Ｄに接続された反
転出力端子Ｑ^- を備え、入力信号Ｖ１１の後縁で動作す
る回路である。FIG. 1 is a circuit diagram of a MOS drive circuit showing an embodiment of the present invention. In this MOS drive circuit, the control circuit 20 operates according to the first and second timing signals V12, V13 output from the timing circuit 10, and the control signals V21, V22, V2 output from the control circuit 20.
3, the switch circuit 30 is turned on and off. The timing circuit 10 has an input terminal 11 to which an input signal V11 having a first signal level (for example, low level, hereinafter referred to as “L” level) and a second signal level (for example, “H” level) is input. The input terminal 11 has two toggle flip-flops (hereinafter,
(Referred to as T-FF) 12 and 13 are connected to respective clock input terminals. One T-FF 12 has a data input terminal D, two signal levels (for example, “H” level and “L” level).
Is a circuit provided with an output terminal Q for outputting a first timing signal V12 having a level) and an inverting output terminal Q ⁻ connected to the data input terminal D, and operating at the leading edge of the input signal V11. The other T-FF 13 has a data input terminal D, two signal levels (for example, “H” level and “L”).
Is a circuit having an output terminal Q for outputting a second timing signal V13 having a level) and an inverting output terminal Q ⁻ connected to the data input terminal D, and operating at the trailing edge of the input signal V11.

【００１０】制御回路２０は、タイミング信号Ｖ１３を
反転して制御信号Ｖ２１を出力するインバータ２１と、
該タイミング信号Ｖ１２及びＶ１３の否定論理和をとっ
て制御信号Ｖ２２を出力する２入力ＮＯＲゲート２２
と、該タイミング信号Ｖ１２及びＶ１３の否定論理積を
とって制御信号Ｖ２３を出力する２入力ＮＡＮＤゲート
２３とで、構成されている。インバータ２１、ＮＯＲゲ
ート２２、及びＮＡＮＤゲート２３の各出力側には、出
力端子２４，２５，２６がそれぞれ接続されている。ス
イッチ回路３０は、オン状態時の抵抗値が例えば１０Ｋ
Ω〜５０ＫΩのようにそれぞれ大きな第２のスイッチ手
段であるＰＭＯＳ３１及び第４のスイッチ手段であるＮ
ＭＯＳ３２の直列回路と、オン状態時の抵抗値が例えば
１ＫΩ〜５ＫΩのようにそれぞれ小さな第１のスイッチ
手段であるＰＭＯＳ３３及び第３のスイッチ手段である
ＮＭＯＳ３４の直列回路とを有し、それらの２個の直列
回路が第１と第２の電源端子３５，３６間に並列に接続
されている。第１の電源端子３５には第１の電位レベル
（例えば、高電源電位ＶCC）が印加され、さらに第２の
電源端子３６には第２の電位レベル（例えば、低電源電
位ＶSS）が印加される。ＰＭＯＳ３１，３３の各ソース
は電源端子３５に、各ドレインはＮＭＯＳ３２，３４の
ドレイン及び出力信号Ｖ３７を出力する出力端子３７に
それぞれ接続されている。ＰＭＯＳ３１のゲートは出力
端子２４に、ＰＭＯＳ３３のゲートは出力端子２６に、
それぞれ接続されている。また、ＮＭＯＳ３２，３４の
各ソースは電源端子３６に接続されると共に、該ＮＭＯ
Ｓ３２のゲートが出力端子２４に、該ＮＭＯＳ３４のゲ
ートが出力端子２５にそれぞれ接続されている。The control circuit 20 inverts the timing signal V13 and outputs a control signal V21, and an inverter 21.
Two-input NOR gate 22 which outputs a control signal V22 by taking the NOR of the timing signals V12 and V13
And a 2-input NAND gate 23 that outputs a control signal V23 by taking the NAND of the timing signals V12 and V13. Output terminals 24, 25, and 26 are connected to the respective output sides of the inverter 21, NOR gate 22, and NAND gate 23. The switch circuit 30 has an on-state resistance value of, for example, 10K.
.OMEGA. To 50 K.OMEGA., Each of which is a large second switch means PMOS31 and fourth switch means N.
It has a series circuit of a MOS 32 and a series circuit of a PMOS 33 which is a first switch means and a NMOS 34 which is a third switch means each having a small resistance value in the ON state, for example, 1 KΩ to 5 KΩ. A series circuit is connected in parallel between the first and second power supply terminals 35 and 36. A first potential level (eg, high power supply potential VCC) is applied to the first power supply terminal 35, and a second potential level (eg, low power supply potential VSS) is applied to the second power supply terminal 36. It The sources of the PMOSs 31 and 33 are connected to the power supply terminal 35, and the drains thereof are connected to the drains of the NMOSs 32 and 34 and the output terminal 37 for outputting the output signal V37. The gate of the PMOS 31 is the output terminal 24, the gate of the PMOS 33 is the output terminal 26,
Each is connected. Further, the sources of the NMOSs 32 and 34 are connected to the power supply terminal 36, and
The gate of S32 is connected to the output terminal 24, and the gate of the NMOS 34 is connected to the output terminal 25.

【００１１】図４は図１各部の信号波形を示すタイミン
グ図であり、この図を参照しつつ図１の回路の動作を説
明する。なお、図４において、時刻ｔ₁ は入力信号Ｖ１
１であるクロック信号が“Ｌ”レベルであるとき、時刻
ｔ₂ は同信号Ｖ１１が最初に立上って“Ｈ”レベルにな
ったとき、時刻ｔ₃ は同信号Ｖ１１の“Ｈ”レベルの立
上り時、時刻ｔ₄ は同信号Ｖ１１の次の立上り時、及び
時刻ｔ₅ は同信号Ｖ１１の次の立下り時をそれぞれ示し
ている。入力信号Ｖ１１の時刻ｔ₂ 〜ｔ₃ 付近は第１の
期間、時間ｔ₄ 〜ｔ₅ 付近は第２の期間である。先ず、
時刻ｔ₁ において、入力端子１１に入力される入力信号
Ｖ１１が“Ｌ”レベルであると、Ｔ−ＦＦ１２から出力
されるタイミング信号Ｖ１２が“Ｌ”レベルとなる。同
時に、Ｔ−ＦＦ１３では入力信号Ｖ１１が反転されて入
力されるので、出力されるタイミング信号Ｖ１３が
“Ｌ”レベルとなる。タイミング信号Ｖ１３はインバー
タ２１で反転されて“Ｈ”レベルの制御信号Ｖ２１とな
り、出力端子２４を介してＰＭＯＳ３１及びＮＭＯＳ３
２の各ゲートへ送られる。また、“Ｌ”レベルのタイミ
ング信号Ｖ１２，Ｖ１３はＮＯＲゲート２２で“Ｈ”レ
ベルの制御信号Ｖ２２となり、出力端子２５を介してＮ
ＭＯＳ３４のゲートへ送られる。さらに、“Ｌ”レベル
のタイミング信号Ｖ１２，Ｖ１３はＮＡＮＤゲート２３
で“Ｈ”レベルの制御信号Ｖ２３となり、出力端子２６
を介してＰＭＯＳ３３に与えられる。すると、ＰＭＯＳ
３１，３３がオフすると共にＮＭＯＳ３２，３４がオン
し、出力端子３７から低電源電位ＶSSが出力される。こ
の際、電源端子３５・３６間には貫通電流が流れず、出
力端子３７もフローティング状態ＦＴではない。FIG. 4 is a timing chart showing the signal waveform of each part of FIG. 1, and the operation of the circuit of FIG. 1 will be described with reference to this figure. In FIG. 4, the time t ₁ is the input signal V1
When 1 is a clock signal is at "L" level, the time t ₂ when the signal V11 is first turned to the "H" level I rise, time t ₃ is the signal V11 "H" level At the time of rising, time t ₄ shows the next rising of the signal V11, and time t ₅ shows the next falling of the signal V11. The vicinity of times t _{2 to} t ₃ of the input signal V11 is the first period, and the vicinity of times t _{4 to} t ₅ is the second period. First,
At time t ₁ , when the input signal V11 input to the input terminal 11 is at “L” level, the timing signal V12 output from the T-FF 12 becomes “L” level. At the same time, since the input signal V11 is inverted and input to the T-FF 13, the output timing signal V13 becomes "L" level. The timing signal V13 is inverted by the inverter 21 to become the “H” level control signal V21, and the PMOS 31 and the NMOS 3 are output via the output terminal 24.
2 is sent to each gate. Further, the “L” level timing signals V12 and V13 become the “H” level control signal V22 at the NOR gate 22, and the N level signal is output via the output terminal 25.
It is sent to the gate of the MOS 34. Further, the timing signals V12 and V13 of "L" level are transferred to the NAND gate 23.
Becomes the control signal V23 of "H" level, and the output terminal 26
Is given to the PMOS 33 via. Then, PMOS
31 and 33 are turned off, NMOSs 32 and 34 are turned on, and the low power supply potential VSS is output from the output terminal 37. At this time, a through current does not flow between the power supply terminals 35 and 36, and the output terminal 37 is not in the floating state FT either.

【００１２】時刻ｔ₂ において、入力信号Ｖ１１が
“Ｈ”レベルとなると、タイミング信号Ｖ１２が“Ｈ”
レベルとなって制御信号Ｖ２２が“Ｌ”レベルとなる。
従って、ＰＭＯＳ３１，３３及びＮＭＯＳ３４がオフ
で、ＮＭＯＳ３２がオン状態にある。このため、ＮＭＯ
Ｓ３２を通して出力端子３７から低電源電位ＶSSが出力
される。この際、前記時刻ｔ₁ と同様に、貫通電流が流
れず、出力端子３７もフローティング状態ＦＴではな
い。時刻ｔ₃ において、入力信号Ｖ１１が“Ｌ”レベル
に立下ると、タイミング信号Ｖ１３が“Ｈ”レベルとな
って制御信号Ｖ２１が“Ｌ”レベルになると共に、制御
信号Ｖ２３が“Ｌ”レベルとなる。従って、ＮＭＯＳ３
２，３４がオフし、ＰＭＯＳ３１，３３がオンする。こ
のため、出力端子３７にはＰＭＯＳ３１，３３を通して
高電源電位ＶCCが出力される。この際、ＰＭＯＳ３１，
３３からＮＭＯＳ３２を通して貫通電流が流れる。とこ
ろが、ＮＭＯＳ３２のオン状態時の抵抗値が例えば１０
ＫΩ〜５０ＫΩという高抵抗のため、従来のようなオン
状態時の抵抗値が１ＫΩ〜５ＫΩ程度のＣＭＯＳインバ
ータに比べ、貫通電流を１／２０〜１／１００程度まで
減少させることが可能となるばかりか、出力端子３７も
フローティング状態ＦＴとはならない。時刻ｔ₄ におい
て、入力信号Ｖ１１が“Ｈ”レベルに立上ると、タイミ
ング信号Ｖ１２が“Ｌ”レベルになって制御信号Ｖ２３
が“Ｈ”レベルとなる。従って、ＮＭＯＳ３２，３４及
びＰＭＯＳ３３はオフで、ＰＭＯＳ３１はオン状態にあ
る。このため、出力端子３７からは、ＰＭＯＳ３１を通
して高電源電位ＶCCが出力される。この際、貫通電流は
流れず、出力端子３７もフローティング状態ＦＴにはな
らない。At time t ₂ , when the input signal V11 becomes "H" level, the timing signal V12 becomes "H".
Then, the control signal V22 becomes "L" level.
Therefore, the PMOSs 31, 33 and the NMOS 34 are off, and the NMOS 32 is on. Therefore, NMO
The low power supply potential VSS is output from the output terminal 37 through S32. At this time, a through current does not flow and the output terminal 37 is not in the floating state FT, as at the time t ₁ . At time t ₃ , when the input signal V11 falls to "L" level, the timing signal V13 becomes "H" level, the control signal V21 becomes "L" level, and the control signal V23 becomes "L" level. Become. Therefore, NMOS3
2, 34 are turned off and PMOSs 31, 33 are turned on. Therefore, the high power supply potential VCC is output to the output terminal 37 through the PMOSs 31 and 33. At this time, the PMOS 31,
A through current flows from 33 through the NMOS 32. However, the resistance value of the NMOS 32 in the ON state is, for example, 10
Due to the high resistance of KΩ to 50 KΩ, it is possible to reduce the through current to about 1/20 to 1/100 as compared with the conventional CMOS inverter having a resistance value in the ON state of about 1 KΩ to 5 KΩ. Alternatively, the output terminal 37 also does not enter the floating state FT. At time t ₄ , when the input signal V11 rises to the “H” level, the timing signal V12 becomes the “L” level and the control signal V23.
Becomes "H" level. Therefore, the NMOSs 32 and 34 and the PMOS 33 are off, and the PMOS 31 is on. Therefore, the output terminal 37 outputs the high power supply potential VCC through the PMOS 31. At this time, a through current does not flow and the output terminal 37 does not enter the floating state FT.

【００１３】その後、時刻ｔ₅ において、入力信号Ｖ１
１が立下ると、タイミング信号Ｖ１３が“Ｌ”レベルと
なって制御信号Ｖ２１が“Ｈ”レベルになると共に、制
御信号Ｖ２２が“Ｈ”レベルになる。従って、ＰＭＯＳ
３１，３３がオフし、ＮＭＯＳ３２，３４がオンする。
このため、出力端子３７からはＮＭＯＳ３２，３４を通
して低電源電位ＶSSが出力される。この際、ＰＭＯＳ３
１からＮＭＯＳ３２，３４を通して貫通電流が流れる
が、該ＰＭＯＳ３１のオン状態時の抵抗値が例えば１０
ＫΩ〜５０ＫΩという高抵抗のため、従来に比べて貫通
電流を１／２０〜１／１００程度まで減少させることが
できるばかりか、出力端子３７もフローティング状態Ｆ
Ｔとはならない。さらに本実施例にあっては、ＰＭＯＳ
３３及びＮＭＯＳ３４のオン状態時の抵抗値が例えば１
ＫΩ〜５ＫΩという低抵抗のため、出力信号Ｖ３７のド
ライブ能力が従来の回路と変わらないばかりか、従来の
ように貫通電流防止のために出力信号Ｖ２の立上り及び
立下り時の信号遅れを利用しないため、該出力信号Ｖ３
７の立上り及び立下り遅れが生じない。Thereafter, at time t ₅ , the input signal V1
When 1 falls, the timing signal V13 becomes "L" level, the control signal V21 becomes "H" level, and the control signal V22 becomes "H" level. Therefore, the PMOS
31 and 33 are turned off, and NMOS 32 and 34 are turned on.
Therefore, the low power supply potential VSS is output from the output terminal 37 through the NMOSs 32 and 34. At this time, PMOS3
A through current flows from 1 to the NMOS 32 and 34, but the resistance value of the PMOS 31 in the ON state is, for example, 10
Due to the high resistance of KΩ to 50 KΩ, not only the through current can be reduced to about 1/20 to 1/100, but also the output terminal 37 is in the floating state F.
It cannot be T. Further, in this embodiment, the PMOS
The resistance value of the ON state of 33 and the NMOS 34 is, for example, 1
Since the resistance is as low as KΩ to 5 KΩ, the drive capability of the output signal V37 is not different from that of the conventional circuit, and the signal delay at the time of rising and falling of the output signal V2 is not used to prevent shoot-through current as in the conventional case. Therefore, the output signal V3
No rising or falling delay of 7.

【００１４】このように、本実施例では、出力信号Ｖ３
７の信号レベルが移行する際の過渡状態における貫通電
流を減少し、消費電流を抑制すると共に、ＰＭＯＳ３
１，３３及びＮＭＯＳ３２，３４のソース側に発生する
トランジェント波形（過渡的な波形）を減少させるばか
りか、過渡状態での出力端子３７のフローティング状態
ＦＴを防止できる。その上、タイミング回路１０を設け
たので、入力信号Ｖ１１の移行に対して、図４の時刻ｔ
₂ 〜ｔ₃ 付近の第１の期間と、時刻ｔ₄ 〜ｔ₅ 付近の第
２の期間とでは、第１及び第２のタイミング信号Ｖ１
２，Ｖ１３の信号レベルが移行する。そのため、移行し
た第１及び第２のタイミング信号Ｖ１２，Ｖ１３の信号
レベルによって、第１と第２の期間のどちらの期間によ
る移行かを制御回路２０が容易に認識できる。その結
果、第１及び第２の期間に対応するスイッチ回路３０の
オン，オフ動作が確実に行われ、出力信号Ｖ３７の信号
レベルの移行を確実に行わせることができる。従って、
本実施例の回路を用いて例えばＬＣＤを駆動する場合、
クロストークが少なく、電源端子３５，３６に発生する
トランジェント波形も少ないため、高いコントラストで
鮮明な画像表示が可能となる。Thus, in this embodiment, the output signal V3
The through current in the transient state when the signal level of 7 shifts is reduced, the consumption current is suppressed, and the PMOS 3
In addition to reducing the transient waveform (transient waveform) generated on the source side of the transistors 1, 33 and the NMOSs 32, 34, the floating state FT of the output terminal 37 in the transient state can be prevented. Moreover, since the timing circuit 10 is provided, the time t of FIG.
A first period of around ₂ ~t _3, the time t ₄ at the ~t ₅ second period in the vicinity, the first and second timing signals V1
The signal level of 2, V13 shifts. Therefore, the control circuit 20 can easily recognize which period, the first period or the second period, is to be transitioned, depending on the signal levels of the transitioned first and second timing signals V12 and V13. As a result, the on / off operation of the switch circuit 30 corresponding to the first and second periods is reliably performed, and the signal level of the output signal V37 can be reliably shifted. Therefore,
When, for example, an LCD is driven using the circuit of this embodiment,
Since the crosstalk is small and the transient waveforms generated at the power supply terminals 35 and 36 are also small, it is possible to display a clear image with high contrast.

【００１５】なお、上記実施例では、スイッチ手段とし
てＰＭＯＳ３１，３３及びＮＭＯＳ３２，３４を用いた
が、例えば図５（１），（２）に示すようなアナログス
イッチを用いることも可能である。ここで、図５（１）
のアナログスイッチ５０は、ＰＭＯＳ５１とＮＭＯＳ５
２の各ソース及びドレインを相互に接続すると共に、そ
のＰＭＯＳ５１及びＮＭＯＳ５２の各ゲートにはインバ
ータ５３を通して逆相信号を入力し、該ＰＭＯＳ５１及
びＮＭＯＳ５２をオン，オフが同時に行われるように構
成したものである。同様に、図５（２）のアナログスイ
ッチ６０は、ＮＭＯＳ６１とＰＭＯＳ６２の各ソース及
びドレインを相互に接続すると共に、そのＮＭＯＳ６１
及びＰＭＯＳ６２の各ゲートをインバータ６３を介して
接続したものである。このようなアナログスイッチ５
０，６０を用いる場合、図１のＰＭＯＳ３１，３３及び
ＮＭＯＳ３２，３４に代えて、制御信号Ｖ２１によって
動作する２つのアナログスイッチ５０及び６０と、制御
信号Ｖ２２によって動作するアナログスイッチ６０と制
御信号Ｖ２３によって動作するアナログスイッチ５０を
配置することで、上記実施例と同様の利点を有する。ま
た、上記実施例のタイミング回路１０及び制御回路２０
も種々の変形が可能である。In the above embodiment, the PMOS 31, 33 and the NMOS 32, 34 are used as the switch means, but it is also possible to use an analog switch as shown in FIGS. 5 (1) and 5 (2), for example. Here, FIG. 5 (1)
The analog switch 50 is a PMOS 51 and an NMOS 5
The source and drain of 2 are connected to each other, and a reverse phase signal is input to the respective gates of the PMOS 51 and NMOS 52 through an inverter 53 so that the PMOS 51 and NMOS 52 are turned on and off at the same time. is there. Similarly, the analog switch 60 of FIG. 5B connects the sources and drains of the NMOS 61 and the PMOS 62 to each other, and
And the gates of the PMOS 62 are connected via an inverter 63. Such an analog switch 5
When 0 and 60 are used, instead of the PMOSs 31 and 33 and the NMOSs 32 and 34 of FIG. 1, two analog switches 50 and 60 operated by the control signal V21, an analog switch 60 operated by the control signal V22 and a control signal V23 are used. By arranging the operating analog switch 50, the same advantages as those of the above-described embodiment are obtained. In addition, the timing circuit 10 and the control circuit 20 of the above embodiment
Also, various modifications are possible.

【００１６】[0016]

【発明の効果】以上詳細に説明したように、第１及び第
２の発明によれば、タイミング回路から出力される第１
及び第２のタイミング信号によって制御回路を動作さ
せ、該制御回路の出力信号によってスイッチ回路内のス
イッチ手段をオン，オフ動作させるようにしたので、出
力信号の信号レベルが移行する際の過渡状態における貫
通電流を減少できると共に、出力端子のフローティング
状態を防止できる。しかも、第１及び第２の期間におい
て、入力信号が第１の信号レベルから第２の信号レベル
への移行に応じて信号レベルが移行する第１のタイミン
グ信号と、第１及び第２の期間において、入力信号が第
２の信号レベルから第１の信号レベルへの移行に応じて
信号レベルが移行する第２のタイミング信号とを生成す
るタイミング回路を設けたので、入力信号の移行に対し
て、第１の期間と第２の期間では各タイミング信号の信
号レベルが移行する。そのため、移行した第１及び第２
のタイミング信号の信号レベルによって、第１と第２の
期間のどちらの期間による移行かを制御回路が容易に認
識でき、その結果、各期間に対応するスイッチ回路の動
作が確実に行われ、出力信号の信号レベルの移行を確実
に行わせることができる。従って、本発明のＭＯＳ駆動
回路を用いて例えばＬＣＤを駆動する場合、クロストー
クが少なく、しかも貫通電流により電源端子に発生する
トランジェント波形を抑制できるため、より高いコント
ラストで鮮明な画像表示が可能となる。As described in detail above, according to the first and second inventions, the first circuit output from the timing circuit is used.
Also, the control circuit is operated by the second timing signal and the switch means in the switch circuit is turned on and off by the output signal of the control circuit. Therefore, in the transient state when the signal level of the output signal changes. Through current can be reduced and the floating state of the output terminal can be prevented. Moreover, in the first and second periods, the first timing signal in which the signal level shifts in response to the shift of the input signal from the first signal level to the second signal level, and the first and second periods In the above, since the timing circuit that generates the second timing signal that the input signal transitions from the second signal level to the first signal level is provided, , The signal level of each timing signal shifts in the first period and the second period. Therefore, the first and second transition
The control circuit can easily recognize which of the first period and the second period the transition is made by the signal level of the timing signal, and as a result, the operation of the switch circuit corresponding to each period is surely performed and the output is performed. The signal level of the signal can be surely changed. Therefore, when an LCD is driven using the MOS drive circuit of the present invention, crosstalk is small, and transient waveforms generated at the power supply terminals due to shoot-through current can be suppressed. Therefore, clear image display with higher contrast is possible. Become.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の実施例を示すＭＯＳ駆動回路の回路図
である。FIG. 1 is a circuit diagram of a MOS drive circuit showing an embodiment of the present invention.

【図２】従来のＭＯＳ駆動回路の回路図である。FIG. 2 is a circuit diagram of a conventional MOS drive circuit.

【図３】図２各部の信号波形図である。FIG. 3 is a signal waveform diagram of each part in FIG.

【図４】図１各部の信号波形図である。FIG. 4 is a signal waveform diagram of each part in FIG.

【図５】図１中のスイッチ手段の変形例を示す回路図で
ある。5 is a circuit diagram showing a modified example of the switch means in FIG.

【符号の説明】[Explanation of symbols]

１０ タイミング回路 １１ 入力端子 １２，１３ Ｔ−ＦＦ ２０ 制御回路 ２１ インバータ ２２ ＮＯＲゲート ２３ ＮＡＮＤゲート ３０ スイッチ回路 ３１，３３ ＰＭＯＳ ３２，３４ ＮＭＯＳ ３５，３６ 電源端子 ３７ 出力端子 Ｖ１１ 入力信号 Ｖ１２，Ｖ１３ タイミング信号 Ｖ３７ 出力信号 ＶCC 高電源電位 ＶSS 低電源電位 10 Timing Circuit 11 Input Terminals 12, 13 T-FF 20 Control Circuit 21 Inverter 22 NOR Gate 23 NAND Gate 30 Switch Circuit 31, 33 PMOS 32, 34 NMOS 35, 36 Power Supply Terminal 37 Output Terminal V11 Input Signal V12, V13 Timing Signal V37 output signal VCC high power supply potential VSS low power supply potential

Claims (2)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 第１あるいは第２の信号レベルを有する
入力信号が、該第１の信号レベルから該第２の信号レベ
ルへの移行及び該第２の信号レベルから該第１の信号レ
ベルへの移行を行う第１の期間と、該第１の期間の後
に、該第１の信号レベルから該第２の信号レベルへの移
行及び該第２の信号レベルから該第１の信号レベルへの
移行を行う第２の期間とに応じて、出力端子の電位レベ
ルを変化させるＭＯＳ駆動回路において、 オン状態時の抵抗値が小さいＭＯＳトランジスタからな
る第１のスイッチ手段とオン状態時の抵抗値が大きいＭ
ＯＳトランジスタからなる第２のスイッチ手段とが前記
出力端子と第１の電位レベルを供給する第１の電源端子
との間に並列に接続され、該第２のスイッチ手段と反対
のオン，オフ動作をするＭＯＳトランジスタからなる他
のスイッチ手段が該出力端子と第２の電位レベルを供給
する第２の電源端子との間に接続されたスイッチ回路
と、 ２つの信号レベルを有し、前記第１及び第２の期間にお
いて、前記入力信号が実質的に前記第１の信号レベルか
ら前記第２の信号レベルへと移行するのに応じて信号レ
ベルが移行する第１のタイミング信号と、２つの信号レ
ベルを有し、前記第１及び第２の期間において、前記入
力信号が実質的に前記第２の信号レベルから前記第１の
信号レベルへと移行するのに応じて信号レベルが移行す
る第２のタイミング信号とを生成するタイミング回路
と、 前記第１の期間において、前記第１及び第２のタイミン
グ信号の信号レベルの移行に応じて前記第１及び第２の
スイッチ手段をオン状態にし、前記第２の期間におい
て、前記第１のタイミング信号の信号レベルの移行に応
じて前記第１のスイッチ手段をオフ状態にした後、前記
第２のタイミング信号の信号レベルの移行に応じて前記
第２のスイッチ手段をオフ状態にする制御回路とを、 備えたことを特徴とするＭＯＳ駆動回路。1. An input signal having a first or second signal level transitions from the first signal level to the second signal level and from the second signal level to the first signal level. And a transition from the first signal level to the second signal level and from the second signal level to the first signal level after the first period. In the MOS drive circuit that changes the potential level of the output terminal in accordance with the second period during which the transition is made, the first switch means including a MOS transistor having a small resistance value in the on state and the resistance value in the on state are Big M
A second switch means composed of an OS transistor is connected in parallel between the output terminal and a first power supply terminal supplying a first potential level, and an ON / OFF operation opposite to the second switch means. And a switch circuit connected between the output terminal and a second power supply terminal for supplying a second potential level, and another switch means having two signal levels. And a second timing signal, the signal level of which changes in response to the input signal substantially changing from the first signal level to the second signal level in the second period, and two signals. A second level having a level, the signal level transitioning in response to the input signal substantially transitioning from the second signal level to the first signal level during the first and second periods. Taimi A timing circuit for generating a ringing signal, and turning on the first and second switch means in response to the transition of the signal levels of the first and second timing signals in the first period. In the second period, the first switch means is turned off in response to the transition of the signal level of the first timing signal, and then the second switch is responded to the transition of the signal level of the second timing signal. A MOS drive circuit, comprising: a control circuit for turning off the switch means. 【請求項２】 第１あるいは第２の信号レベルを有する
入力信号が、該第１の信号レベルから該第２の信号レベ
ルへの移行及び該第２の信号レベルから該第１の信号レ
ベルへの移行を行う第１の期間と、該第１の期間の後
に、該第１の信号レベルから該第２の信号レベルへの移
行及び該第２の信号レベルから該第１の信号レベルへの
移行を行う第２の期間とに応じて、出力端子の電位レベ
ルを変化させるＭＯＳ駆動回路において、 オン状態時の抵抗値が小さいＭＯＳトランジスタからな
る第１のスイッチ手段とオン状態時の抵抗値が大きいＭ
ＯＳトランジスタからなる第２のスイッチ手段とが前記
出力端子と第１の電位レベルを供給する第１の電源端子
との間に並列に接続され、オン状態時の抵抗値が小さい
ＭＯＳトランジスタからなる第３のスイッチ手段とオン
状態時の抵抗値が大きいＭＯＳトランジスタからなる第
４のスイッチ手段とが該出力端子と第２の電位レベルを
供給する第２の電源端子との間に並列に接続されたスイ
ッチ回路と、 ２つの信号レベルを有し、前記第１及び第２の期間にお
いて、前記入力信号が実質的に前記第１の信号レベルか
ら前記第２の信号レベルへと移行するのに応じて信号レ
ベルが移行する第１のタイミング信号と、２つの信号レ
ベルを有し、前記第１及び第２の期間において、前記入
力信号が実質的に前記第２の信号レベルから前記第１の
信号レベルへと移行するのに応じて信号レベルが移行す
る第２のタイミング信号とを生成するタイミング回路
と、 前記第１の期間において、前記第１のタイミング信号の
信号レベルの移行に応じて前記第３のスイッチ手段をオ
フ状態にし、前記第２のタイミング信号の信号レベルの
移行に応じて前記第１及び第２のスイッチ手段をオン状
態にすると共に前記第４のスイッチ手段をオフ状態に
し、前記第２の期間において、前記第１のタイミング信
号の信号レベルの移行に応じて前記第１のスイッチ手段
をオフ状態にした後、前記第２のタイミング信号の信号
レベルの移行に応じて前記第３及び第４のスイッチ手段
をオン状態にすると共に前記第２のスイッチ手段をオフ
状態にする制御回路とを、 備えたことを特徴とするＭＯＳ駆動回路。2. An input signal having a first or second signal level transitions from the first signal level to the second signal level and from the second signal level to the first signal level. And a transition from the first signal level to the second signal level and from the second signal level to the first signal level after the first period. In the MOS drive circuit that changes the potential level of the output terminal in accordance with the second period during which the transition is made, the first switch means including a MOS transistor having a small resistance value in the on state and the resistance value in the on state are Big M
A second switch means composed of an OS transistor, connected in parallel between the output terminal and a first power supply terminal supplying a first potential level, and composed of a MOS transistor having a small resistance value in an ON state; The switch means 3 and the fourth switch means composed of a MOS transistor having a large resistance value in the ON state are connected in parallel between the output terminal and the second power supply terminal for supplying the second potential level. A switch circuit, which has two signal levels and is responsive to the input signal substantially shifting from the first signal level to the second signal level during the first and second periods. A first timing signal having a signal level transition and two signal levels, wherein the input signal is substantially from the second signal level to the first signal during the first and second periods. A timing circuit that generates a second timing signal whose signal level changes in response to a transition to a level; and a second timing signal in accordance with a transition of the signal level of the first timing signal in the first period. The third switch means is turned off, the first and second switch means are turned on and the fourth switch means is turned off according to the transition of the signal level of the second timing signal, and the third switch means is turned off. In the second period, after turning off the first switch means in response to the transition of the signal level of the first timing signal, the third switch is in response to the transition of the signal level of the second timing signal. And a control circuit for turning on the fourth switch means and turning off the second switch means.