JP2523713B2 - Automatic gain control amplifier - Google Patents
Automatic gain control amplifierInfo
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、変動する信号を一定振幅に増幅することを
可能にした自動利得制御増幅器に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an automatic gain control amplifier capable of amplifying a varying signal to a constant amplitude.
従来の技術 近年、CMOSプロセスによって集積化された増幅器を一
構成要素とした自動利得制御増幅器は、集積回路のアナ
ログインターフェイスとして利用されるようになってき
た。2. Description of the Related Art In recent years, automatic gain control amplifiers having an amplifier integrated by a CMOS process as one component have come to be used as an analog interface of integrated circuits.
以下に従来のCMOSトランジスタの構成による増幅器を
一構成要素とした自動制御増幅器について説明する。The following is a description of an automatic control amplifier having a conventional CMOS transistor amplifier as one component.
第２図は従来の自動利得制御増幅器の回路図であり、
１はCMOSトランジスタで構成されたオペアンプ101に抵
抗102による負帰還をかけた非反転増幅器ブロック、２
は非反転増幅器ブロック１の出力をさらに増幅するCMOS
トランジスタで構成された増幅器202を含むブロック、
３は増幅器ブロック２の出力のピーク値を検波するピー
ク検波回路ブロック、４は帰還増幅器ブロック、５は可
変抵抗ブロック、6,7はピーク検波回路の出力を抵抗分
割する抵抗、8,9は帰還増幅器の出力を抵抗分割する抵
抗である。FIG. 2 is a circuit diagram of a conventional automatic gain control amplifier,
Reference numeral 1 is a non-inverting amplifier block in which a negative feedback is applied by a resistor 102 to an operational amplifier 101 composed of CMOS transistors.
Is a CMOS that further amplifies the output of the non-inverting amplifier block 1.
A block including an amplifier 202 made up of transistors,
3 is a peak detection circuit block for detecting the peak value of the output of the amplifier block 2, 4 is a feedback amplifier block, 5 is a variable resistance block, 6 and 7 are resistors for dividing the output of the peak detection circuit by resistance, and 8 and 9 are feedback. This is a resistor that divides the output of the amplifier.
以上のように構成された自動利得制御増幅器につい
て、以下、その動作について説明する。The operation of the automatic gain control amplifier configured as described above will be described below.
まず、非反転増幅器１のオペアンプ101の非反転入力1
04に信号が入力されると、信号は非反転増幅器ブロック
１によって増幅され、増幅された信号はさらに増幅器２
に入力されることによって増幅され、その出力端子202
から出力される。次に、出力信号がピーク検波回路ブロ
ック３のNPNバイポーラトランジスタ（以下NPNTrと記
す）301のベースに入力されるとNPNTr301のエミッタ端
子はコンデンサ302で接地されているため、出力信号の
ピーク電位からNPNTr301のベース・エミッタ間電圧VBE
だけ下がった電位を保持する。この保持された電位は抵
抗6,7によって抵抗分割され、分割された電位値は帰還
増幅器ブロックによって位相が反転して増幅される。増
幅された電位は、抵抗8,9によって抵抗分割され、分割
された電圧値は可変抵抗ブロック５の制御電圧となる。
可変抵抗ブロック５はNPNTr501のコレクタとエミッタ間
に抵抗502を接続することによってNPNTr501のコレクタ
とエミッタ間が可変抵抗となる構成で、制御電圧はNPNT
r501のベース・エミッタ間に加えられる。この可変抵抗
ブロック５は、非反転増幅器ブロック１の利得を決定す
る抵抗102,103のうち抵抗103と直列にコンデンサ104を
通して接続されている。このため可変抵抗の制御電圧に
よって非反転増幅器ブロック１は利得が制御される。こ
こで、仮に、出力信号のピーク電位が低いと、帰還増幅
器ブロック４の出力は高くなり、可変抵抗ブロック５の
抵抗値が小さくなって非反転増幅器ブロック１の利得を
大きくするように制御され、出力単202の出力信号は大
きくなる。逆に、この出力信号のピーク電位が高いと、
帰還増幅器ブロック４の出力は低くなり、可変抵抗ブロ
ック５の抵抗値が大きくなって非反転増幅器ブロック１
の利得を大きくするように制御され、同出力信号は小さ
くなる。このようにして、出力端子202の出力信号が一
定となるように動作する。First, the non-inverting input 1 of the operational amplifier 101 of the non-inverting amplifier 1
When the signal is input to 04, the signal is amplified by the non-inverting amplifier block 1, and the amplified signal is further amplified by the amplifier 2.
It is amplified by being input to its output terminal 202
Output from Next, when the output signal is input to the base of the NPN bipolar transistor (hereinafter referred to as NPNTr) 301 of the peak detection circuit block 3, since the emitter terminal of NPNTr301 is grounded by the capacitor 302, the peak potential of the output signal becomes NPNTr301. Base-emitter voltage V BE
Holds the potential lowered by only. The held potential is resistance-divided by resistors 6 and 7, and the divided potential value is amplified by the feedback amplifier block with its phase inverted. The amplified potential is resistance-divided by the resistors 8 and 9, and the divided voltage value becomes the control voltage of the variable resistance block 5.
The variable resistor block 5 has a configuration in which a resistor 502 is connected between the collector and the emitter of the NPNTr501 to form a variable resistor between the collector and the emitter of the NPNTr501, and the control voltage is NPNT.
It is added between the base and emitter of r501. The variable resistor block 5 is connected in series with the resistor 103 among the resistors 102 and 103 that determine the gain of the non-inverting amplifier block 1 through a capacitor 104. Therefore, the gain of the non-inverting amplifier block 1 is controlled by the control voltage of the variable resistor. Here, if the peak potential of the output signal is low, the output of the feedback amplifier block 4 increases, the resistance value of the variable resistance block 5 decreases, and the gain of the non-inverting amplifier block 1 is controlled to increase. The output signal of the output unit 202 becomes large. Conversely, if the peak potential of this output signal is high,
The output of the feedback amplifier block 4 becomes low, and the resistance value of the variable resistance block 5 becomes large, so that the non-inverting amplifier block 1
Is controlled so as to increase the gain, and the output signal becomes smaller. In this way, the output signal of the output terminal 202 operates so as to be constant.
発明が解決しようとする問題点 しかしながら、上記の従来の構成では、ピーク検波回
路，帰還増幅器，可変抵抗の回路構成素子にバイポーラ
トランジスタを含んでいるので、CMOSトランジスタで構
成されているオペアンプなどと同一チップ上にCMOSプロ
セスを用いては集積化することができないという問題点
を有していた。Problems to be Solved by the Invention However, in the above-described conventional configuration, since the peak detection circuit, the feedback amplifier, and the circuit element of the variable resistance include the bipolar transistor, they are the same as the operational amplifier including the CMOS transistor. It has a problem that it cannot be integrated on a chip by using a CMOS process.
本発明は上記従来の問題点を解決するもので、コンデ
ンサ以外の回路素子をCMOSプロセスによって１つのチッ
プ上に集積することができる自動利得制御増幅器を提供
することを目的とする。SUMMARY OF THE INVENTION It is an object of the present invention to solve the above-mentioned conventional problems and to provide an automatic gain control amplifier in which circuit elements other than capacitors can be integrated on one chip by a CMOS process.
問題点を解決するための手段 この目的を達成するために、本発明の自動利得制御増
幅器は、CMOSトランジスタで構成された可変抵抗と、CM
OSタランジスタで構成されたバイアス回路と、CMOSトラ
ンジスタで構成されたピーク検波回路と、CMOSトランジ
スタで構成された比較電圧発生回路と、CMOSトランジス
タで構成された帰還増幅器からなる帰還回路構成を有し
ている。In order to achieve this object, the automatic gain control amplifier of the present invention comprises a variable resistor composed of CMOS transistors and a CM.
It has a feedback circuit composed of a bias circuit composed of an OS transistor, a peak detection circuit composed of CMOS transistors, a comparison voltage generation circuit composed of CMOS transistors, and a feedback amplifier composed of CMOS transistors. There is.
作用 この構成によって自動利得制御増幅器をCMOSプロセス
によって集積化することができる。Function With this structure, the automatic gain control amplifier can be integrated by the CMOS process.
実施例 以下、本発明の一実施例について、図面を参照しなが
ら説明する。Embodiment One embodiment of the present invention will be described below with reference to the drawings.
第１図は、本発明の一実施例における自動利得制御増
幅器の回路図を示すものである。第１図において、60は
CMOSトランジスタによって構成されたバイアス回路ブロ
ック、70はCMOSトランジスタで構成された比較電圧を発
生する比較電圧発生回路ブロック、30は出力信号のピー
ク値を検波するCMOSトランジスタで構成されたピーク検
波回路ブロック、40は比較電圧とピーク検波回路の出力
の差を増幅し、制御電圧ECを発生するCMOSトランジスタ
によって構成された帰還増幅器ブロック、50は制御電圧
ECによって抵抗値が変化可能な可変抵抗ブロックであ
る。なお、１は非反転増幅器ブロック、２は増幅器ブロ
ック、10はコンデンサで、これらは従来例の構成と同じ
ものである。FIG. 1 is a circuit diagram of an automatic gain control amplifier according to an embodiment of the present invention. In FIG. 1, 60 is
A bias circuit block configured by CMOS transistors, 70 is a comparison voltage generation circuit block that generates a comparison voltage configured by CMOS transistors, 30 is a peak detection circuit block configured by CMOS transistors that detect the peak value of the output signal, 40 is a feedback amplifier block composed of a CMOS transistor that amplifies the difference between the comparison voltage and the output of the peak detection circuit to generate a control voltage E C , and 50 is a control voltage
This is a variable resistance block whose resistance value can be changed by E C. In addition, 1 is a non-inverting amplifier block, 2 is an amplifier block, and 10 is a capacitor, which have the same configurations as those of the conventional example.
以上のように構成された本実施例の自動利得制御増幅
器について以下その動作を説明する。The operation of the automatic gain control amplifier of the present embodiment constructed as above will be described below.
まず、非反転増幅器ブロック１のオペアンプ101の非
反転入力端子104に信号が入力されると、この信号は非
反転増幅器ブロック１によって増幅され、増幅された信
号は増幅器ブロック２に入力されることによってさらに
増幅され、出力端子202に出力される。次に、この出力
信号はピーク検波回路30のNMOSトランジスタ（以下NMOS
Trと記す）31のゲートに入力される。First, when a signal is input to the non-inverting input terminal 104 of the operational amplifier 101 of the non-inverting amplifier block 1, this signal is amplified by the non-inverting amplifier block 1, and the amplified signal is input to the amplifier block 2. It is further amplified and output to the output terminal 202. Next, this output signal is an NMOS transistor (hereinafter referred to as NMOS) of the peak detection circuit 30.
It is input to the gate of 31).
ここで、出力信号のピーク電位がピーク検波回路ブロ
ック30内の抵抗35,36によって抵抗分圧された電位EBよ
り小さいときは、コンデンサ34がすでに分圧電位EBから
NMOSTr32のゲート・ソース間電圧だけ下がった電位まで
充電されているのでNMOSTr31は常にオフ状態にある。出
力信号のピーク電位が分圧電位EBをこえると、コンデン
サ34にはNMOSTr31を通して充電され、出力信号のピーク
電位からNMOSTr31のゲート・ソース間電圧だけが下がっ
た電位を保持する。比較電圧発生回路ブロック70はピー
ク検波回路ブロック30内のコンデンサ34に初期充電を与
えている抵抗35,36NMOSTr32,33と同様の回路構成を有し
ている。この比較電圧発生回路ブロック30から出力され
る比較電圧ERとピーク検波回路ブロック30からの出力EO
とは、それぞれ帰還増幅器ブロック40の作動アンプの部
分の入力になっていて、各電圧値EOとErとの差が増幅さ
れて出力電位ECとなって出力される。この出力電位ECは
CMOSトランジスタで構成された可変抵抗ブロック50の制
御電圧となる。この可変抵抗ブロック50は、非反転増幅
器ブロック１のオペアンプ101の出力端子と反転入力端
子とに接続され、これにより、同非反転増幅器ブロック
１の利得が可変抵抗の値で可変になる。よって制御電圧
ECによって非反転増幅器ブロック１の利得が制御され
る。ここで仮に、出力端子202の出力のピーク電圧が低
くて、EO＜ERになったとすると、制御電圧ECが下がり、
可変抵抗ブロック50を大きくして非反転増幅器ブロック
１の利得を大きくする。逆に、出力信号のピーク電位が
高くてEO＞Erになったとすると、制御電圧ECが上がり、
可変抵抗ブロック50の抵抗値を小さくして非反転増幅器
ブロック１の利得を小さくする。よって、EO≒ERとなる
ように自動的に制御される。また、EO≒ERのときの出力
信号のピーク電位は抵抗75,76の分割電位EPとほぼ等し
くなっている。Here, when the peak potential of the output signal is less than the potential E B whose pressure resistance of the resistor 35 and 36 of the peak detecting circuit block 30, the capacitor 34 is already divided potential E B
Since the NMOS Tr32 is charged to a potential lowered by the gate-source voltage of the NMOS Tr32, the NMOS Tr31 is always off. If the peak potential of the output signal exceeds a divided potential E B, the capacitor 34 is charged through NMOSTr31, it holds only the gate-source voltage of NMOSTr31 from the peak potential of the output signal drops potential. The comparison voltage generation circuit block 70 has a circuit configuration similar to that of the resistors 35, 36NMOSTr 32, 33 which initially charge the capacitor 34 in the peak detection circuit block 30. The comparison voltage E R output from the comparison voltage generation circuit block 30 and the output E O from the peak detection circuit block 30
Are input to the operational amplifier portion of the feedback amplifier block 40, and the difference between the voltage values E O and E r is amplified and output as the output potential E C. This output potential E C is
It becomes the control voltage for the variable resistance block 50 composed of CMOS transistors. The variable resistance block 50 is connected to the output terminal and the inverting input terminal of the operational amplifier 101 of the non-inverting amplifier block 1, so that the gain of the non-inverting amplifier block 1 is variable with the value of the variable resistance. Therefore the control voltage
E C controls the gain of the non-inverting amplifier block 1. Here, if the peak voltage of the output of the output terminal 202 is low and E O <E R , the control voltage E C decreases,
The variable resistance block 50 is enlarged to increase the gain of the non-inverting amplifier block 1. Conversely, if the peak potential of the output signal is high and E O > E r , the control voltage E C rises and
The resistance value of the variable resistance block 50 is reduced to reduce the gain of the non-inverting amplifier block 1. Therefore, it is automatically controlled so that E O ≈E R. The peak potential of the output signal when E O ≈E R is almost equal to the division potential E P of the resistors 75 and 76.
以上のように本実施例によれば、比較電圧発生回路を
備えているために容易に出力信号のピーク電位を決定す
ることが可能であるし、また、ピーク検波回路ブロック
30と比較電圧発生回路ブロック70とを共通のバイアス回
路ブロック60に結合し、構成も等価になるようにしてい
るため、集積化した場合でもバラツキに対して強い。そ
の上、可変抵抗は、従来の場合と異なり、オペアンプの
帰還抵抗側で用いているたむ、コンデンサ10を外付けに
した場合でも、この部分での端子の増加はない。As described above, according to the present embodiment, since the comparison voltage generating circuit is provided, the peak potential of the output signal can be easily determined, and the peak detection circuit block
Since the 30 and the comparison voltage generating circuit block 70 are coupled to the common bias circuit block 60 so that their configurations are equivalent, they are resistant to variations even when integrated. Moreover, unlike the conventional case, the variable resistor is used on the feedback resistor side of the operational amplifier. Even when the capacitor 10 is externally attached, the number of terminals does not increase at this portion.
発明の効果 以上のように本発明はCMOSトランジスタで構成された
可変抵抗と、CMOSトランジスタで構成されたバイアス回
路と、CMOSトランジスタで構成された比較電圧発生回路
と、CMOSトランジスタで構成された帰還増幅器からなる
帰還回路を設けることにより、容易に出力信号のピーク
電位を決定でき、集積化した場合でもバラツキに対して
強く、端子数を少なくすることができる優れた自動利得
制御増幅器を実現できるものである。EFFECTS OF THE INVENTION As described above, according to the present invention, the variable resistor including the CMOS transistor, the bias circuit including the CMOS transistor, the comparison voltage generating circuit including the CMOS transistor, and the feedback amplifier including the CMOS transistor are provided. By providing a feedback circuit consisting of, it is possible to easily determine the peak potential of the output signal, and it is possible to realize an excellent automatic gain control amplifier that is resistant to variations even when integrated and can reduce the number of terminals. is there.
第１図は本発明の実施例における自動利得制御増幅器の
回路図、第２図は従来の自動利得制御増幅器の回路図で
ある。 １……非反転増幅回路ブロック、２……増幅器ブロッ
ク、30……ピーク検波回路ブロック、40……帰還増幅器
ブロック、50……可変抵抗ブロック、60……バイアス回
路ブロック、70……比較電圧発生回路ブロック。FIG. 1 is a circuit diagram of an automatic gain control amplifier according to an embodiment of the present invention, and FIG. 2 is a circuit diagram of a conventional automatic gain control amplifier. 1 ... Non-inverting amplifier circuit block, 2 ... Amplifier block, 30 ... Peak detection circuit block, 40 ... Feedback amplifier block, 50 ... Variable resistance block, 60 ... Bias circuit block, 70 ... Comparative voltage generation Circuit block.
Claims (1)
の出力端子と反転入力端子を抵抗で接続し、反転入力端
子と接地されたコンデンサ間を抵抗で接続した非反転増
幅器と、前記オペアンプの出力端子と反転入力端子間に
接続した、外部制御電圧によって抵抗値が変化可能なCM
OSトランジスタで構成した可変抵抗要素と、前記非反転
増幅器の出力を入力して増幅するCMOSトランジスタで構
成された利得固定の増幅器と、CMOSトランジスタで構成
されたバイアス回路と、前記バイアス回路でバイアスさ
れ、前記利得固定の増幅器の出力を検出するCMOSトラン
ジスタで構成されたピーク検波回路と、前記バイアス回
路でバイアスされ、前記ピーク検波回路の出力と比較す
る比較電圧を発生するCMOSトランジスタで構成された比
較電圧発生回路と、前記比較電圧発生回路と前記ピーク
検波回路の各出力の差を増幅し、前記可変抵抗を制御す
るための制御電圧を出力するCMOSトランジスタで構成さ
れた帰還増幅器とで構成された自動利得制御増幅器。1. A non-inverting amplifier in which an output terminal and an inverting input terminal of an operational amplifier composed of CMOS transistors are connected by a resistor, and an inverting input terminal and a grounded capacitor are connected by a resistor, and an output terminal of the operational amplifier. CM connected between inverting input terminals, whose resistance value can be changed by external control voltage
A variable resistance element composed of an OS transistor, a fixed gain amplifier composed of a CMOS transistor for inputting and amplifying the output of the non-inverting amplifier, a bias circuit composed of a CMOS transistor, and a bias circuit biased by the bias circuit. A peak detection circuit composed of a CMOS transistor for detecting the output of the gain-fixed amplifier, and a CMOS transistor biased by the bias circuit to generate a comparison voltage to be compared with the output of the peak detection circuit. A voltage generating circuit, and a feedback amplifier composed of a CMOS transistor that amplifies the difference between the outputs of the comparison voltage generating circuit and the peak detection circuit and outputs a control voltage for controlling the variable resistor. Automatic gain control amplifier.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62296920A JP2523713B2 (en) | 1987-11-24 | 1987-11-24 | Automatic gain control amplifier |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP62296920A JP2523713B2 (en) | 1987-11-24 | 1987-11-24 | Automatic gain control amplifier |
Publications (2)
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|---|---|
| JPH01137716A JPH01137716A (en) | 1989-05-30 |
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Family Applications (1)
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| JP62296920A Expired - Fee Related JP2523713B2 (en) | 1987-11-24 | 1987-11-24 | Automatic gain control amplifier |
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Families Citing this family (1)
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|---|---|---|---|---|
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Family Cites Families (1)
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|---|---|---|---|---|
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-
1987
- 1987-11-24 JP JP62296920A patent/JP2523713B2/en not_active Expired - Fee Related
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