JP2522832Y2 - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
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Description
【考案の詳細な説明】 （産業上の利用分野） 本考案は、フラットパネルディスプレイ、イメージセ
ンサ等の駆動用の薄膜トランジスタに係り、特に薄膜ト
ランジスタにおける特性の経時変化の小さい良好な構造
の薄膜トランジスタに関する。
ンサ等の駆動用の薄膜トランジスタに係り、特に薄膜ト
ランジスタにおける特性の経時変化の小さい良好な構造
の薄膜トランジスタに関する。
（従来の技術） 従来の薄膜トランジスタの構成は、第４図の断面説明
図に示すように、ガラスまたはセラミックの絶縁性の基
板１上にゲート電極２としてのクロム（Cr）層、下部絶
縁層３としてのシリコン窒化膜（SiNx）、半導体活性層
としてのイントリンシックアモルファスシリコン（i-a-
Si）層４、ゲート電極３に対向するよう設けられた上部
絶縁層５としてのシリコン窒化膜（SiNx）、オーミック
コンタクト層としてのn+アモルファスシリコン（n+a-S
i）層６、ドレイン電極11部分とソース電極12部分とし
てのアルミニウム（A1）の金属層７とを順次積層した逆
スタガー構造のトランジスタとなっている（特開昭61-8
9672号公報参照）。
図に示すように、ガラスまたはセラミックの絶縁性の基
板１上にゲート電極２としてのクロム（Cr）層、下部絶
縁層３としてのシリコン窒化膜（SiNx）、半導体活性層
としてのイントリンシックアモルファスシリコン（i-a-
Si）層４、ゲート電極３に対向するよう設けられた上部
絶縁層５としてのシリコン窒化膜（SiNx）、オーミック
コンタクト層としてのn+アモルファスシリコン（n+a-S
i）層６、ドレイン電極11部分とソース電極12部分とし
てのアルミニウム（A1）の金属層７とを順次積層した逆
スタガー構造のトランジスタとなっている（特開昭61-8
9672号公報参照）。
また、従来の薄膜トランジスタの製造方法は、絶縁性
の基板１上にゲート電極２としてのクロム（Cr）を蒸着
し、フォトリソ法により所定の形状にパターニングして
ゲート電極２を形成する。次にゲート電極２の絶縁層
（下部絶縁層３）としてシリコン窒化膜（SiNx）を、半
導体活性層としてのイントリンシックアモルファスシリ
コン（i-a-Si）層４を、更に上部絶縁層５としてのシリ
コン窒化膜（SiNx）をプラズマCVD（P-CVD）法により連
続着膜する。
の基板１上にゲート電極２としてのクロム（Cr）を蒸着
し、フォトリソ法により所定の形状にパターニングして
ゲート電極２を形成する。次にゲート電極２の絶縁層
（下部絶縁層３）としてシリコン窒化膜（SiNx）を、半
導体活性層としてのイントリンシックアモルファスシリ
コン（i-a-Si）層４を、更に上部絶縁層５としてのシリ
コン窒化膜（SiNx）をプラズマCVD（P-CVD）法により連
続着膜する。
そして、シリコン窒化膜（SiNx）の上部の絶縁膜をフ
ォトリソ法によりパターニングして上部絶縁層５の形状
を形成する。
ォトリソ法によりパターニングして上部絶縁層５の形状
を形成する。
この上部にオーミックコンタクト層としてのn+アモル
ファスシリコン（n+a-Si）層６をP-CVD法により着膜す
る。その上にフォトレジストを塗布し、i-a-Si層４及び
n+a-Si層６の外まわりを形成するようにレジストパター
ンを形成し、エッチングを行う。
ファスシリコン（n+a-Si）層６をP-CVD法により着膜す
る。その上にフォトレジストを塗布し、i-a-Si層４及び
n+a-Si層６の外まわりを形成するようにレジストパター
ンを形成し、エッチングを行う。
その上に、薄膜トランジスタのドレイン電極11とソー
ス電極12となるアルミニウム（A1）の金属層７をDCマグ
ネトロンスパッタにより着膜し、その上にフォトレジス
トを塗布する。上部絶縁層５の上部中央部分を開けるよ
うに、上記金属層７をフォトリソ工程とエッチング工程
でパターニングし、エッチングして、ドレイン電極11と
ソース電極12の形状を形成する。
ス電極12となるアルミニウム（A1）の金属層７をDCマグ
ネトロンスパッタにより着膜し、その上にフォトレジス
トを塗布する。上部絶縁層５の上部中央部分を開けるよ
うに、上記金属層７をフォトリソ工程とエッチング工程
でパターニングし、エッチングして、ドレイン電極11と
ソース電極12の形状を形成する。
次に、CF4とO2の混合ガスを用いてエッチングを行う
と、ゲート電極２上部のn+a-Si層６が除去され、n+a-Si
層６のパターンが形成される。このようにして、従来の
薄膜トランジスタが製造される。
と、ゲート電極２上部のn+a-Si層６が除去され、n+a-Si
層６のパターンが形成される。このようにして、従来の
薄膜トランジスタが製造される。
（発明が解決しようとする課題） しかしながら、上記従来の薄膜トランジスタでは、実
用化を図るために閾値電圧の値が、電圧等のストレスに
よりシフトする現象を極力低く抑える検討が為されてお
らず、薄膜トランジスタの特性の安定化、つまり高い信
頼性が得られないとの問題点があった。
用化を図るために閾値電圧の値が、電圧等のストレスに
よりシフトする現象を極力低く抑える検討が為されてお
らず、薄膜トランジスタの特性の安定化、つまり高い信
頼性が得られないとの問題点があった。
ここで、薄膜トランジスタの特性の安定化には、下部
絶縁層の他に、半導体活性層であるイントリンシックア
モルファスシリコン（i-a-Si）層と、その表面の上部絶
縁層の膜質が重要であることがわかっている。
絶縁層の他に、半導体活性層であるイントリンシックア
モルファスシリコン（i-a-Si）層と、その表面の上部絶
縁層の膜質が重要であることがわかっている。
特に、上部絶縁層が薄膜トランジスタの信頼性へどう
影響するかについて、第５図の電子経路を説明するため
の薄膜トランジスタの部分的断面説明図を使って説明す
る。
影響するかについて、第５図の電子経路を説明するため
の薄膜トランジスタの部分的断面説明図を使って説明す
る。
ゲート電極２とドレイン電極11のオーバーラップ部分
では、電子はドレイン電極11が形成する電界の影響で上
部絶縁層５とi-a-Si層４との界面に沿って走行し、この
部分を走行する電子は、ドレイン電極11からの垂直方向
の電界により、上部絶縁層５中に捕獲され、捕獲された
電子による電界は、i-a-Si層４が約50nm程度と非常に薄
いため、ゲート電極２側界面（チャンネル部）に影響を
及ぼし、自由電子密度を減少させ、閾値電圧のシフトを
引き起こすことになっている。
では、電子はドレイン電極11が形成する電界の影響で上
部絶縁層５とi-a-Si層４との界面に沿って走行し、この
部分を走行する電子は、ドレイン電極11からの垂直方向
の電界により、上部絶縁層５中に捕獲され、捕獲された
電子による電界は、i-a-Si層４が約50nm程度と非常に薄
いため、ゲート電極２側界面（チャンネル部）に影響を
及ぼし、自由電子密度を減少させ、閾値電圧のシフトを
引き起こすことになっている。
具体的に説明すると、i-a-Si層４とSiNxの下部絶縁層
３の界面及びi-a-Si層４とSiNxの上部絶縁層５の界面
は、電子のトラップ準位が小さくなるよう成膜条件を最
適化している。
３の界面及びi-a-Si層４とSiNxの上部絶縁層５の界面
は、電子のトラップ準位が小さくなるよう成膜条件を最
適化している。
しかしながら、i-a-Si層４との界面準位密度を減らす
のには限界があり、またプラズマCVD法で連続着膜する
際に下部絶縁層３を高温で、上部絶縁層５を下部絶縁層
３よりも低温で形成しているために、i-a-Si層４と上部
絶縁層５との界面は、下部絶縁層３との界面に比べてト
ラップが多くなってしまう。その結果ドレイン電極11側
のi-a-Si層４と上部絶縁層５との界面で電子がトラップ
されやすくなって、これが薄膜トランジスタの経時変化
を引き起こす原因のひとつになって電流を流れにくくし
ており、高い信頼性を得ることができない問題点となっ
ていた。
のには限界があり、またプラズマCVD法で連続着膜する
際に下部絶縁層３を高温で、上部絶縁層５を下部絶縁層
３よりも低温で形成しているために、i-a-Si層４と上部
絶縁層５との界面は、下部絶縁層３との界面に比べてト
ラップが多くなってしまう。その結果ドレイン電極11側
のi-a-Si層４と上部絶縁層５との界面で電子がトラップ
されやすくなって、これが薄膜トランジスタの経時変化
を引き起こす原因のひとつになって電流を流れにくくし
ており、高い信頼性を得ることができない問題点となっ
ていた。
本考案は上記実情に鑑みてなされたもので、電導キャ
リアである電子がi-a-Si層と上部絶縁層との界面にてト
ラップされないような薄膜トランジスタの構成として、
特性の経時変化の小さい良好な薄膜トランジスタを提供
することを目的とする。
リアである電子がi-a-Si層と上部絶縁層との界面にてト
ラップされないような薄膜トランジスタの構成として、
特性の経時変化の小さい良好な薄膜トランジスタを提供
することを目的とする。
（手段） 上記従来例の問題点を解決するための本考案は、基板
上にゲート電極と、前記ゲート電極を被覆する下部絶縁
層と、前記下部絶縁層を介して前記ゲート電極上部に形
成されたイントリンシックアモルファスシリコン層と、
前記イントリンシックアモルファスシリコン層上部に形
成された上部絶縁層と、前記上部絶縁層を挟んで分割形
成されたn+アモルファスシリコン層と、前記n+アモルフ
ァスシリコン層を被覆する金属層とを有する薄膜トラン
ジスタにおいて、前記イントリンシックアモルファスシ
リコン層と前記上部絶縁層との境界にｐ型アモルファス
シリコン層を設け、前記イントリンシックアモルファス
シリコン層と前記n+アモルファスシリコン層との境界に
ｎ型アモルファスシリコン層を設けたことを特徴として
いる。
上にゲート電極と、前記ゲート電極を被覆する下部絶縁
層と、前記下部絶縁層を介して前記ゲート電極上部に形
成されたイントリンシックアモルファスシリコン層と、
前記イントリンシックアモルファスシリコン層上部に形
成された上部絶縁層と、前記上部絶縁層を挟んで分割形
成されたn+アモルファスシリコン層と、前記n+アモルフ
ァスシリコン層を被覆する金属層とを有する薄膜トラン
ジスタにおいて、前記イントリンシックアモルファスシ
リコン層と前記上部絶縁層との境界にｐ型アモルファス
シリコン層を設け、前記イントリンシックアモルファス
シリコン層と前記n+アモルファスシリコン層との境界に
ｎ型アモルファスシリコン層を設けたことを特徴として
いる。
（作用） 本考案によれば、イントリンシックアモルファスシリ
コン（i-a-Si）層と上部絶縁層とが接触する部分にはｐ
型アモルファスシリコン（p-a-Si）層を介在させ、i-a-
Si層とn+アモルファスシリコン（n+a-Si）層とが接触す
る部分にはｎ型アモルファスシリコン（n-a-Si）層を介
在させるようにしているので、n+a−Si層からn-a-Si層
を通ってi-a-Si層中を走行する電子は、上部絶縁層の下
部に形成されたp-a-Si層のためにドレイン電極のオーバ
ーラップ部分において上部絶縁層の界面には到達でぎ
ず、上部絶縁層中のトラップに捕獲されることがない。
コン（i-a-Si）層と上部絶縁層とが接触する部分にはｐ
型アモルファスシリコン（p-a-Si）層を介在させ、i-a-
Si層とn+アモルファスシリコン（n+a-Si）層とが接触す
る部分にはｎ型アモルファスシリコン（n-a-Si）層を介
在させるようにしているので、n+a−Si層からn-a-Si層
を通ってi-a-Si層中を走行する電子は、上部絶縁層の下
部に形成されたp-a-Si層のためにドレイン電極のオーバ
ーラップ部分において上部絶縁層の界面には到達でぎ
ず、上部絶縁層中のトラップに捕獲されることがない。
（実施例） 本考案の一実施例について図面を参照しながら説明す
る。
る。
第１図は、本考案の一実施例に係る薄膜トランジスタ
の断面説明図である。第４図と同様の構成をとる部分に
ついては、同一の符号を付して説明する。
の断面説明図である。第４図と同様の構成をとる部分に
ついては、同一の符号を付して説明する。
本実施例の薄膜トランジスタの構成は、第１図に示す
ように、ガラス等の基板１上にゲート電極２としてのク
ロム（Cr）層、ゲート電極２を被覆する下部絶縁層３と
してのシリコン窒化膜（SiNx）、下部絶縁層３を介して
ゲート電極２上部に形成される半導体活性層としてのイ
ントリンシックアモルファスシリコン（i-a-Si）層４、
i-a-Si層４の上面であって上部絶縁層５が形成される部
分にｐ型アモルファスシリコン（p-a-Si）層８、p-a-Si
層８上部にゲート電極３に対向するように形成される上
部絶縁層５としてのシリコン窒化膜（SiNx）を順次積層
し、上部絶縁層５で分割されるi-a-Si層４とその上部の
n+アモルファスシリコン（n+a-Si）層６との間に形成さ
れるｎ型アモルファスシリコン（n-a-Si）層９、n-a-Si
層９の上部で上部絶縁層５の端部にオーバーラップする
ように形成されるオーミックコンタクト層としてのリン
（Ｐ）を含むn+a-Si層６、そしてn+a-Si層６を覆うよう
に形成される金属層７としてのアルミニウム（A1）層を
積層した逆スタガー構造のトランジスタである。
ように、ガラス等の基板１上にゲート電極２としてのク
ロム（Cr）層、ゲート電極２を被覆する下部絶縁層３と
してのシリコン窒化膜（SiNx）、下部絶縁層３を介して
ゲート電極２上部に形成される半導体活性層としてのイ
ントリンシックアモルファスシリコン（i-a-Si）層４、
i-a-Si層４の上面であって上部絶縁層５が形成される部
分にｐ型アモルファスシリコン（p-a-Si）層８、p-a-Si
層８上部にゲート電極３に対向するように形成される上
部絶縁層５としてのシリコン窒化膜（SiNx）を順次積層
し、上部絶縁層５で分割されるi-a-Si層４とその上部の
n+アモルファスシリコン（n+a-Si）層６との間に形成さ
れるｎ型アモルファスシリコン（n-a-Si）層９、n-a-Si
層９の上部で上部絶縁層５の端部にオーバーラップする
ように形成されるオーミックコンタクト層としてのリン
（Ｐ）を含むn+a-Si層６、そしてn+a-Si層６を覆うよう
に形成される金属層７としてのアルミニウム（A1）層を
積層した逆スタガー構造のトランジスタである。
そして、上部絶縁層５にて分割形成されたn-a-Si層９
と、n+a-Si層６と、金属層７とがドレイン電極11とソー
ス電極12とを形成している。
と、n+a-Si層６と、金属層７とがドレイン電極11とソー
ス電極12とを形成している。
次に、本実施例の薄膜トランジスタの製造方法につい
て、第３図（ａ）〜（ｃ）の製造プロセス断面説明図を
使って説明する。
て、第３図（ａ）〜（ｃ）の製造プロセス断面説明図を
使って説明する。
まず、基板１上にゲート電極２としてのクロム（Cr）
を約500Å程度の厚さで蒸着し、フォトリソ法により所
定の形状にパターニングしてゲート電極２のパターンを
形成する。
を約500Å程度の厚さで蒸着し、フォトリソ法により所
定の形状にパターニングしてゲート電極２のパターンを
形成する。
次に、ゲート電極２の上に、下部絶縁層３としてSiNx
層を約3000Å程度の厚さで、半導体活性層としてi-a-Si
層４を約500Å程度の厚さで、p-a-Si層８を約50〜1000
Å程度の厚さで、上部絶縁層５としてSiNx層を約1500Å
程度の厚さで、この四層を着膜する。
層を約3000Å程度の厚さで、半導体活性層としてi-a-Si
層４を約500Å程度の厚さで、p-a-Si層８を約50〜1000
Å程度の厚さで、上部絶縁層５としてSiNx層を約1500Å
程度の厚さで、この四層を着膜する。
そして、ゲート電極２に対向するような形状で上部絶
縁層５のSiNxをパターニングして上部絶縁層５のパター
ンを形成する（第３図（ａ）参照）。
縁層５のSiNxをパターニングして上部絶縁層５のパター
ンを形成する（第３図（ａ）参照）。
次、オーミックコンタクト層のリン（Ｐ）を含むn+a-
Si層６を約1000Å程度の厚さで着膜する（第３図（ｂ）
参照）。そして、アニールを施してn+a-Si層６と接触し
ているp-a-Si層８をn-a-Si層９に変化させる。これによ
り、n+a-Si層６からi-a-Si層４へ電子がn-a-Si層９を通
過することができるようになる。但し、上部絶縁層５の
下部部分のp-a-Si層８はn+a-Si層６と接触していないた
めにアニールによってもn-a-Siに変化せず、p-a-Si層８
として残ることになる。
Si層６を約1000Å程度の厚さで着膜する（第３図（ｂ）
参照）。そして、アニールを施してn+a-Si層６と接触し
ているp-a-Si層８をn-a-Si層９に変化させる。これによ
り、n+a-Si層６からi-a-Si層４へ電子がn-a-Si層９を通
過することができるようになる。但し、上部絶縁層５の
下部部分のp-a-Si層８はn+a-Si層６と接触していないた
めにアニールによってもn-a-Siに変化せず、p-a-Si層８
として残ることになる。
次に、n+a-Si層６、n-a-Si層９、i-a-Si層４をパター
ニングして、n+a-Si層６が上部絶縁層５の端部にオーバ
ーラップする形状となるパターンと、n-a-Si層９のパタ
ーン、i-a-Si層４のパターンを形成する（第３図（ｃ）
参照）。
ニングして、n+a-Si層６が上部絶縁層５の端部にオーバ
ーラップする形状となるパターンと、n-a-Si層９のパタ
ーン、i-a-Si層４のパターンを形成する（第３図（ｃ）
参照）。
そして、全体を覆うようにアルミニウム（A1）をDCマ
グネトロンスパッタで約１μｍ程度の厚さに着膜し、分
割形成されたn+a-Si層６をそれぞれ覆うような形状にて
パターニングして、金属層７のパターンを形成し、ドレ
イン電極11とソース電極12を形成する。
グネトロンスパッタで約１μｍ程度の厚さに着膜し、分
割形成されたn+a-Si層６をそれぞれ覆うような形状にて
パターニングして、金属層７のパターンを形成し、ドレ
イン電極11とソース電極12を形成する。
以上のように、本実施例の薄膜トランジスタが製造さ
れる。
れる。
次に、本実施例の薄膜トランジスタにおける電流経路
を、第２図の薄膜トランジスタの部分的断面説明図を使
って説明する。
を、第２図の薄膜トランジスタの部分的断面説明図を使
って説明する。
この場合、ソース電極12側のn+a-Si層６からn-a-Si層
９を通過してi-a-Si層４に入り込んだ電子（e-）は、p-
a-Si層８が存在するためにドレイン電極11のオーバーラ
ップ部分においても、p-a-Si層８には電子（e-）が入り
にくい状態となっており、上部絶縁層５の界面には到達
できず、上部絶縁層５のトラップに捕獲されることはな
い。
９を通過してi-a-Si層４に入り込んだ電子（e-）は、p-
a-Si層８が存在するためにドレイン電極11のオーバーラ
ップ部分においても、p-a-Si層８には電子（e-）が入り
にくい状態となっており、上部絶縁層５の界面には到達
できず、上部絶縁層５のトラップに捕獲されることはな
い。
i-a-Si層４とp-a-Si層８の界面準位密度は、SiNx層４
のそれよりも小さくできるため、従来の薄膜トランジス
タのように上部絶縁層５のトラップに電子が捕獲される
ことがなくなり、従来例よりも経時変化の小さい薄膜ト
ランジスタを得ることができる。
のそれよりも小さくできるため、従来の薄膜トランジス
タのように上部絶縁層５のトラップに電子が捕獲される
ことがなくなり、従来例よりも経時変化の小さい薄膜ト
ランジスタを得ることができる。
ここで、p-a-Si層８の膜厚は、50〜1000Åである。p-
a-Si層８は、電子が上部絶縁層５の界面に入り込まない
ようにするためのものであるため、あまり薄い膜厚であ
ると、電子を通してしまうことになるし、あまり厚い膜
厚であると、アニール処理を行った時に、p-a-Si層８の
表面部分しかn-a-Si層９に変化させることができないの
で、50〜1000Åの膜厚が適当である。
a-Si層８は、電子が上部絶縁層５の界面に入り込まない
ようにするためのものであるため、あまり薄い膜厚であ
ると、電子を通してしまうことになるし、あまり厚い膜
厚であると、アニール処理を行った時に、p-a-Si層８の
表面部分しかn-a-Si層９に変化させることができないの
で、50〜1000Åの膜厚が適当である。
本実施例の薄膜トランジスタによれば、i-a-Si層４と
上部絶縁層５とが接触する部分にp-a-Si層８を介在さ
せ、i-a-Si層４とn+a-Si層６とが接触する部分にn-a-Si
層９を介在させるようにしているので、ドレイン電極11
のオーバーラップ領域において界面準位密度の小さいi-
a-Si層４とp-a-Si層８の界面を電子が走ることにより、
上部絶縁層５の界面で電子が捕獲されず、経時変化の小
さな薄膜トランジスタとすることができる効果がある。
上部絶縁層５とが接触する部分にp-a-Si層８を介在さ
せ、i-a-Si層４とn+a-Si層６とが接触する部分にn-a-Si
層９を介在させるようにしているので、ドレイン電極11
のオーバーラップ領域において界面準位密度の小さいi-
a-Si層４とp-a-Si層８の界面を電子が走ることにより、
上部絶縁層５の界面で電子が捕獲されず、経時変化の小
さな薄膜トランジスタとすることができる効果がある。
（考案の効果） 本考案によれば、イントリンシックアモルファスシリ
コン（i-a-Si）層と上部絶縁層とが接触する部分にはｐ
型アモルファスシリコン（p-a-Si）層を介在させ、i-a-
Si層とn+アモルファスシリコン（n+a-Si）層とが接触す
る部分にはｎ型アモルファスシリコン（n-a-Si）層を介
在させるようにしているので、n+a-Si層からn-a-Si層を
通ってi-a-Si層中を走行する電子は、上部絶縁層の下部
に形成されたp-a-Si層のためにドレイン電極のオーバー
ラップ部分において上部絶縁層の界面には到達でぎず、
上部絶縁層中のトラップに捕獲されることがなく、薄膜
トランジスタの特性について経時変化を小さくでき、高
信頼の薄膜トランジスタとすることができる効果があ
る。
コン（i-a-Si）層と上部絶縁層とが接触する部分にはｐ
型アモルファスシリコン（p-a-Si）層を介在させ、i-a-
Si層とn+アモルファスシリコン（n+a-Si）層とが接触す
る部分にはｎ型アモルファスシリコン（n-a-Si）層を介
在させるようにしているので、n+a-Si層からn-a-Si層を
通ってi-a-Si層中を走行する電子は、上部絶縁層の下部
に形成されたp-a-Si層のためにドレイン電極のオーバー
ラップ部分において上部絶縁層の界面には到達でぎず、
上部絶縁層中のトラップに捕獲されることがなく、薄膜
トランジスタの特性について経時変化を小さくでき、高
信頼の薄膜トランジスタとすることができる効果があ
る。
第１図は、本考案に係る一実施例の薄膜トランジスタの
断面説明図、第２図は電子経路を説明するための薄膜ト
ランジスタの部分的断面説明図、第３図は（ａ）〜
（ｃ）はの製造プロセス断面説明図、第４図は従来の薄
膜トランジスタの断面説明図、第５図は従来の電子経路
を説明するための薄膜トランジスタの部分的断面説明図
である。 １……基板 ２……ゲート電極 ３……下部絶縁層 ４……イントリンシックアモルファスシリコン層 ５……上部絶縁層 ６……n+アモルファスシリコン層 ７……金属層 ８……ｐ型アモルファスシリコン層 ９……ｎ型アモルファスシリコン層 11……ドレイン電極 12……ソース電極
断面説明図、第２図は電子経路を説明するための薄膜ト
ランジスタの部分的断面説明図、第３図は（ａ）〜
（ｃ）はの製造プロセス断面説明図、第４図は従来の薄
膜トランジスタの断面説明図、第５図は従来の電子経路
を説明するための薄膜トランジスタの部分的断面説明図
である。 １……基板 ２……ゲート電極 ３……下部絶縁層 ４……イントリンシックアモルファスシリコン層 ５……上部絶縁層 ６……n+アモルファスシリコン層 ７……金属層 ８……ｐ型アモルファスシリコン層 ９……ｎ型アモルファスシリコン層 11……ドレイン電極 12……ソース電極
Claims (1)
- 【請求項１】基板上にゲート電極と、前記ゲート電極を
被覆する下部絶縁層と、前記下部絶縁層を介して前記ゲ
ート電極上部に形成されたイントリンシックアモルファ
スシリコン層と、前記イントリンシックアモルファスシ
リコン層上部に形成された上部絶縁層と、前記上部絶縁
層を挟んで分割形成されたn+アモルファスシリコン層
と、前記n+アモルファスシリコン層を被覆する金属層と
を有する薄膜トランジスタにおいて、 前記イントリンシックアモルファスシリコン層と前記上
部絶縁層との境界にｐ型アモルファスシリコン層を設
け、前記イントリンシックアモルファスシリコン層と前
記n+アモルファスシリコン層との境界にｎ型アモルファ
スシリコン層を設けたことを特徴とする薄膜トランジス
タ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7823990U JP2522832Y2 (ja) | 1990-07-25 | 1990-07-25 | 薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7823990U JP2522832Y2 (ja) | 1990-07-25 | 1990-07-25 | 薄膜トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0436256U JPH0436256U (ja) | 1992-03-26 |
| JP2522832Y2 true JP2522832Y2 (ja) | 1997-01-16 |
Family
ID=31621338
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7823990U Expired - Lifetime JP2522832Y2 (ja) | 1990-07-25 | 1990-07-25 | 薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2522832Y2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015005757A (ja) * | 2009-02-13 | 2015-01-08 | 株式会社半導体エネルギー研究所 | 半導体装置 |
-
1990
- 1990-07-25 JP JP7823990U patent/JP2522832Y2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015005757A (ja) * | 2009-02-13 | 2015-01-08 | 株式会社半導体エネルギー研究所 | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0436256U (ja) | 1992-03-26 |
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