JP2519804B2 - 映像信号遅延回路 - Google Patents
映像信号遅延回路Info
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- JP2519804B2 JP2519804B2 JP1230535A JP23053589A JP2519804B2 JP 2519804 B2 JP2519804 B2 JP 2519804B2 JP 1230535 A JP1230535 A JP 1230535A JP 23053589 A JP23053589 A JP 23053589A JP 2519804 B2 JP2519804 B2 JP 2519804B2
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- video signal
- circuit
- variable gain
- gain amplifier
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/14—Picture signal circuitry for video frequency region
- H04N5/16—Circuitry for reinsertion of dc and slowly varying components of signal; Circuitry for preservation of black or white level
- H04N5/18—Circuitry for reinsertion of dc and slowly varying components of signal; Circuitry for preservation of black or white level by means of "clamp" circuit operated by switching circuit
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Picture Signal Circuits (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、テレビジョン受像機やビデオ表示装置など
に用いられる映像信号遅延回路に係り、特に電荷結合素
子型遅延素子（以下、CCD遅延素子と記す）を通過した
信号の減衰を補償する映像信号遅延回路に関する。
に用いられる映像信号遅延回路に係り、特に電荷結合素
子型遅延素子（以下、CCD遅延素子と記す）を通過した
信号の減衰を補償する映像信号遅延回路に関する。
（従来の技術） テレビジョン受像機において、テレビジョン映像信号
を１水平周期の時間だけ遅延させるために用いられる映
像信号遅延回路は、第４図に示すように、映像信号を直
接にCCD遅延素子41に入力しており、このCCD遅延素子41
を通過した映像信号の減衰を補償するためにCCD遅延素
子41の出力信号を映像信号増幅器42により増幅して出力
している。上記映像信号増幅器42として、従来、利得が
一定のものが用いられている。
を１水平周期の時間だけ遅延させるために用いられる映
像信号遅延回路は、第４図に示すように、映像信号を直
接にCCD遅延素子41に入力しており、このCCD遅延素子41
を通過した映像信号の減衰を補償するためにCCD遅延素
子41の出力信号を映像信号増幅器42により増幅して出力
している。上記映像信号増幅器42として、従来、利得が
一定のものが用いられている。
しかし、CCD遅延素子41による映像信号減衰量は、CCD
遅延素子41の製造工程のばらつき、素子の動作条件の変
化などにより一定にはならないので、映像信号遅延回路
全体の利得は一定にはならない。
遅延素子41の製造工程のばらつき、素子の動作条件の変
化などにより一定にはならないので、映像信号遅延回路
全体の利得は一定にはならない。
（発明が解決しようとする課題） 上記したように従来の映像信号遅延回路は、CCD遅延
素子による映像信号減衰量が、CCD遅延素子の製造工程
のばらつき、素子の動作条件の変化などにより一定には
ならず、映像信号遅延回路全体の利得が一定にはならな
いという問題がある。
素子による映像信号減衰量が、CCD遅延素子の製造工程
のばらつき、素子の動作条件の変化などにより一定には
ならず、映像信号遅延回路全体の利得が一定にはならな
いという問題がある。
本発明は、上記問題点を解決すべくなされたもので、
その目的は、CCD遅延素子による映像信号減衰量が、CCD
遅延素子の製造工程のばらつき、素子の動作条件の変化
などにより一定にはならなくても、映像信号遅延回路全
体の利得が一定になる映像信号遅延回路を提供すること
にある。
その目的は、CCD遅延素子による映像信号減衰量が、CCD
遅延素子の製造工程のばらつき、素子の動作条件の変化
などにより一定にはならなくても、映像信号遅延回路全
体の利得が一定になる映像信号遅延回路を提供すること
にある。
［発明の構成］ （課題を解決するための手段） 本発明の映像信号遅延回路は、入力映像信号のペデス
タルレベルを特定の電圧に固定するペデスタルクランプ
回路と、このペデスタルクランプ回路によりペデスタル
レベルが固定された映像信号のブランク期間の一部に、
前記ペデスタルレベルに対して一定の波高値を有する校
正パルス信号を挿入する校正パルス信号挿入回路と、こ
の校正レベル設定回路により校正パルス信号が挿入され
た映像信号が入力し、この映像信号を所定時間遅延させ
る電荷結合素子型遅延素子と、この電荷結合素子型遅延
素子の出力信号が入力し、この出力信号を増幅する可変
利得増幅器と、上記可変利得増幅器の出力信号の校正パ
ルス信号がペデスタルレベルに対して一定の波高値を有
するような利得制御入力を上記可変利得増幅器に与えて
その利得を制御し、制御後の期間は上記可変利得増幅器
に対する利得制御入力をそのまま保持する自動制御ルー
プとを具備することを特徴とする。
タルレベルを特定の電圧に固定するペデスタルクランプ
回路と、このペデスタルクランプ回路によりペデスタル
レベルが固定された映像信号のブランク期間の一部に、
前記ペデスタルレベルに対して一定の波高値を有する校
正パルス信号を挿入する校正パルス信号挿入回路と、こ
の校正レベル設定回路により校正パルス信号が挿入され
た映像信号が入力し、この映像信号を所定時間遅延させ
る電荷結合素子型遅延素子と、この電荷結合素子型遅延
素子の出力信号が入力し、この出力信号を増幅する可変
利得増幅器と、上記可変利得増幅器の出力信号の校正パ
ルス信号がペデスタルレベルに対して一定の波高値を有
するような利得制御入力を上記可変利得増幅器に与えて
その利得を制御し、制御後の期間は上記可変利得増幅器
に対する利得制御入力をそのまま保持する自動制御ルー
プとを具備することを特徴とする。
（作 用） ペデスタルレベルが特定の電圧に固定された映像信号
のブランク期間の一部に上記ペデスタルレベルに対して
一定の波高値を有する校正パルス信号が挿入されてお
り、可変利得増幅器の出力信号中の校正パルス信号がペ
デスタルレベルに対して一定の波高値を有するように可
変利得増幅器の利得が自動制御ループにより制御される
ので、CCD遅延素子による映像信号減衰量が一定になら
なくても、映像信号遅延回路全体の利得が一定になる。
のブランク期間の一部に上記ペデスタルレベルに対して
一定の波高値を有する校正パルス信号が挿入されてお
り、可変利得増幅器の出力信号中の校正パルス信号がペ
デスタルレベルに対して一定の波高値を有するように可
変利得増幅器の利得が自動制御ループにより制御される
ので、CCD遅延素子による映像信号減衰量が一定になら
なくても、映像信号遅延回路全体の利得が一定になる。
（実施例） 以下、図面を参照して本発明の一実施例を詳細に説明
する。
する。
第１図は、テレビジョン受像機において、テレビジョ
ン映像信号を１水平周期の時間だけ遅延させるために用
いられる映像信号遅延回路を示している。11は入力映像
信号のペデスタルレベルを特定の電圧に固定するペデス
タルクランプ回路、12はこのペデスタルクランプ回路11
によりペデスタルレベルが固定された映像信号のブラン
ク期間の一部に、ペデスタルレベルVpに対して正方向
（あるいは負方向でもよい）に一定の波高値Vaを有する
校正パルス信号を挿入する校正パルス信号挿入回路であ
る。この校正パルス信号挿入回路12としては、例えば図
示のように、ブランク期間の一部で、ペデスタルクラン
プ回路11からの映像信号に代えて基準電圧源13の基準電
圧V1（＝Vp＋Va）を選択するように切換えるスイッチ回
路14が用いられている。
ン映像信号を１水平周期の時間だけ遅延させるために用
いられる映像信号遅延回路を示している。11は入力映像
信号のペデスタルレベルを特定の電圧に固定するペデス
タルクランプ回路、12はこのペデスタルクランプ回路11
によりペデスタルレベルが固定された映像信号のブラン
ク期間の一部に、ペデスタルレベルVpに対して正方向
（あるいは負方向でもよい）に一定の波高値Vaを有する
校正パルス信号を挿入する校正パルス信号挿入回路であ
る。この校正パルス信号挿入回路12としては、例えば図
示のように、ブランク期間の一部で、ペデスタルクラン
プ回路11からの映像信号に代えて基準電圧源13の基準電
圧V1（＝Vp＋Va）を選択するように切換えるスイッチ回
路14が用いられている。
15は校正パルス信号挿入回路12により校正パルス信号
が挿入された映像信号が入力し、この映像信号を１水平
周期の時間遅延させるCCD遅延素子、16はCCD遅延素子15
の出力信号が入力し、この出力信号を増幅する可変利得
増幅器である。17は前記校正パルス信号の挿入期間に、
可変利得増幅器16の出力信号中の校正パルス信号がペデ
スタルレベルVpに対して一定の波高値Vaを有するような
利得制御入力を可変利得増幅器16に与えてその利得を制
御する自動制御ループである。この自動制御ループ17
は、例えば所定の基準電圧V2を発生する基準電圧源18
と、この基準電圧V2と可変利得増幅器16の出力電圧との
差に応じて制御電圧を生成し、可変利得増幅器16に利得
制御入力を与える誤差増幅器19とからなる。なお、この
自動制御ループ17は、自動制御後の期間は可変利得増幅
器16に対する利得制御入力をそのまま保持する。
が挿入された映像信号が入力し、この映像信号を１水平
周期の時間遅延させるCCD遅延素子、16はCCD遅延素子15
の出力信号が入力し、この出力信号を増幅する可変利得
増幅器である。17は前記校正パルス信号の挿入期間に、
可変利得増幅器16の出力信号中の校正パルス信号がペデ
スタルレベルVpに対して一定の波高値Vaを有するような
利得制御入力を可変利得増幅器16に与えてその利得を制
御する自動制御ループである。この自動制御ループ17
は、例えば所定の基準電圧V2を発生する基準電圧源18
と、この基準電圧V2と可変利得増幅器16の出力電圧との
差に応じて制御電圧を生成し、可変利得増幅器16に利得
制御入力を与える誤差増幅器19とからなる。なお、この
自動制御ループ17は、自動制御後の期間は可変利得増幅
器16に対する利得制御入力をそのまま保持する。
次に、上記映像信号遅延回路の動作について、第２図
に示す映像信号波形を参照しながら説明する。映像信号
は、ブランク期間の一部にペデスタルクランプ回路11で
ペデスタルレベルVpが特定の電圧に固定される。このブ
ランク期間の一部で、ペデスタルクランプ回路11からの
映像信号に代えて基準電圧V1（＝Vp＋Va）を選択するよ
うにスイッチ回路14が切換わることにより、上記ブラン
ク期間の一部にペデスタルレベルVpに対して一定の波高
値Vaを有する校正パルス信号が挿入される。そして、上
記ブランク期間の一部で、可変利得増幅器16の出力信号
中の校正パルス信号がペデスタルレベルVpに対して一定
の波高値Vaを有するように可変利得増幅器16の利得が自
動制御ループ17により制御される。この場合、CCD遅延
素子15の伝達関数をα、可変利得増幅器16の利得をＫで
表わすと、自動制御動作の安定状態では、 α・V1・Ｋ＝V2 となる。
に示す映像信号波形を参照しながら説明する。映像信号
は、ブランク期間の一部にペデスタルクランプ回路11で
ペデスタルレベルVpが特定の電圧に固定される。このブ
ランク期間の一部で、ペデスタルクランプ回路11からの
映像信号に代えて基準電圧V1（＝Vp＋Va）を選択するよ
うにスイッチ回路14が切換わることにより、上記ブラン
ク期間の一部にペデスタルレベルVpに対して一定の波高
値Vaを有する校正パルス信号が挿入される。そして、上
記ブランク期間の一部で、可変利得増幅器16の出力信号
中の校正パルス信号がペデスタルレベルVpに対して一定
の波高値Vaを有するように可変利得増幅器16の利得が自
動制御ループ17により制御される。この場合、CCD遅延
素子15の伝達関数をα、可変利得増幅器16の利得をＫで
表わすと、自動制御動作の安定状態では、 α・V1・Ｋ＝V2 となる。
従って、上記映像信号遅延回路によれば、CCD遅延素
子15による映像信号減衰量が、CCD遅延素子15の製造工
程のばらつき、素子の動作条件の変化などにより一定に
ならなくても、つまり、CCD遅延素子15の伝達関数αが
変動しても、可変利得増幅器16の利得Ｋが制御されて可
変利得増幅器16の出力信号レベルが一定値V2になり、映
像信号遅延回路全体の利得が一定になる。しかも、映像
信号の各水平期間毎に自動制御動作が行われるので、例
えば動作電源電圧Vccや温度の変動に対しても、映像信
号遅延回路全体の利得が一定になる。
子15による映像信号減衰量が、CCD遅延素子15の製造工
程のばらつき、素子の動作条件の変化などにより一定に
ならなくても、つまり、CCD遅延素子15の伝達関数αが
変動しても、可変利得増幅器16の利得Ｋが制御されて可
変利得増幅器16の出力信号レベルが一定値V2になり、映
像信号遅延回路全体の利得が一定になる。しかも、映像
信号の各水平期間毎に自動制御動作が行われるので、例
えば動作電源電圧Vccや温度の変動に対しても、映像信
号遅延回路全体の利得が一定になる。
第３図は他の実施例を示しており、前記実施例と比べ
て、校正パルス信号挿入回路12′が異なり、その他は同
じであるので第１図中と同一符号を付している。この校
正パルス信号挿入回路12′は、ブランク期間の一部にペ
デスタルクランプ回路11からの映像信号に正方向（ある
いは負方向でもよい）に一定の波高値Vaを有するパルス
信号を重畳して校正レベル（Vp＋Va）とし、その他の期
間は重畳しないように構成されている。例えば図示のよ
うに、ペデスタルクランプ回路11からの映像信号が一方
の入力となる加算回路21と、ブランク期間の一部に一定
の波高値Vaを有するパルス信号を生成して加算回路21の
他方の入力とするパルス発生回路22とからなる。
て、校正パルス信号挿入回路12′が異なり、その他は同
じであるので第１図中と同一符号を付している。この校
正パルス信号挿入回路12′は、ブランク期間の一部にペ
デスタルクランプ回路11からの映像信号に正方向（ある
いは負方向でもよい）に一定の波高値Vaを有するパルス
信号を重畳して校正レベル（Vp＋Va）とし、その他の期
間は重畳しないように構成されている。例えば図示のよ
うに、ペデスタルクランプ回路11からの映像信号が一方
の入力となる加算回路21と、ブランク期間の一部に一定
の波高値Vaを有するパルス信号を生成して加算回路21の
他方の入力とするパルス発生回路22とからなる。
この実施例でも、前記実施例とほぼ同様な動作が行わ
れ、前記実施例とほぼ同様な効果が得られる。
れ、前記実施例とほぼ同様な効果が得られる。
［発明の効果］ 上述したように本発明に映像信号遅延回路によれば、
CCD遅延素子による映像信号減衰量が、CCD遅延素子の製
造工程のばらつき、素子の動作条件の変化などにより一
定にはならなくても、映像信号遅延回路全体の利得が一
定になる。
CCD遅延素子による映像信号減衰量が、CCD遅延素子の製
造工程のばらつき、素子の動作条件の変化などにより一
定にはならなくても、映像信号遅延回路全体の利得が一
定になる。
第１図は本発明の映像信号遅延回路の一実施例を示すブ
ロック図、第２図は第１図の映像信号遅延回路の動作波
形の一例を示す図、第３図は本発明の他の実施例を示す
ブロック図、第４図は従来の映像信号遅延回路を示すブ
ロック図である。 11……ペデスタルクランプ回路、12,12′……校正パル
ス信号挿入回路、13……基準電圧源、14……スイッチ回
路、15……CCD遅延素子、16……可変利得増幅器、17…
…自動制御ループ、18……基準電圧源、19……誤差増幅
器、21……加算回路、22……パルス発生回路。
ロック図、第２図は第１図の映像信号遅延回路の動作波
形の一例を示す図、第３図は本発明の他の実施例を示す
ブロック図、第４図は従来の映像信号遅延回路を示すブ
ロック図である。 11……ペデスタルクランプ回路、12,12′……校正パル
ス信号挿入回路、13……基準電圧源、14……スイッチ回
路、15……CCD遅延素子、16……可変利得増幅器、17…
…自動制御ループ、18……基準電圧源、19……誤差増幅
器、21……加算回路、22……パルス発生回路。
Claims (1)
- 【請求項１】入力映像信号のペデスタルレベルを特定の
電圧に固定するペデスタルクランプ回路と、 このペデスタルクランプ回路によりペデスタルレベルが
固定された映像信号のブランク期間の一部に、前記ペデ
スタルレベルに対して一定の波高値を有する校正パルス
信号を挿入または重畳する校正パルス信号挿入回路と、 この校正パルス信号挿入回路からの映像信号を所定時間
遅延する電荷結合素子型遅延素子と、 この電荷結合素子型遅延素子からの出力信号を増幅する
可変利得増幅器と、 この可変利得増幅器からの出力信号中の校正パルス信号
がペデスタルレベルに対して一定の波高値を有するよう
な利得制御入力を前記可変利得増幅器に与えてその利得
を制御し、制御後の期間は前記可変利得増幅器に対する
利得制御入力をそのまま保持する自動制御ループと を具備することを特徴とする映像信号遅延回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1230535A JP2519804B2 (ja) | 1989-09-07 | 1989-09-07 | 映像信号遅延回路 |
| PCT/JP1990/001143 WO1993017521A1 (en) | 1989-09-07 | 1990-09-06 | Video signal delay circuit |
| US07/678,311 US5146332A (en) | 1989-09-07 | 1990-09-06 | Video signal delay circuit having self adjusting gain |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1230535A JP2519804B2 (ja) | 1989-09-07 | 1989-09-07 | 映像信号遅延回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0396076A JPH0396076A (ja) | 1991-04-22 |
| JP2519804B2 true JP2519804B2 (ja) | 1996-07-31 |
Family
ID=16909274
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1230535A Expired - Lifetime JP2519804B2 (ja) | 1989-09-07 | 1989-09-07 | 映像信号遅延回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5146332A (ja) |
| JP (1) | JP2519804B2 (ja) |
| WO (1) | WO1993017521A1 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5410365A (en) * | 1992-04-02 | 1995-04-25 | Sony Corporation | Video camera with coarse analog and fine digital black level adjustment |
| US5339114A (en) * | 1992-07-29 | 1994-08-16 | Thomson Consumer Electronics, Inc. | Television receiver with luminance signal clamped offset and re-clamped prior to contrast control for preventing black level changes with contrast control changes when displaying luminance signals having elevated black level |
| US5410363A (en) * | 1992-12-08 | 1995-04-25 | Lightwave Communications, Inc. | Automatic gain control device for transmitting video signals between two locations by use of a known reference pulse during vertical blanking period so as to control the gain of the video signals at the second location |
| JP4426222B2 (ja) * | 2003-07-10 | 2010-03-03 | 興和株式会社 | ケーブル延長装置 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5936352B2 (ja) * | 1975-09-10 | 1984-09-03 | 松下電器産業株式会社 | 可変遅延装置 |
| JPS5835549B2 (ja) * | 1976-06-10 | 1983-08-03 | 東洋インキ製造株式会社 | 感圧性接着剤 |
| US4374400A (en) * | 1981-06-16 | 1983-02-15 | Rca Corporation | Television ghost cancellation system with ghost carrier phase compensation |
| US4509181A (en) * | 1982-05-28 | 1985-04-02 | Rca Corporation | CCD charge substraction arrangement |
| JPS58222676A (ja) * | 1982-06-21 | 1983-12-24 | Hitachi Ltd | ゴ−スト除去装置 |
| DE3688174T2 (de) * | 1985-10-21 | 1993-09-02 | Rank Cintel Ltd | Klemmschaltung fuer einen analog-zu-digital-wandler. |
-
1989
- 1989-09-07 JP JP1230535A patent/JP2519804B2/ja not_active Expired - Lifetime
-
1990
- 1990-09-06 WO PCT/JP1990/001143 patent/WO1993017521A1/ja unknown
- 1990-09-06 US US07/678,311 patent/US5146332A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| WO1993017521A1 (en) | 1993-09-02 |
| JPH0396076A (ja) | 1991-04-22 |
| US5146332A (en) | 1992-09-08 |
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Legal Events
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