JP2519798B2 - 多重プロセッサシステムにおけるシリアライズ機能の検証方式 - Google Patents
多重プロセッサシステムにおけるシリアライズ機能の検証方式Info
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Description
【発明の詳細な説明】 〔概 要〕 本発明は多重プロセッサシステムにおけるシリアライ
ズ機能の検証方式に関し、 シリアライズ機能の正常性を保証することを目的と
し、 共通メモリのデータの一部をそれぞれの内部メモリに
転送してアクセスする多重プロセッサシステムにおい
て、データの読出しならびに書込み処理を１組とするシ
リアライズ命令を実行する間、該データに対する他系か
らのアクセスを禁止するシリアライズ機能の正常性を検
証する多重プロセッサシステムにおけるシリアライズ機
能の検証方式であって、自系の実行状態と他系の実行状
態とを同期せしめる同期化部と、前記同期化完了後次の
実行開始をランダムに遅延せしめるランダム遅延部と、
前記遅延終了後、該シリアライズ命令を実行して自系に
設定された第１の領域を読取るとともに所定データを書
込みし、続いて他系に設定された第２の領域を読取って
他系によるデータの書込み状態を判別し、未書込みなら
ば第２の領域を繰り返し読取り判別する命令実行部と、
他系の実行状態を監視し、所定時間経過後も前記判別動
作中であればエラーと判定して通知する検出部と、該内
部メモリならびに該共通メモリを初期化して前記同期化
部より繰り返し実行せしめる繰返し制御部とを備えた検
証手段をそれぞれの系に設け、シリアライズ命令の実行
と他系により実行されたシリアライズ命令の対象領域の
読取りを行う前記命令実行部の実行タイミングを各系間
で繰り返しランダムに制御してシリアライズ機能の正常
性を検証するように構成する。
ズ機能の検証方式に関し、 シリアライズ機能の正常性を保証することを目的と
し、 共通メモリのデータの一部をそれぞれの内部メモリに
転送してアクセスする多重プロセッサシステムにおい
て、データの読出しならびに書込み処理を１組とするシ
リアライズ命令を実行する間、該データに対する他系か
らのアクセスを禁止するシリアライズ機能の正常性を検
証する多重プロセッサシステムにおけるシリアライズ機
能の検証方式であって、自系の実行状態と他系の実行状
態とを同期せしめる同期化部と、前記同期化完了後次の
実行開始をランダムに遅延せしめるランダム遅延部と、
前記遅延終了後、該シリアライズ命令を実行して自系に
設定された第１の領域を読取るとともに所定データを書
込みし、続いて他系に設定された第２の領域を読取って
他系によるデータの書込み状態を判別し、未書込みなら
ば第２の領域を繰り返し読取り判別する命令実行部と、
他系の実行状態を監視し、所定時間経過後も前記判別動
作中であればエラーと判定して通知する検出部と、該内
部メモリならびに該共通メモリを初期化して前記同期化
部より繰り返し実行せしめる繰返し制御部とを備えた検
証手段をそれぞれの系に設け、シリアライズ命令の実行
と他系により実行されたシリアライズ命令の対象領域の
読取りを行う前記命令実行部の実行タイミングを各系間
で繰り返しランダムに制御してシリアライズ機能の正常
性を検証するように構成する。
本発明は多重プロセッサシステムにおけるシリアライ
ズ機能の検証方式に関する。
ズ機能の検証方式に関する。
複数のプロセッサ（CPU）が共用メモリを使用してマ
ルチ処理するような多重プロセッサシステムでは、処理
の同期化、同一領域の競合制御等にTS命令（TEST and S
ET命令，シリアライズ命令の１種）がよく使用される。
ルチ処理するような多重プロセッサシステムでは、処理
の同期化、同一領域の競合制御等にTS命令（TEST and S
ET命令，シリアライズ命令の１種）がよく使用される。
このTS命令は、フラグの読取り、フラグの判定、判定
結果によるフラグの設定等の一連の処理より構成されて
おり、２メモリサイクルを必要としているため、この命
令を実行している間は他系による同一領域のアクセスを
禁止するシリアライズ機能（ハードウエア）を設けて、
TS命令による処理を保証している。
結果によるフラグの設定等の一連の処理より構成されて
おり、２メモリサイクルを必要としているため、この命
令を実行している間は他系による同一領域のアクセスを
禁止するシリアライズ機能（ハードウエア）を設けて、
TS命令による処理を保証している。
このシリアライズ機能の正常性を検証する場合、命令
を種々のタイミングで実行し互いに競合させる必要があ
るが、CPU間のタイミングの設定ならびにその確認は極
めて困難であるため、従来では一定のタイミングによる
検証のみで正常性を十分に保証するものではなかった。
を種々のタイミングで実行し互いに競合させる必要があ
るが、CPU間のタイミングの設定ならびにその確認は極
めて困難であるため、従来では一定のタイミングによる
検証のみで正常性を十分に保証するものではなかった。
近年、益々多重CPUシステムが普及しており、シリア
ライズ機能の正常性をより完全に保証することが求めら
れている。
ライズ機能の正常性をより完全に保証することが求めら
れている。
第５図は多重CPUシステム例を表す図である。
以下、検証対象の多重CPUシステム例を説明してお
く。
く。
第５図は、CPU1a,1bがそれぞれメモリ制御部MCU6a,6b
を介して共通メモリ７をアクセスする２重系システムを
表したもので、CPU1a,1bはそれぞれ命令を実行するＩ−
UNIT2a,2bならびにＳ−UNIT3a,3b等より構成されてい
る。
を介して共通メモリ７をアクセスする２重系システムを
表したもので、CPU1a,1bはそれぞれ命令を実行するＩ−
UNIT2a,2bならびにＳ−UNIT3a,3b等より構成されてい
る。
このＳ−UNIT3a（以下CPU1a側で説明）はキャシュメ
モリシステムを構成するもので、共通メモリ７のデータ
の一部を転送する内部メモリLBS5aを備え、Ｉ−UNIT2a
より要求されたデータがLBS5aに存在していればLBS5aを
アクセスし、存在していなければ共通メモリ７を直接ア
クセスし且つLBS5aに格納する。
モリシステムを構成するもので、共通メモリ７のデータ
の一部を転送する内部メモリLBS5aを備え、Ｉ−UNIT2a
より要求されたデータがLBS5aに存在していればLBS5aを
アクセスし、存在していなければ共通メモリ７を直接ア
クセスし且つLBS5aに格納する。
なお、LBS5aと共通メモリ７との間で生じるデータの
不一致を防止するため、データを更新する場合は、CPU1
b側に該当アドレスの無効化が通知される。
不一致を防止するため、データを更新する場合は、CPU1
b側に該当アドレスの無効化が通知される。
以上の構成において、例えば、ある領域を専有してデ
ータの更新を行うような場合、TS命令を使用して共通の
フラグ（領域Ａ）をオンにして他系に通知する。
ータの更新を行うような場合、TS命令を使用して共通の
フラグ（領域Ａ）をオンにして他系に通知する。
このTS命令により、領域Ａの読取り、フラグの判定な
らびにそれに基づくコンディションコードの設定、フラ
グオフの場合はフラグオン、という一連の処理が実行さ
れる。
らびにそれに基づくコンディションコードの設定、フラ
グオフの場合はフラグオン、という一連の処理が実行さ
れる。
この間、他系が例えばTS命令等で領域Ａをアクセスす
ると、どちらの系も専有するような場合が生じて競合制
御が保証できなくなる。
ると、どちらの系も専有するような場合が生じて競合制
御が保証できなくなる。
このため、TS命令が実行される際、ハードウエア機構
によってシリアライズ処理が行われる。
によってシリアライズ処理が行われる。
まず、CPU1aでTS命令が解読されると、シリアライズ
要求がMCU6aに送出され、MCU6aは、領域Ａのアドレスと
ともにSERIALIZE IN信号をCPU1bに送出する。
要求がMCU6aに送出され、MCU6aは、領域Ａのアドレスと
ともにSERIALIZE IN信号をCPU1bに送出する。
これにより、CPU1bでは、無効化データを格納するBI
STACK4bに領域Ａのアドレスをスタックするとともに、
シリアライズ対称の命令、例えばTS命令,CS命令等によ
る領域Ａへのアクセスを抑止する。
STACK4bに領域Ａのアドレスをスタックするとともに、
シリアライズ対称の命令、例えばTS命令,CS命令等によ
る領域Ａへのアクセスを抑止する。
TS命令が実行されて共通メモリ７のフラグが更新され
ると、MCU6aよりSERIALIZE OUT信号が出力され、CPU1b
では、BI STACK4bの内容に基づき、LBS5bの該当データ
を無効化して抑止した命令の実行を開始する。
ると、MCU6aよりSERIALIZE OUT信号が出力され、CPU1b
では、BI STACK4bの内容に基づき、LBS5bの該当データ
を無効化して抑止した命令の実行を開始する。
この際、LBS5bの該当アドレスが無効化されているた
め、共通メモリ７をアクセスすることになり、更新後の
フラグ状態を読取ることができる。
め、共通メモリ７をアクセスすることになり、更新後の
フラグ状態を読取ることができる。
以上のシリアライズ機能を検証する場合、一方のTS命
令の実行と他方の読取りとを競合させ、その競合のタイ
ミングと読取ったフラグ状態により、命令の実行がシリ
アライズされたか否かを検証すればよいが、正常性を保
証するためには種々のタイミングで検証する必要があ
る。
令の実行と他方の読取りとを競合させ、その競合のタイ
ミングと読取ったフラグ状態により、命令の実行がシリ
アライズされたか否かを検証すればよいが、正常性を保
証するためには種々のタイミングで検証する必要があ
る。
しかし、多重CPUをそれぞれ理論通りのタイミングで
走行させることは極めて困難であり、またそのタイミン
グの確認を得ることもまた困難であるため、従来ではあ
る一定のタイミングでしか検証できなかった。
走行させることは極めて困難であり、またそのタイミン
グの確認を得ることもまた困難であるため、従来ではあ
る一定のタイミングでしか検証できなかった。
このため、シリアライズ機能の正常性を完全には保証
するものではないという課題があった。
するものではないという課題があった。
本発明は、上記課題に鑑み、シリアライズ機能の正常
性を保証する多重プロセッサシステムにおけるシリアラ
イズ機能の検証方式を提供することを目的とする。
性を保証する多重プロセッサシステムにおけるシリアラ
イズ機能の検証方式を提供することを目的とする。
上記目的を達成するため、本発明の多重プロセッサシ
ステムにおけるシリアライズ機能の検証方式は、第１図
本発明の原理図ならびに第２図実施例のブロック図に示
すように、 自系の実行状態と他系の実行状態とを同期せしめる同
期化部（10）と、 前記同期化完了後次の実行開始をランダムに遅延せし
めるランダム遅延部（11）と、 前記遅延終了後、該シリアライズ命令を実行して自系
に設定された第１の領域を読取るとともに所定データを
書込みし、続いて他系に設定された第２の領域を読取っ
て他系による該データの書込み状態を判別し、未書込み
ならば第２の領域を繰り返し読取り判別する命令実行部
（12）と、 他系の実行状態を監視し、所定時間経過後も前記判別
動作中であればエラーと判定して通知する検出部（13）
と、 該内部メモリならびに該共通メモリを初期化して前記
同期化部より繰り返し実行せしめる繰返し制御部（14）
とを備えた検証手段（８）をそれぞれの系に設ける。
ステムにおけるシリアライズ機能の検証方式は、第１図
本発明の原理図ならびに第２図実施例のブロック図に示
すように、 自系の実行状態と他系の実行状態とを同期せしめる同
期化部（10）と、 前記同期化完了後次の実行開始をランダムに遅延せし
めるランダム遅延部（11）と、 前記遅延終了後、該シリアライズ命令を実行して自系
に設定された第１の領域を読取るとともに所定データを
書込みし、続いて他系に設定された第２の領域を読取っ
て他系による該データの書込み状態を判別し、未書込み
ならば第２の領域を繰り返し読取り判別する命令実行部
（12）と、 他系の実行状態を監視し、所定時間経過後も前記判別
動作中であればエラーと判定して通知する検出部（13）
と、 該内部メモリならびに該共通メモリを初期化して前記
同期化部より繰り返し実行せしめる繰返し制御部（14）
とを備えた検証手段（８）をそれぞれの系に設ける。
同期化部10で互いに検証手段８における走行状態の同
期をとった後、ランダム遅延部11により、次のステップ
（命令実行部12）の実行開始をランダムに遅延させる。
期をとった後、ランダム遅延部11により、次のステップ
（命令実行部12）の実行開始をランダムに遅延させる。
命令実行部12が実行されると、まず自系に設定された
第１の領域をシリアライズ命令を用いて読込むとともに
所定データを書込みし（以下フラグオン）、続いて第２
の領域を読取って他系によりフラグオンとなったか否か
を判別する。
第１の領域をシリアライズ命令を用いて読込むとともに
所定データを書込みし（以下フラグオン）、続いて第２
の領域を読取って他系によりフラグオンとなったか否か
を判別する。
この際、フラグオフであれば、第２の領域を読取り判
別する動作をフラグオンが確認されるまで繰り返す。
別する動作をフラグオンが確認されるまで繰り返す。
これにより、他系のシリアライズ命令の実行と自系の
対象領域の読取りとが競合している場合、シリアライズ
機能が正常であれば、読取りが抑止され且つフラグオン
により内部メモリが無効化されるため、シリアライズ命
令実行後に共通メモリを読取ることになり、フラグオン
が確認できる。
対象領域の読取りとが競合している場合、シリアライズ
機能が正常であれば、読取りが抑止され且つフラグオン
により内部メモリが無効化されるため、シリアライズ命
令実行後に共通メモリを読取ることになり、フラグオン
が確認できる。
また、正常でない場合、フラグオフのタイミングで読
取ると、このフラグオフが内部メモリに格納されて以後
第２の領域をアクセスしても内部メモリから読取られて
常にフラグオフとなり、ループすることになる。
取ると、このフラグオフが内部メモリに格納されて以後
第２の領域をアクセスしても内部メモリから読取られて
常にフラグオフとなり、ループすることになる。
フラグオンが判別されると命令実行部12の動作が終了
し、検出部13によって他系の走行状態が監視され、所定
時間経過後も他系が判別動作中であればエラーとして通
知する。
し、検出部13によって他系の走行状態が監視され、所定
時間経過後も他系が判別動作中であればエラーとして通
知する。
両系とも正常であれば、繰返し制御部14は、内部メモ
リならびに共通メモリを初期化した後、検証手段８の先
頭に制御を移す。
リならびに共通メモリを初期化した後、検証手段８の先
頭に制御を移す。
以上のごとく、互いにシリアライズ命令を発行し、他
系のフラグ設定状態を読取る命令実行部12を設け、この
命令実行部12の実行タイミングをランダム遅延部11によ
り繰り返しごとに変えるため、多数回実行すればあらゆ
る組合せのタイミングで検証することができる。
系のフラグ設定状態を読取る命令実行部12を設け、この
命令実行部12の実行タイミングをランダム遅延部11によ
り繰り返しごとに変えるため、多数回実行すればあらゆ
る組合せのタイミングで検証することができる。
本発明の実施例を図を用いて詳細に説明する。
第２図は実施例のブロック図、第３図は実施例の検証
動作フローチャート図、第４図は同期化・ランダム遅延
動作フローチャート図である。
動作フローチャート図、第４図は同期化・ランダム遅延
動作フローチャート図である。
第２図は２重系の場合を示したもので、図中、 ８は本発明の検証手段で、プログラムより構成され、
検証時には各CPUにロードされて実行されるもの、 9a,9bはクロックカウンタで、複数ビットで構成さ
れ、自系CPUのクロックを循環して計数するもの、 ７は共通メモリで、検証に使用する領域が設定されて
いるものである。
検証時には各CPUにロードされて実行されるもの、 9a,9bはクロックカウンタで、複数ビットで構成さ
れ、自系CPUのクロックを循環して計数するもの、 ７は共通メモリで、検証に使用する領域が設定されて
いるものである。
検証手段８は、第１図に示すように、同期化部10、ラ
ンダム遅延部11、命令実行部12、検出部13ならびに繰返
し制御部14より構成されており、それぞれ異なるタイミ
ングで、例えば1M回実行されて、エラーが検出されず終
了すれば正常と判定する。
ンダム遅延部11、命令実行部12、検出部13ならびに繰返
し制御部14より構成されており、それぞれ異なるタイミ
ングで、例えば1M回実行されて、エラーが検出されず終
了すれば正常と判定する。
第３図は検出手段８の動作を示したもので、第１図と
異なる点は、次のとおりである。
異なる点は、次のとおりである。
同期化部10にタイマ15（検出部13に対応）を設け、
同期化に要する時間がタイムオーバのときエラーと判定
し通知する。
同期化に要する時間がタイムオーバのときエラーと判定
し通知する。
命令実行部12に他系の走行状態を監視する手段を設
け、相互の走行間隔に応じた命令実行部12を設ける。
け、相互の走行間隔に応じた命令実行部12を設ける。
以下検出手段８の動作を第３図，第４図を参照しつつ
説明する。
説明する。
なお、内部メモリLBS5a,5bは初期化処理において、検
証手段８に使用する領域以外のデータでフルにしてお
り、特に説明しない限り、共通メモリ７が直接アクセス
される。
証手段８に使用する領域以外のデータでフルにしてお
り、特に説明しない限り、共通メモリ７が直接アクセス
される。
（１） 検証手段８を他系（CPU1bとする）より先に開
始したCPU1aは、ステップにおいて、LOCK＝０（LOCK
は共通メモリ７上の所定番地、他も同様）であるから、
分岐Ｉを実行し、ステップでLOCKを“FF"にセットす
る。
始したCPU1aは、ステップにおいて、LOCK＝０（LOCK
は共通メモリ７上の所定番地、他も同様）であるから、
分岐Ｉを実行し、ステップでLOCKを“FF"にセットす
る。
このため、遅れて同期化部10を実行するCPU1bは、ス
テップでLOCK＝FFであるから分岐IIを実行する。
テップでLOCK＝FFであるから分岐IIを実行する。
同期化は、第４図に示すように、先に実行開始したCP
Uが分岐VIIを実行し、遅れて実行するCPUは分岐VIIIを
実行する。
Uが分岐VIIを実行し、遅れて実行するCPUは分岐VIIIを
実行する。
ここで、それぞれZ1,Z2に“1"をセットし、他系のセ
ット状態を監視してセットされるまで待機する。
ット状態を監視してセットされるまで待機する。
これにより、CPU1a,CPU1bは同期して次のステップへ
進む。
進む。
（２） ランダム遅延 CPU1a,1bはそれぞれクロックカウンタ9a,9bを読取
り、その値だけ所定命令を実行した後、次のステップに
移る。
り、その値だけ所定命令を実行した後、次のステップに
移る。
これにより、クロックカウンタ値の差に相当する間隔
で次のステップが開始される。
で次のステップが開始される。
（３） 命令の実行 CPU1aは、ステップでLOCKを“0"にセットし、CPU1b
は、ステップでLOCK2を“0"にセットし、ステップ
，で互いに相手の走行状態を監視する。ステップ
がステップより早く実行された場合、即CPU1a側の走
行が早い場合、ステップでは必ずLOCK＝FFであるか
ら、CPU1bは分岐Ｖを実行し、CPU1aは、LOCK2が“FF"に
セットされるタイミングにより、分岐IIIまたは分岐IV
を実行する。
は、ステップでLOCK2を“0"にセットし、ステップ
，で互いに相手の走行状態を監視する。ステップ
がステップより早く実行された場合、即CPU1a側の走
行が早い場合、ステップでは必ずLOCK＝FFであるか
ら、CPU1bは分岐Ｖを実行し、CPU1aは、LOCK2が“FF"に
セットされるタイミングにより、分岐IIIまたは分岐IV
を実行する。
同様に、CPU1bの方が走行が早い場合は、CPU1aは分岐
IVを実行し、CPU1bはLOCKが“０″にセットされるタイ
ミングによって分岐Ｖまたは分岐VIを実行する。
IVを実行し、CPU1bはLOCKが“０″にセットされるタイ
ミングによって分岐Ｖまたは分岐VIを実行する。
いま、図示太線で示したように、CPU1aが分岐IIIを、
CPU1bが分岐Ｖを実行する場合を説明する。
CPU1bが分岐Ｖを実行する場合を説明する。
CPU1aは、ステップでTS命令を発行してA2をフラグ
オン、即ちA2番地に“FF"をセットし、続くステップ
でB2を読取り判別して、“0"（通常“0"）であればステ
ップに進みB1を読取る。
オン、即ちA2番地に“FF"をセットし、続くステップ
でB2を読取り判別して、“0"（通常“0"）であればステ
ップに進みB1を読取る。
ここでB1が“FF"であれば次のステップへ進み、
“0"ならばステップに戻る。
“0"ならばステップに戻る。
一方、遅れて分岐Ｖを実行するCPU1bは、ステップ
でTS命令を発行してB1に“FF"をセットし、ステップ
でA1を読取る。A1は通常“0"であるから、ステップで
A2を読取り判別し、“0"ならばステップに戻り、“F
F"ならば次のステップに進む。
でTS命令を発行してB1に“FF"をセットし、ステップ
でA1を読取る。A1は通常“0"であるから、ステップで
A2を読取り判別し、“0"ならばステップに戻り、“F
F"ならば次のステップに進む。
以上の動作において、CPU1bの走行が遅いから、ステ
ップのTS命令実行中に、CPU1aによるB1の読取りが競
合する可能性が発生する。
ップのTS命令実行中に、CPU1aによるB1の読取りが競
合する可能性が発生する。
このとき、CPU1aは、B1が“0"のタイミングで読取りL
BS5aに格納するため、シリアライズが機能しないと、次
の読取りが抑止されず且つ無効化されないため、B1はLB
S5aより繰り返し読取られることになり、ステップと
ステップとの間をループすることになる。
BS5aに格納するため、シリアライズが機能しないと、次
の読取りが抑止されず且つ無効化されないため、B1はLB
S5aより繰り返し読取られることになり、ステップと
ステップとの間をループすることになる。
また、ステップが終了しても抑止が解除されない
と、CPU1bはステップとステップとの間でループす
ることになる。
と、CPU1bはステップとステップとの間でループす
ることになる。
しかし、この２つのループ現象が同時に起こる確率は
極めて少ないから、いずれか一方がループを抜け出して
次のステップへ進む。
極めて少ないから、いずれか一方がループを抜け出して
次のステップへ進む。
（４） 繰り返し制御 ステップはLBS5a,5bを検証手段８で使用するデータ
を除いてFULLにするもので、次の繰り返し検証で共通メ
モリ７を直接アクセスさせるための手段である。
を除いてFULLにするもので、次の繰り返し検証で共通メ
モリ７を直接アクセスさせるための手段である。
この処理を実行した後、“FF"にセットした番地をク
リアして、検証手段８の先頭に戻り、同期化を実行す
る。
リアして、検証手段８の先頭に戻り、同期化を実行す
る。
（５） 検出 一方が命令実行部12でループすると、所定時間経過後
も同期化が達成できず、先に同期化部10を実行したCPU
は、分岐VIIを実行してZ2が“1"にセットされるまで待
機する。
も同期化が達成できず、先に同期化部10を実行したCPU
は、分岐VIIを実行してZ2が“1"にセットされるまで待
機する。
この待機時間がタイマ15で計測され所定時間経過後も
セットされなければエラーと判定して通知する。
セットされなければエラーと判定して通知する。
CPU1aが分岐IVを実行し、CPU1bが分岐Ｖを実行する場
合、ステップとステップとが衝突し、シリアライズ
が機能しないときは、CPU1aはステップとステップ
との間でループし、また抑止が解除されないと、CPU1b
はステップとステップとの間でループする。
合、ステップとステップとが衝突し、シリアライズ
が機能しないときは、CPU1aはステップとステップ
との間でループし、また抑止が解除されないと、CPU1b
はステップとステップとの間でループする。
なお、CPU1bがCPU1bよりタイミングが早い場合も同様
であるので、説明は省略する。
であるので、説明は省略する。
以上の動作で両系ともループしなければ、再び検証手
段８の先頭より実行させることができ、例えば1M回繰り
返し実行することにより種々のタイミングにおけるシリ
アライズ機能が検証できる。
段８の先頭より実行させることができ、例えば1M回繰り
返し実行することにより種々のタイミングにおけるシリ
アライズ機能が検証できる。
以上説明したように、本発明は、互いにシリアライズ
命令を発行し他系のシリアライズ命令によるフラグ状態
を判別する命令実行部を設け、その実行タイミングをラ
ンダムに制御するシリアライズ機能の検証方式を提供す
るもので、繰り返し検証することによりあらゆる組合せ
のタイミングで検証できるため、シリアライズ機能の正
常性を使用上略完全に保証できる効果がある。
命令を発行し他系のシリアライズ命令によるフラグ状態
を判別する命令実行部を設け、その実行タイミングをラ
ンダムに制御するシリアライズ機能の検証方式を提供す
るもので、繰り返し検証することによりあらゆる組合せ
のタイミングで検証できるため、シリアライズ機能の正
常性を使用上略完全に保証できる効果がある。
第１図は本発明の原理図、第２図は実施例のブロック
図、第３図は実施例の検証動作フローチャート図、第４
図は同期化・ランダム遅延動作フローチャート図、第５
図は多重CPUシステム例を表す図である。図中、1a,1bは
プロセッサCPU、2a,2bはＩ−UNIT、3a,3bはＳ−UNIT、4
a,4bはBI STACK、5a,5bは内部メモリLBS、6a,6bはメモ
リ制御部MCU、７は共通メモリ、８は検証手段、9a,9bは
クロックカウンタ、10は同期化部、11はランダム遅延
部、12は命令実行部、13は検出部、14は繰返し制御部、
15はタイマである。
図、第３図は実施例の検証動作フローチャート図、第４
図は同期化・ランダム遅延動作フローチャート図、第５
図は多重CPUシステム例を表す図である。図中、1a,1bは
プロセッサCPU、2a,2bはＩ−UNIT、3a,3bはＳ−UNIT、4
a,4bはBI STACK、5a,5bは内部メモリLBS、6a,6bはメモ
リ制御部MCU、７は共通メモリ、８は検証手段、9a,9bは
クロックカウンタ、10は同期化部、11はランダム遅延
部、12は命令実行部、13は検出部、14は繰返し制御部、
15はタイマである。
Claims (1)
- 【請求項１】共通メモリのデータの一部をそれぞれの内
部メモリに転送してアクセスする多重プロセッサシステ
ムにおいて、データの読出しならびに書込み処理を１組
とするシリアライズ命令を実行する間、該データに対す
る他系からのアクセスを禁止するシリアライズ機能の正
常性を検証する多重プロセッサシステムにおけるシリア
ライズ機能の検証方式であって、 自系の実行状態と他系の実行状態とを同期せしめる同期
化部（10）と、 前記同期化完了後次の実行開始をランダムに遅延せしめ
るランダム遅延部（11）と、 前記遅延終了後、該シリアライズ命令を実行して自系に
設定された第１の領域を読取るとともに所定データを書
込みし、続いて他系に設定された第２の領域を読取って
他系によるデータの書込み状態を判別し、未書込みなら
ば第２の領域を繰り返し読取り判別する命令実行部（1
2）と、 他系の実行状態を監視し、所定時間経過後も前記判別動
作中であればエラーと判定して通知する検出部（13）
と、 該内部メモリならびに該共通メモリを初期化して前記同
期化部（10）より繰り返し実行せしめる繰返し制御部
（14）と を備えた検証手段（８）をそれぞれの系に設け、シリア
ライズ命令の実行と他系により実行されたシリアライズ
命令の対象領域の読取りを行う前記命令実行部（12）の
実行タイミングを各系間で繰り返しランダムに制御して
シリアライズ機能の正常性を検証することを特徴とする
多重プロセッサシステムにおけるシリアライズ機能の検
証方式。
Priority Applications (2)
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|---|---|---|---|
| JP1136524A JP2519798B2 (ja) | 1989-05-30 | 1989-05-30 | 多重プロセッサシステムにおけるシリアライズ機能の検証方式 |
| US07/530,327 US5210861A (en) | 1989-05-30 | 1990-05-30 | Method for verifying a serializing function in a system including processors and a test system including processors for verifying the serializing function |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1136524A JP2519798B2 (ja) | 1989-05-30 | 1989-05-30 | 多重プロセッサシステムにおけるシリアライズ機能の検証方式 |
Publications (2)
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|---|---|
| JPH032958A JPH032958A (ja) | 1991-01-09 |
| JP2519798B2 true JP2519798B2 (ja) | 1996-07-31 |
Family
ID=15177195
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1136524A Expired - Fee Related JP2519798B2 (ja) | 1989-05-30 | 1989-05-30 | 多重プロセッサシステムにおけるシリアライズ機能の検証方式 |
Country Status (2)
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|---|---|
| US (1) | US5210861A (ja) |
| JP (1) | JP2519798B2 (ja) |
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-
1990
- 1990-05-30 US US07/530,327 patent/US5210861A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
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| JPH032958A (ja) | 1991-01-09 |
| US5210861A (en) | 1993-05-11 |
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