JP2517279B2 - Sync chip clamp circuit - Google Patents

Description

【発明の詳細な説明】 （イ） 産業上の利用分野 本発明はシンクチツプクランプ回路の改良に関する。DETAILED DESCRIPTION OF THE INVENTION (a) Field of Industrial Application The present invention relates to an improvement of a sync chip clamp circuit.

（ロ） 従来の技術 映像信号をAD変換する場合にその前段でシンクチツプ
クランプを為す構成に付いては、CQ出版社発行の雑誌
“トランジスタ技術"1986年11月号第366〜367頁にも開
示されている。(B) Conventional technology For the configuration that uses a sync tip clamp before AD conversion of a video signal, see the magazine “Transistor Technology” published by CQ Publisher, November 1986, pages 366-367. It is disclosed.

第４図は従来のシンクチツプクランプ回路の回路構成
を示す。この図より明らかな通り、入力映像信号は第１
演算増幅器（２）のプラス端子に入力され、その出力が
AD変換器（１）に入力されている。AD変換データはその
値が０（即ち基準レベル）となるとき、ゲート（５）を
介してローレベル出力を発する。このローレベル出力に
よりスイツチング手段（４）が切換えられる。このスイ
ツチング手段（４）は、ハイレベル出力を入力して高イ
ンピーダンスの放電回路を形成し、ローレベル出力を入
力して低インピーダンスの充電回路を構成する。即ち、
積分回路の一部を構成する演算増幅器（３）のマイナス
端子には、通常高インピーダンスの第２抵抗（R₂）を介
して負電源が接続されており積分コンデンサ（C₁）の充
電電荷を低速放電しており、ローレベルのゲート出力発
生時にのみ低インピーダンスの第１抵抗（R₁）を介して
積分コンデンサ（C₁）を急速充電している。FIG. 4 shows a circuit configuration of a conventional sync chip clamp circuit. As is clear from this figure, the input video signal is the first
Input to the positive terminal of the operational amplifier (2), and its output
It is input to the AD converter (1). When the value of AD conversion data becomes 0 (that is, the reference level), it outputs a low level output through the gate (5). The switching means (4) is switched by this low level output. The switching means (4) inputs a high level output to form a high impedance discharge circuit, and inputs a low level output to form a low impedance charging circuit. That is,
A negative power supply is connected to the negative terminal of the operational amplifier (3), which constitutes a part of the integrating circuit, via the second resistor (R ₂ ) having a high impedance, and the charge of the integrating capacitor (C ₁ ) is charged. It is discharging at a low speed, and the integration capacitor (C ₁ ) is rapidly charged through the low impedance first resistor (R ₁ ) only when a low level gate output is generated.

この第２演算増幅器（３）の出力は、第１演算増幅器
（２）のマイナス端子に供給され、結果的にシンクチツ
プレベルがクランプされる。前述する構成に於ける動作
波形を第５図に示す。この図より明らかな様にゲート出
力（ｂ）は第１演算増幅器（２）の出力（ａ）が基準レ
ベル以下になる期間中に発生し、ゲート出力発生の度に
第２演算増幅器（３）の出力（ｃ）は充電により基準レ
ベルを低下せしめられる。従って基準レベルは、結果的
にシンクチツプレベルに収束してシンクチツプクランプ
を実現する。The output of the second operational amplifier (3) is supplied to the negative terminal of the first operational amplifier (2), and as a result, the sync chip level is clamped. FIG. 5 shows operation waveforms in the above-mentioned configuration. As is apparent from this figure, the gate output (b) is generated during the period when the output (a) of the first operational amplifier (2) is below the reference level, and the second operational amplifier (3) is generated each time the gate output is generated. The output (c) of is reduced to the reference level by charging. Therefore, the reference level eventually converges to the sync chip level to realize the sync chip clamp.

（ハ） 発明が解決しようとする問題点 しかし上述する構成は、シンクチツプレベルが第６図
に示す様に平坦である場合にはシンクチツプと基準レベ
ル（φＨ）とが一致して確実なクランプが可能であるも
のの、シンクチツプレベルが第７図に示す様にノズルに
より変動する場合には、不安定なノイズの負側ピークに
基準レベル（φＨ）が一致する様にクランプ回路が作動
する。(C) Problems to be Solved by the Invention However, in the above-mentioned configuration, when the sync chip level is flat as shown in FIG. 6, the sync chip and the reference level (φH) coincide with each other to ensure a reliable clamp. Although possible, when the sync tip level fluctuates depending on the nozzle as shown in FIG. 7, the clamp circuit operates so that the reference level (φH) matches the negative peak of unstable noise.

従って、映像信号レベルは振幅変動を伴うシンクチツ
プのノイズに依存して変化し、クランプ動作が不安定と
なる。Therefore, the video signal level changes depending on the noise of the sync chip with amplitude fluctuation, and the clamp operation becomes unstable.

（ニ） 問題点を解決するための手段 そこで、本発明はクランプパルスに基づいて積分を為
し、積分出力レベルに基づいて映像信号をクランプする
シンクチツプクランプ回路に於いて、クランプパルスを
遅延させ互いに遅延時間が異なる複数の信号を出力する
遅延回路と、該遅延回路からの前記複数の信号を入力
し、入力信号の極性が全て同じである場合にのみ第２の
クランプパルスを出力するゲート回路とを付加すること
を特徴とする。(D) Means for Solving the Problems Therefore, according to the present invention, a clamp pulse is delayed in a sync chip clamp circuit that performs integration based on a clamp pulse and clamps a video signal based on the integrated output level. A delay circuit that outputs a plurality of signals having different delay times, and a gate circuit that inputs the plurality of signals from the delay circuit and outputs a second clamp pulse only when the polarities of the input signals are all the same And is added.

（ホ） 作用 よって、本発明によれば、遅延回路からの複数の遅延
出力が全て同じ極性になるような幅広のクランプパルス
の際、シンクチップクランプが為される。(E) Operation Therefore, according to the present invention, sync tip clamping is performed in the case of a wide clamp pulse such that a plurality of delay outputs from the delay circuit all have the same polarity.

（ヘ） 実施例 以下、本発明を図示せる実施例に従い説明する。(F) Example Hereinafter, the present invention will be described according to an illustrated example.

まず、第１図に図示せる第１実施例は、前述する従来
回路に於て制限手段としてシフトレジスタ（６）とオア
回路（７）とを組合わせ使用するものである。即ち、本
実施例では、０レベルを検出するゲート（５）から映像
信号のシンクチツプ付近で第２図に図示する様な映像信
号に対し同図（イ）に示す様なクランプパルスが多数導
出される。このクランプパルスは、ノイズレベルの小さ
い安定期間に幅広のクランプパルスが導出される。本実
施例は、この幅広のクランプパルス発生時にのみクラン
プを為すことを特徴とする。そのため、クランプパルス
はAD変換回路（１）に入力されるタイミングパルスをシ
フトパルスとして入力するシフトレジスタ（６）に入力
される。前記シフトレジスタ（６）は３個のフリップフ
ロップを直列に接続した３段構造のシフトレジスタであ
る。尚、フリップフロップの個数は、即ち段数について
はノイズレベルの状態に応じ適宜設定すれば良い。First, the first embodiment shown in FIG. 1 uses a combination of a shift register (6) and an OR circuit (7) as limiting means in the conventional circuit described above. That is, in the present embodiment, a large number of clamp pulses as shown in (a) of FIG. 2 are derived from the video signal as shown in FIG. 2 in the vicinity of the sync tip of the video signal from the gate (5) for detecting 0 level. It As for this clamp pulse, a wide clamp pulse is derived during a stable period in which the noise level is low. The present embodiment is characterized in that the clamp is performed only when the wide clamp pulse is generated. Therefore, the clamp pulse is input to the shift register (6) which inputs the timing pulse input to the AD conversion circuit (1) as a shift pulse. The shift register (6) is a shift register having a three-stage structure in which three flip-flops are connected in series. The number of flip-flops, that is, the number of stages may be appropriately set according to the state of the noise level.

前記シフトレジスタ（６）に入力する直前の信号（以
下、第１の出力信号という）、前記シフトレジスタ
（６）の１段目のフリップフロップの出力、（以下、第
２の出力信号という）、２段目のフリップフロップの出
力（以下、第３の出力信号という）、３段目のフリップ
フロップの出力（以下、第４の出力信号という）は全て
オアゲート（７）に入力される。前記オアゲート（７）
は前記第１、第２、第３、第４の出力信号がクランプパ
ルスの信号に基づく信号、即ちローレベルの信号である
場合にのみ、ローレベル出力である第２のクランプパル
スを出力する。そして、この出力された第２のクランプ
パルスが積分回路のスイッチング制御入力としてスイッ
チング手段（４）に入力される。A signal immediately before being input to the shift register (6) (hereinafter referred to as a first output signal), an output of a first-stage flip-flop of the shift register (6), (hereinafter referred to as a second output signal), The output of the second-stage flip-flop (hereinafter referred to as the third output signal) and the output of the third-stage flip-flop (hereinafter referred to as the fourth output signal) are all input to the OR gate (7). The OR gate (7)
Outputs a second clamp pulse that is a low level output only when the first, second, third, and fourth output signals are signals based on the clamp pulse signal, that is, a low level signal. Then, the output second clamp pulse is input to the switching means (4) as a switching control input of the integrating circuit.

従って、本実施例によれば、ゲート（５）より第２図
（イ）に示すようなクランプパルスが出力された場合、
同図において、左から１番目、２番目のような短いパル
ス幅のクランプパルスの場合は、前記オアゲート（７）
に入力する第１、第２、第３、第４の出力信号の全てが
ローレベルの信号になることはなく、前記オアゲート
（７）からは第２のクランプパルスは出力されない。Therefore, according to the present embodiment, when the clamp pulse as shown in FIG. 2 (a) is output from the gate (5),
In the same figure, in the case of a clamp pulse having a short pulse width like the first and second from the left, the OR gate (7)
All of the first, second, third, and fourth output signals input to the signal are not low level signals, and the second clamp pulse is not output from the OR gate (7).

次に、ゲート（５）より第２図（イ）の左から３番目
のようなパルス幅の広いクランプパルスが出力される
と、前記オアゲート（７）に入力する第１、第２、第
３、第４の出力信号の全てが前記クランプパルスに基づ
くローレベルの信号になる時が起こる。この時、前記オ
アゲート（７）からは第２図（ロ）に示す左から１番目
の第２のクランプパルスが出力される。Next, when the gate (5) outputs a clamp pulse having a wide pulse width like the third from the left in FIG. 2 (a), the first, second and third clamp pulses are input to the OR gate (7). , The time when all of the fourth output signals become low level signals based on the clamp pulse occurs. At this time, the OR gate (7) outputs the first clamp pulse from the left as shown in FIG.

尚、第２図（ロ）に示す左から２番目の第２のクラン
プパルスも、前記ゲート（５）からパルス幅の広いクラ
ンプパルスが出力された際に前記オアゲート（７）から
出力されたものである。The second clamp pulse second from the left in FIG. 2B is also output from the OR gate (7) when a clamp pulse having a wide pulse width is output from the gate (5). Is.

従って、前記オアゲート（７）から第２のクランプパ
ルスが出力されるのは、ゲート（５）からパルス幅が広
いクランクパルスが出力された時だけであり、ノイズに
よってゲート（５）から多数のクランプパルスが出力さ
れても、オアゲート（７）からはノイズによる影響が大
きいパルス幅が小さいクランプパルスに時には、オアゲ
ート（７）からは第２のクランプパルスが出力されな
い。即ち、本実施例では、理想的なクランプ電圧（e_O）
より僅か低いクランプ電圧（e_P）の設定が可能になり、
従来の様にノイズの負側ピーク電圧（e_L）をクランプレ
ベルとする構成に比し、安定なクランプが可能になる。
尚、前記ゲート（５）から出力されるクランプパルスの
パルス幅がどの値よりも広ければ前記オアゲート（７）
より第２のクランプパルスが出力されるかは、前記シフ
トレジスタ（６）を構成するフリップフロップの段数に
より適宜設定することが出来る。但し、本実施例の場
合、前記ゲート（５）から出力されるクランプパルスが
前記シフトレジスタ（６）を構成するフリップフロップ
のクロックパルスと同じ周期で多数連続して発生した場
合にも、オアゲート（７）からは第２のクランプパルス
が出力される。尚、前記シフトレジスタ（６）及びオア
ゲート（７）の動作については、特公昭50−23944号公
報にも略同様の動作が示されている。 また第３図は本
発明の第２の実施例を示す。第２実施例はクランプ出力
をAD変換することなく導出する回路に本発明を採用する
ものであり、クランプパルス導出に際しコンパレータと
して機能する第３演算増幅器（９）はクランプ出力と基
準出力とをレベル比較している。その結果導出されるク
ランプパルスは、第１実施例同様第２図（イ）に示す様
な波形を呈する。本実施例は、このクランプパルスをア
ナログ遅延素子（８）に入力しその中間接続点より、第
１、第２、第３の３つの出力信号を導出しており、これ
ら３つの出力をオアゲート（７）に入力している。従っ
て、オアゲート（７）からは前記第１、第２、第３の出
力信号が全てローレベルの信号であるときのみ第２のク
ランプパルスが出力され、第２図（ロ）に示す出力が導
出される。その結果、遅延素子の遅延期間に相当する期
間以上のクランプパルス発生期間中にのみスイツチング
手段（４）が充電路を形成する。Therefore, the second clamp pulse is output from the OR gate (7) only when a crank pulse having a wide pulse width is output from the gate (5), and a large number of clamp pulses are output from the gate (5) due to noise. Even if a pulse is output, the OR gate (7) does not output a second clamp pulse when the OR gate (7) changes to a clamp pulse having a large pulse width and a small pulse width. That is, in this embodiment, the ideal clamp voltage (e _O )
A slightly lower clamp voltage (e _P ) can be set,
Stable clamping is possible compared to the conventional configuration in which the negative peak voltage (e _L ) of noise is used as the clamp level.
If the pulse width of the clamp pulse output from the gate (5) is wider than any value, the OR gate (7)
Whether the second clamp pulse is output can be appropriately set depending on the number of flip-flop stages forming the shift register (6). However, in the case of the present embodiment, even when a large number of clamp pulses output from the gate (5) are continuously generated at the same period as the clock pulse of the flip-flop forming the shift register (6), the OR gate ( The second clamp pulse is output from 7). Regarding the operations of the shift register (6) and the OR gate (7), substantially the same operations are shown in Japanese Patent Publication No. 50-23944. FIG. 3 shows a second embodiment of the present invention. The second embodiment employs the present invention in a circuit that derives a clamp output without AD conversion, and a third operational amplifier (9) that functions as a comparator when deriving a clamp pulse outputs a level between the clamp output and the reference output. I'm comparing. The clamp pulse derived as a result thereof has a waveform as shown in FIG. 2A as in the first embodiment. In the present embodiment, this clamp pulse is input to the analog delay element (8) and three output signals of the first, second and third are derived from the intermediate connection point, and these three outputs are OR gate ( Input in 7). Therefore, the second clamp pulse is output from the OR gate (7) only when all of the first, second and third output signals are low level signals, and the output shown in FIG. 2B is derived. To be done. As a result, the switching means (4) forms the charging path only during the clamp pulse generation period which is equal to or longer than the period corresponding to the delay period of the delay element.

（ト） 発明の効果 よって、本発明によれば、クランプレベルを理想レベ
ルに近似せしめるため、ノイズレベルの小さい期間をク
ランプパルス幅によって検出し、その期間にシンクチツ
プクランプを実行するので安定なクランプが可能にな
る。(G) According to the present invention, since the clamp level is approximated to the ideal level, a period with a small noise level is detected by the clamp pulse width, and the sync chip clamp is executed during that period, so that a stable clamp is achieved. Will be possible.

【図面の簡単な説明】[Brief description of drawings]

第１図は本発明の第１実施例を示す回路図、第２図は同
要部波形説明図、第３図は第２実施例の回路図、第４図
は従来回路図、第５図は同要部波形図、第６図と第７図
は映像信号とクランプレベルの関係を示す説明図であ
り、第６図はノイズレベルが小さい場合、第７図は大き
い場合の関係を示す図である。 （５）……ゲート（クランプパルス発生回路）、（６）
……シフトレジスタ（遅延回路）、（７）……オアゲー
ト（ゲート回路）、（８）……アナログ遅延素子（遅延
回路）、（C₁）……積分コンデンサ、（４）……スイツ
チング手段。FIG. 1 is a circuit diagram showing a first embodiment of the present invention, FIG. 2 is a waveform explanatory view of its main part, FIG. 3 is a circuit diagram of a second embodiment, FIG. 4 is a conventional circuit diagram, and FIG. FIG. 6 is a waveform diagram of the main part, and FIGS. 6 and 7 are explanatory diagrams showing the relationship between the video signal and the clamp level. FIG. 6 is a diagram showing the relationship when the noise level is low and FIG. Is. (5) ... Gate (clamp pulse generation circuit), (6)
... shift register (delay circuit), (7) ... or gate (gate circuit), (8) ... analog delay element (delay circuit), (C ₁ ) ... integration capacitor, (4) ... switching means.

Claims (1)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】クランプ出力が基準レベル以下になるタイ
ミングで第１のクランプパルスを発生するクランプパル
ス出力回路と、該クランプパルスに基づいて積分を為す
積分回路と、該積分回路の出力レベルに基づき映像信号
のクランプレベルを規定するクランプ回路とをそれぞれ
配して成るシンクチップクランプ回路に於て、前記クラ
ンプパルス発生回路と積分回路の間に、前記第１のクラ
ンプパルスを遅延させ互いに遅延時間が異なる複数の信
号を出力する遅延回路と、該遅延回路からの前記複数の
信号を入力し、入力信号の極性が全て同じである場合に
のみ第２のクランプパルスを出力するゲート回路とを設
けたことを特徴とするシンクチップクランプ回路。1. A clamp pulse output circuit for generating a first clamp pulse at a timing when a clamp output is below a reference level, an integration circuit for performing integration based on the clamp pulse, and an output level of the integration circuit. In a sync tip clamp circuit, which includes a clamp circuit that defines a clamp level of a video signal, the first clamp pulse is delayed between the clamp pulse generation circuit and the integration circuit, and a delay time is set between them. A delay circuit that outputs a plurality of different signals and a gate circuit that inputs the plurality of signals from the delay circuit and outputs a second clamp pulse only when the polarities of the input signals are all the same are provided. This is a sync tip clamp circuit.