JP2516965B2 - Memory test method - Google Patents

Description

【発明の詳細な説明】 （発明の属する技術分野） 本発明は、簡便にして高速で精度の高いメモリに対す
るテスト方法に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a testing method for a memory that is simple, fast, and highly accurate.

（従来の技術） ランダムアクセスメモリ（RAM）に対するテストとし
ては、従来より多くのテストパタンが知られている。メ
モリ容量をＮビットとすると、いわゆるテスト時間がＮ
に比例するＮパタンテストとして、マーチングパタン、
チェッカーボードパタンが、また、テスト時間がN²に比
例するN²パタンテストとして、ウォーキング、ギャロピ
ングパタン等が知られている。これらは、テスト時間、
テスト精度の点から使いわけられており、Ｎパタンテス
トはテスト精度の点で劣っているものの高速なテストが
可能な点から、一方、N²パタンテストはテスト時間の点
で問題があるもののテスト精度が重視される場合に使用
される。また、これらの中間のＮ^3/2パタンも提案され
ている。(Prior Art) As a test for a random access memory (RAM), more test patterns than before are known. If the memory capacity is N bits, the so-called test time is N
As an N pattern test proportional to
Checkerboard pattern is also a N ² pattern test test time is proportional to N ^2, walking, Gallo ping pattern and the like are known. These are the test time,
The N pattern test is used in terms of test accuracy, and although the N pattern test is inferior in test accuracy, it enables high-speed testing, while the N ² pattern test is a test that has problems in test time. Used when accuracy is important. Also, an intermediate N ^3/2 pattern is proposed.

近年のRAMの集積度向上は著しく、1Mビット、4Mビッ
トの素子が出現するに到り、テスト時間が大きな問題と
なってきている。このような観点から、テスト精度が高
く、しかも高速なテストが可能なテスト方法の研究が盛
んである。In recent years, the degree of integration of RAM has been remarkably improved, and with the advent of 1Mbit and 4Mbit devices, the test time has become a big problem. From this point of view, research on a test method with high test accuracy and capable of high-speed test is actively conducted.

また、チップ上にテスト回路を内蔵させて、自動テス
トできる方式が考えられている。In addition, a method has been considered in which a test circuit is built in the chip and an automatic test can be performed.

これらの観点からの研究の代表的なものは、 K.Kinoshita,K.K.Salujaによる “Built−In Testing of Memory Using an On−C
hip Conpait Testing Scheme"であり、IEEE,Transac
tions on Computers,vol1.C−35,No10,pp862−870,Oc
tober 1986 に開示されている。A representative study from these perspectives is “Built-In Testing of Memory Using an On-C” by K. Kinoshita, KK Saluja.
hip Conpait Testing Scheme ", IEEE, Transac
tions on Computers, vol1.C-35, No10, pp862-870, Oc
disclosed in tober 1986.

この手法は、メモリセルの固定故障、アドレスデコー
ド故障および近隣セル内容の影響に基づく故障などを考
慮した書込みパタンを加え、次に、アドレスを順次指定
してメモリ内容を読出し、読出しデータ中の“1"の数の
カウント、あるいは近隣セルよりのデータを考慮した論
理（カウント論理）に基づく“1"の数をカウントして、
正解値と比較する簡易テスト法である。This method adds a write pattern that takes into consideration fixed failures of memory cells, address decoding failures, failures due to the influence of neighboring cell contents, etc., and then sequentially specifies the addresses to read the memory contents, Count the number of 1 "or count the number of" 1 "based on the logic (count logic) considering the data from neighboring cells,
This is a simple test method to compare with the correct value.

この手法では、制御はオンチップ上に内蔵したマイク
ロプログラムで実行する手法をとっており、かつ、正解
値等にも、これに内蔵させて比較検査を行っている。従
って、簡易テスト法と言えども、マイクロプログラムを
使用しなければならない点、正解値を予め用意しなけれ
ばならない等、制御は必ずしも容易とはいえない。In this method, control is executed by a microprogram built in on-chip, and the correct value is also built in the microprogram for comparison inspection. Therefore, even with the simple test method, control is not necessarily easy because a microprogram must be used and correct values must be prepared in advance.

また、アドレスの歩進は、原則として１を加えた形で
あり、アドレスを不規則に変化させてアドレスレコーダ
ーのマージンテストを行う点については、十分なものと
言えない問題を有している。Further, the stepping of the address is in principle a form in which 1 is added, and there is a problem that it cannot be said that the address is irregularly changed to perform the margin test of the address recorder.

また、これらの簡易テスト法では、例えば、読出しデ
ータの中の‘1'の数をカウントして正解値と比較する
等、アドレスを分離して検査することが多く、必ずしも
精度の高いテスト法となっていない問題点を有してい
る。In addition, in these simple test methods, for example, the address is often separated and inspected, for example, by counting the number of '1's in the read data and comparing with the correct value, it is not always a highly accurate test method. There is a problem that has not become.

（発明の目的） 本発明の目的は、正解値を予め求めておく必要のな
い、より簡易で精度が高く、しかも高速なテスト手法を
提供することにある。(Object of the Invention) An object of the present invention is to provide a simpler, more accurate, and faster test method that does not require the determination of the correct answer value in advance.

（発明の構成） （発明の特徴と従来の技術との差異） 本発明は、アドレス情報と書込みデータの双方を並列
に線形フィードバッグシフトレジスタ（LFSR）に入力し
圧縮して、書込み時に正解のシグナチャ値を自動生成
し、読出し時に書込みと同一にアドレスを歩進させて、
アドレス情報と読出しデータを同様に圧縮して先に求め
たシグナチャ値と比較することにより、自動的にメモリ
の故障をテストできる点を主要な特徴とする。(Structure of the Invention) (Differences between Features of the Invention and Prior Art) The present invention inputs both address information and write data in parallel to a linear feedback shift register (LFSR) and compresses them to obtain a correct answer at the time of writing. The signature value is automatically generated, and when reading, the address is advanced in the same way as writing,
The main feature is that the memory failure can be automatically tested by similarly compressing the address information and the read data and comparing it with the previously obtained signature value.

従来の技術は、一般に、正解シグナチャ値，正解カウ
ント値は書込みデータにより異なり、これをシミュレー
ション等で予め求めておかなければならないのに反し、
本技術では、書込み時を利用して正解シグナチャ値を自
動的に生成する点に大きな差異がある。In the conventional technology, in general, the correct answer signature value and the correct answer count value are different depending on the write data, which must be obtained in advance by simulation or the like.
In the present technology, there is a big difference in that a correct answer signature value is automatically generated by using a writing time.

また本発明では、アドレス情報は、線形フィードバッ
グシフトレジスタ（LFSR）を使用して疑似ランダムパタ
ンを発生させることからアドレスデコーダのマージナル
なテストが実行できる点が従来の簡易テスト法と異な
る。Further, the present invention differs from the conventional simple test method in that the address information can perform a marginal test of the address decoder by generating a pseudo random pattern using a linear feedback shift register (LFSR).

さらに本発明では、アドレス情報とデータの双方を同
時に圧縮することから、固有のアドレスに対する固有の
データを検査することができ、従来の簡易テスト法のよ
うに、読出しデータのみを検査する手法に比較して、精
度の高いテストが実施できる。Further, according to the present invention, since both the address information and the data are compressed at the same time, it is possible to inspect the unique data for the unique address, which is compared with the conventional simple test method in which only the read data is inspected. Then, a highly accurate test can be performed.

（実施例） 第１図は本発明のテスト法を実現するための一実施例
の構成図であって、１はメモリセルアレイ、２はアドレ
スレコーダ、３は書込みデータを蓄える書込みデータレ
ジスタ、４は読出しデータを蓄える読出しデータレジス
タ、５はアドレス発生器、６−1,6−２は同一構成を有
する並列入力LFSR、但し、６−１はアドレス発生器５の
出力であるアドレス情報と書込みデータレジスタ３の出
力である書込み情報を入力させるのに対し、６−２はア
ドレス発生器５の出力のアドレス情報と、読出しデータ
レジスタ４の出力である読出し情報を入力させる。(Embodiment) FIG. 1 is a block diagram of an embodiment for realizing the test method of the present invention, in which 1 is a memory cell array, 2 is an address recorder, 3 is a write data register for storing write data, and 4 is a write data register. A read data register for storing read data, 5 is an address generator, 6-1 and 6-2 are parallel input LFSRs having the same structure, provided that 6-1 is an address information output from the address generator 5 and a write data register. While the write information which is the output of 3 is input, 6-2 inputs the address information of the output of the address generator 5 and the read information which is the output of the read data register 4.

また、７は比較器であり、６−１と６−２よりの出力
を１対１に比較して、その結果を出力する。Further, 7 is a comparator, which compares the outputs from 6-1 and 6-2 on a one-to-one basis and outputs the result.

一般に、メモリセルアレイ１のメモリ構成が2^a語−ｂ
ビット構成の場合、すなわち、語方向が2^aあり、同時に
書込みあるいは読出しデータビットがｂビットのメモリ
構成の場合、アドレス発生器５から出力するアドレス情
報はａビット、書込みデータレジスタ３または読出しデ
ータレジスタ４より出力するデータはｂビットとなり、
６−１あるいは６−２に入力する信号線は（ａ＋ｂ）ビ
ットである。Generally, the memory configuration of the memory cell array 1 is 2 ^a words −b.
In the case of the bit configuration, that is, in the memory configuration in which the word direction is 2 ^a and the write or read data bit is b bits at the same time, the address information output from the address generator 5 is a bit, the write data register 3 or the read data register. The data output from 4 will be b bits,
The signal line input to 6-1 or 6-2 has (a + b) bits.

本テスト手法においては、まず、書込むべき位置を表
示するアドレス情報と、その書込みデータを６−１のLF
SRに並列に入力させる。このとき、LFSRの入力は（ａ＋
ｂ）ビットであり、アドレスを歩進する毎に同期してLF
SRのクロックを加え、シフトレジスタを歩進する。In this test method, first, the address information indicating the position to be written and the write data are LF of 6-1.
Input to SR in parallel. At this time, the input of LFSR is (a +
b) It is a bit and LF is synchronized with each step of the address.
The SR clock is applied to advance the shift register.

一方、アドレス発生器５は、ａビットからなるLFSRで
あり、（2^a−１）個の異なるアドレスをランダムに発生
させることができる。On the other hand, the address generator 5 is an a-bit LFSR, and can randomly generate (2 ^a −1) different addresses.

（2^a−１）個のパタンを生成するLFSRの構成は、一般
に原始多図式に基づき決定されるものであり、構造、動
作原理等は、宮片、岩垂、今井「符号理論」昭晃堂112
頁〜135頁に伸べられている。この場合、All‘0'のアド
レスはLFSRのシフトレジスタがリセット状態を利用する
こととすれば、LFSRのクロックを（2^a−１）個加えるこ
とにより、2^a個のランダムなアドレスを発生させること
ができる。The structure of an LFSR that generates (2 ^a -1) patterns is generally determined based on the primitive polynomial scheme, and the structure and operation principle are Miyakata, Iwadare, and Imai "Code theory" Shokoido. 112
Page to page 135. In this case, if the shift register of LFSR uses the reset state for the address of All '0', by adding (2 ^a -1) clocks of LFSR, 2 ^a random addresses are generated. be able to.

６−１においては、このようなアドレスとそれに固有
の書込みデータがLFSRに入されて、クロックを歩進させ
ることにより圧縮する。In 6-1 such an address and write data specific to the address are input to the LFSR and compressed by advancing the clock.

2^a個のアドレスが加えられた段階で、６−１に最終的
な圧縮値（シグナチャ値）が蓄えられる。When 2 ^a addresses are added, the final compressed value (signature value) is stored in 6-1.

次に、メモリセルアレイ１のすべてのアドレスに書込
まれたデータを正しく書込まれたか否かを検査するた
め、書込みのときと同一のアドレスシーケンスにてメモ
リのデータを読出す、このときのアドレス情報と読出し
データは、６−１と同一構造を有するLFSRである６−２
に加えられる。Next, in order to check whether or not the data written in all the addresses of the memory cell array 1 have been correctly written, the data in the memory is read in the same address sequence as that in the writing. Information and read data are LFSRs having the same structure as 6-1 6-2
Is added to

従って、正しいアドレスに正しいデータがメモリセル
アレイ１に書込まれ、メモリセルアレイ１より正しく読
出すことができれば、６−２にて2^a個のアドレスと読出
しデータが加えられた段階では、６−１に蓄えられたシ
グナチャ値と一致するはずである。Therefore, if correct data is written in the correct address in the memory cell array 1 and can be read correctly from the memory cell array 1, at the stage where 2 ^a addresses and read data are added in 6-2, 6-1 Should match the signature value stored in.

７は比較器であり、（ａ＋ｂ）個の２入力排他的論理
和ゲートからなり、各ゲートからの結果に対し論理和を
とることにより出力する。Reference numeral 7 is a comparator, which is composed of (a + b) two-input exclusive OR gates, and outputs the result by ORing the results from the respective gates.

従って、メモリセルアレイ１に正しくデータが書込ま
れなかった場合、あるいは正しく読出されなかった場合
には、その段階６−１および６−２における圧縮に差異
が生じ、これが最終的な段階まで保存され最終圧縮値は
双方で異なり、比較器７の結果を‘1'として故障を検出
することができる。Therefore, if the data is not correctly written in the memory cell array 1 or if the data is not correctly read out, there is a difference in compression between the stages 6-1 and 6-2, and this is stored until the final stage. The final compression value is different for both, and the failure can be detected by setting the result of the comparator 7 to "1".

ここで、６−１あるいは６−２に用いられる並列入力
のLFSRの動作を簡単な例にて説明しておく。Here, the operation of the parallel input LFSR used in 6-1 or 6-2 will be described with a simple example.

第２図は、４個のシフトレジスタS₀〜S₃からなる並列
入力（9₀〜9₃並列入力）LFSRの例である。FIG. 2, four shift registers S ₀ parallel input consisting ~S ₃ (9 ₀ ~9 ₃ parallel input) are examples of LFSR.

この最終段のシフトレジスタの出力値のフィードバッ
グは、既約多項式ｇ（ｘ）＝x⁴＋ｘ＋１にて決定され、
この場合には、S₀とS₁の入力に位置する排他的論理和ゲ
ート8₀と8₁に加えられる。また、各排他的論理和ゲート
の他の入力は、前段のシフトレジスタの出力であり、ま
た、並列に加えられるデータ9₀〜9₃である。The feedback of the output value of this final stage shift register is determined by the irreducible polynomial g (x) = x ⁴ + x + 1,
In this case, it is applied to the exclusive OR gates 8 ₀ and 8 ₁ located at the inputs of S ₀ and S ₁ . Another input of each exclusive OR gate is the output of the preceding shift register, also a data 9 _{0-9 3} applied in parallel.

この9₀〜9₃が、先に述べたアドレス情報ａビットと
（書込みまたは読出し）データｂビットの双方を含むｍ
＝（ａ＋ｂ）ビットに相当するデータである。Ｃはクロ
ックであり、9₀〜9₃に情報が入力する毎にクロックを入
力して、シスフトレジスタの内容を次段にシフトさせ
る。This 9 ₀ ~9 _3, m containing both the address information a bit previously described (write or read) data b bits
= (A + b) bits of data. C is a clock, and input a clock to each input of the information to the 9 _{0-9 3} shifts the contents of cis shift register to the next stage.

一般に、LFSRのシフトレジスタの内容は、次数ｍのｇ
（ｘ）にて決定される特性マトリクスＴと、ｍ次の入力
データベクトルＩとの積で表現することができる。規約
多項式を、 とすると、Ｔは次のようにｍ×ｍの正方行列にて表わせ
る。Generally, the contents of the shift register of LFSR are g of order m.
It can be expressed by the product of the characteristic matrix T determined in (x) and the mth-order input data vector I. The contract polynomial Then, T can be represented by an m × m square matrix as follows.

第２図に示す例の場合には、 ｇ（ｘ）＝x⁴＋ｘ＋１より次のように表わせる。 In the case of the example shown in FIG. 2, g (x) = x ⁴ + x + 1 can be expressed as follows.

このLFSRへ、ｍビット幅を有するI₀,I₁,…,I_n-2,I_n-1
のｎ個のデータがこの順に入力したとすると、途中のシ
フト段階の結果、 S_i（ｉ＝0,1,…,n−１）は一般に、次式により表わすこ
とができる。 To this LFSR, I ₀ , I ₁ , ..., I _n-2 , I _n-1 having an m-bit width
Assuming that n pieces of data are input in this order, S _i (i = 0, 1, ..., N-1) can be generally expressed by the following equation as a result of the shift stage in the middle.

S_i＝I_iS_i-1・Ｔ ……（１） ｉ＝0,1,…,n−１（S_-1＝０） ここで、S_i,I_iはｍ次の行ベクトルであり、は排他
的論理和を示す。S _i = I _i S _i−1 · T (1) i = 0,1, ..., n−1 (S ₋₁ = 0) where S _i and I _i are m-th order row vectors. , Indicates exclusive OR.

第２図に示す例では、ｎ＝４個の次に示す入力データ
がI_w0→I_w1→I_w2→I_w3の順に入力する例である。In the example shown in FIG. 2, n = 4 pieces of the following input data are input in the order of I _w0 → I _w1 → I _w2 → I _w3 .

この例では、アドレス前半の２ビット、書込みデータ
を後半の２ビットとしている。 In this example, the first half of the address is 2 bits and the write data is the second half of the bit.

この場合のアドレスは、x²＋ｘ＋１の既約多項式によ
り作成する２段のLFSRにより発生できる。このとき、各
段階でのLFSRの結果、S_W1（ｉ＝0,1,2,3）は、（１）式
より次のように表わすことができる。The address in this case can be generated by a two-stage LFSR created by an irreducible polynomial of x ² + x + 1. At this time, LFSR results at each stage, S _W1 (i = 0, 1, 2, 3) can be expressed as follows from equation (1).

S_W0＝I_W0 ＝（0011） S_W1＝I_W1S₀・Ｔ＝I_W1I_W0・Ｔ ＝（1010） S_W2＝I_W2S₁・Ｔ＝I_W2I_W1・ＴI_W0・T² ＝（1000） S_W3＝I_W3S₂・Ｔ＝I_W3I_W2・ＴI_W1・T²I_W0・T³＝
（1110） 従って、S_W3がこの場合の例でのシグナチャ値であ
る。これから、６−１を使用して書込み時にシグナチャ
値を自動的に作成することができることになる。S _W0 = I _W0 = (0011) S _W1 = I _W1 S ₀ · T = I _W1 I _W0 · T = (1010) S _W2 = I _W2 S ₁ · T = I _W2 I _W1 · TI _W0 · T ² = (1000) S _W3 = I _W3 S ₂ · T = I _W3 I _W2 · TI _W1 · T ² I _W0 · T ³ =
(1110) Thus, S _W3 are signature values in the example of this case. From now on, 6-1 can be used to automatically create a signature value at the time of writing.

次に、読出しはI_w0→I_w1→I_w2→I_w3と同一のアドレス
歩進にて実行する。すなわち、アドレスは（00）→（0
1）→（11）→（10）の順であり、これから読出された
データがそれぞれI_w0,I_w1,I_w2,I_w3におけるデータと同
一であれば、明らかに最終値はS_w3に一致する。Next, reading is executed at the same address step as I _w0 → I _w1 → I _w2 → I _w3 . That is, the address is (00) → (0
The order is 1) → (11) → (10), and if the data read from this is the same as the data in I _w0 , I _w1 , I _w2 , and I _w3 , the final value obviously matches S _w3 . To do.

今、読出し時のLFSRへの入力が となったとする。すなわち、I_R1とI_R3の読出しデータ
に、それぞれ１ビットずつの誤り（上記中○で示す）が
生じたとする。このとき、LFSRの圧縮値S_R0,S_R1,S_R2,S
_R3は、（１）式より次のようになる。Now, the input to LFSR at the time of reading is Suppose that That is, it is assumed that the read data of I _R1 and I _R3 has an error of 1 bit each (indicated by a circle in the above). At this time, the compressed value of LFSR S _R0 , S _R1 , S _R2 , S
_R3 is as follows from the equation (1).

S_R0＝（0011） S_R1＝（1000） S_R2＝（1001） S_R3＝（0011） これから、S_R3≠S_W3となり、読出し時の圧縮値と正解
シグナチャ値と異なり、誤りの検出ができる。S _R0 = (0011) S _R1 = (1000) S _R2 = (1001) S _R3 = (0011) From now on, S _R3 ≠ S _W3 , and an error can be detected, unlike the compressed value and correct answer signature value at the time of reading. .

以上の説明において、圧縮器としてのLFSRの長さは
（ａ＋ｂ）ビットが基本であるが、語方向が大きく、ア
ドレスビット長ａが大きいメモリの場合には、排他的論
理和ゲートを介して空間圧縮して、より短いLFSR構造と
してもよいことは明白である。この場合、検査対象が主
として読出しデータであることから、ｂを圧縮すること
は避けなければならない。In the above description, the length of the LFSR as a compressor is basically (a + b) bits, but in the case of a memory with a large word direction and a large address bit length a, a space is created via an exclusive OR gate. Obviously, it may be compressed into shorter LFSR structures. In this case, since the object to be inspected is mainly read data, it is necessary to avoid compressing b.

また、本発明においては、書込みデータの内容につい
ては特に言及しない。Further, in the present invention, the contents of the write data are not particularly mentioned.

すなわち、メモリセルの隣接からの影響をテストする
ために、２次元メモリアレイに対し市松模様に‘0'‘1'
を書込むチェッカーボードパタンを採用してもよく、こ
の場合には、アドレスに対して書込むデータを予め決め
て、書込みデータレジスタ３に入力すればよい。That is, in order to test the influence from the neighbors of the memory cells, the two-dimensional memory array is "0" 1 "in a checkered pattern.
Alternatively, a checkerboard pattern for writing may be adopted. In this case, the data to be written to the address may be determined in advance and input to the write data register 3.

また、本発明において使用したアドレス発生器は、さ
らに制御信号とゲートを追加して、通常のオンライン動
作時には通常のアドレスレジスタとして、また、テスト
時にLFSRとなるようにすることは、容易に可能である。Further, the address generator used in the present invention can be easily added with a control signal and a gate so as to be a normal address register during a normal online operation and an LFSR during a test. is there.

（発明の効果） 以上説明したように、本発明は、予めシグナチャ値を
求めておく必要はなく、書込み動作時を利用してアドレ
スと書込みデータを圧縮させて正解シグナチャ値を自動
的に求めることができ、非常に簡単なテスト法となる利
点がある。(Effect of the Invention) As described above, according to the present invention, it is not necessary to obtain the signature value in advance, but the correct answer signature value is automatically obtained by compressing the address and the write data during the write operation. And has the advantage of being a very simple test method.

また、ランダムに変化させるアドレス情報の発生には
LFSRを使用していることから、アドレス情報変化に伴う
アドレスデコーダのマージナルなテストを実行できる利
点を有する。In addition, to generate address information that changes randomly
Since the LFSR is used, there is an advantage that the marginal test of the address decoder according to the change of the address information can be executed.

また、制御も容易であり、テスト用回路も簡単な構成
を有することから、ランダムアクセスメモリ等におい
て、チップ上にこれらの回路を搭載することができ、チ
ップ内蔵による自動テストが比較的容易に構成できる利
点を有する。Also, because control is easy and the test circuit has a simple configuration, these circuits can be mounted on a chip in a random access memory, etc., and automatic testing with a built-in chip is relatively easy to configure. It has the advantage that it can.

【図面の簡単な説明】[Brief description of drawings]

第１図は本発明のテスト法を実現するための一実施例の
構成図、第２図は４次の既約多項式によるLFSRの例と、
これを用いて入力情報の圧縮を行う過程を示す図であ
る。 １……メモリセルアレイ、 ２……アドレスデコーダ、 ３……書込みデータレジスタ、 ４……読出しデータレジスタ、 ５……LFSRによるアドレス発生器、 ６−1,6−２……同一構成を有する並列入力LFSR、 ７……比較器、 8₀〜8₃……排他的論理和ゲート、 9₀〜9₃……並列入力情報、 S₀〜S₃……シフトレジスタ、 Ｃ……クロック。FIG. 1 is a block diagram of an embodiment for implementing the test method of the present invention, and FIG. 2 is an example of an LFSR based on a fourth-order irreducible polynomial.
It is a figure which shows the process of compressing input information using this. 1 ... Memory cell array, 2 ... Address decoder, 3 ... Write data register, 4 ... Read data register, 5 ... LFSR address generator, 6-1, 6-2 ... Parallel input having the same configuration LFSR, 7 ... Comparator, 8 ₀ to 8 ₃ ...... Exclusive OR gate, 90 _{0 to} 9 ₃ ...... Parallel input information, S _{0 to} S ₃ ...... Shift register, C …… Clock.

Claims (1)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】2^a語−ｂビット構成を有するメモリに対
し、ａビットのアドレス情報を線形フィードバッグシフ
トレジスタ（LFSR）により生成し、これに対して所定の
ｂビット長データをメモリに書込むと同時に、当該アド
レス情報と書込みデータの双方である（ａ＋ｂ）ビット
を別途設けた長さ（ａ＋ｂ）の書込み情報圧縮用LFSRに
並列に入力し、前記アドレス生成用LFSRにおいて生成し
た2^a個のアドレスに従い、すべてのメモリに所定のデー
タを書込んだ時点で、書込み情報圧縮用LFSRにて生成し
た結果を正解シグナチャ値とし、次に、前記書込み動作
と同一アドレスシーケンスにて読出し動作を実行し、前
記書込み情報圧縮用LFSRと同一構造を有する読出し情報
圧縮用LFSRを別途用意し、これに読出しのためのアドレ
スと読出しデータの（ａ＋ｂ）ビットの情報を入力し
て、書込み動作と同様に当該LFSRにて圧縮し、2^a個のア
ドレスシーケンスにて読出し動作を終了した時点で生成
された圧縮値を、前記書込み動作時に生成した正解シグ
ナシャ値と比較することにより、メモリの正常性をテス
トすることを特徴とするメモリテスト方法。1. A linear feedback bag shift register (LFSR) is used to generate a-bit address information for a memory having ^a 2 ^a word-b bit structure, and a predetermined b-bit length data is written to the memory. At the same time, the (a + b) bits that are both the address information and the write data are input in parallel to the separately provided write information compression LFSR of length (a + b), and 2 ^a generated in the address generation LFSR. When the specified data is written to all the memory according to the address of, the result generated by the write information compression LFSR is set as the correct signature value, and then the read operation is executed in the same address sequence as the write operation. Then, a read information compression LFSR having the same structure as the write information compression LFSR is separately prepared, and an address for read and (a + b) of read data are added to this. Enter the bits of information, and compressed in the write operation as well as the LFSR, correct the compression value generated after completing the read operation by 2 ^a number of address sequences were generated during the write operation Shigunasha A memory test method characterized by testing memory normality by comparing with a value.