JP2515429B2 - 半導体装置 - Google Patents
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/1443—Devices controlled by radiation with at least one potential jump or surface barrier
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、縦形薄膜装置であって、限界（critical）
リソグラフィーを使用せずに形成した極めて短い電流流
れ経路を有し、大電流中電圧トランジスタもしくは良好
なダイナミックレンジを有する高利得光センサとして互
換的に使用可能である縦形薄膜装置に関する。薄膜トラ
ンジスタ、光センサのいずれとして作動する場合でも、
オフ状態の洩れ電流は、ソース電極とドレイン電極との
間に介在する障壁手段によって抑止される。
リソグラフィーを使用せずに形成した極めて短い電流流
れ経路を有し、大電流中電圧トランジスタもしくは良好
なダイナミックレンジを有する高利得光センサとして互
換的に使用可能である縦形薄膜装置に関する。薄膜トラ
ンジスタ、光センサのいずれとして作動する場合でも、
オフ状態の洩れ電流は、ソース電極とドレイン電極との
間に介在する障壁手段によって抑止される。
薄膜トランジスタ（TFT）は、大面積の基板上に形成
することが比較的容易であるため、液晶表示装置などの
大形表示装置の画素を個別に駆動する目的でさかんに研
究が行なわれている。TFTは、通常、横方向に分離して
並べられたソース電極とドレイン電極とを有する。これ
らの電極は、それぞれ異なる電位に設定され、ソース電
極とドレイン電極との間でチャネルを形成する半導体材
料によって電気的に接続されている。これらの電極間の
電流の流れは、ゲート電極に電圧を印加することによっ
て制御される。ゲート電極は、半導体チャネルの一部に
隣接し、かつこれより絶縁されている。ゲートフィール
ドは、半導体材料の一部を反転もしくは蓄積する役目を
果す。これによって、ソース電極とドレイン電極とが電
気的に結合される。
することが比較的容易であるため、液晶表示装置などの
大形表示装置の画素を個別に駆動する目的でさかんに研
究が行なわれている。TFTは、通常、横方向に分離して
並べられたソース電極とドレイン電極とを有する。これ
らの電極は、それぞれ異なる電位に設定され、ソース電
極とドレイン電極との間でチャネルを形成する半導体材
料によって電気的に接続されている。これらの電極間の
電流の流れは、ゲート電極に電圧を印加することによっ
て制御される。ゲート電極は、半導体チャネルの一部に
隣接し、かつこれより絶縁されている。ゲートフィール
ドは、半導体材料の一部を反転もしくは蓄積する役目を
果す。これによって、ソース電極とドレイン電極とが電
気的に結合される。
アモルファスシリコン技術は、元来光電池を目的とし
て開発されたが、近年、この技術のマイクロエレクトロ
ニクスへの応用がますます重要となっている。この材料
は、大面積の配列にもっとも適している。理由は、この
材料の製造における蒸着温度が低いことと、大面積用蒸
着／リソグラフィー装置の入手が容易であることであ
る。アモルファスシリコンの欠点のひとつは、その電子
の移動度が比較的低いことである。このためトランジス
タの動作速度が制限される。チャネル長（Ｌ）を短縮す
れば、動作速度を改善し、出力電流を増加することが可
能である。理由は、チャネルを通過する電子の走行時間
はL2に比例し、出力電流はチャネル長に反比例する（1/
L）からである。リソグラフィーによって製造されたア
モルファスシリコンのTFTでは、チャネル長は、通常約1
0μｍである。当然ながら、チャネル長は、VLSIの製造
用に開発された限界リソグラフィー法を使用すれば、相
当短くすることが可能である。しかし、この方法は非常
に経費がかさみ、本発明の発明者が目標としている大面
積（たとえば、１フィート平方以上）の場合には実用的
ではない。１ミクロンのフィーチャーサイズを大面積に
わたって正確に維持することは実質的に不可能である。
て開発されたが、近年、この技術のマイクロエレクトロ
ニクスへの応用がますます重要となっている。この材料
は、大面積の配列にもっとも適している。理由は、この
材料の製造における蒸着温度が低いことと、大面積用蒸
着／リソグラフィー装置の入手が容易であることであ
る。アモルファスシリコンの欠点のひとつは、その電子
の移動度が比較的低いことである。このためトランジス
タの動作速度が制限される。チャネル長（Ｌ）を短縮す
れば、動作速度を改善し、出力電流を増加することが可
能である。理由は、チャネルを通過する電子の走行時間
はL2に比例し、出力電流はチャネル長に反比例する（1/
L）からである。リソグラフィーによって製造されたア
モルファスシリコンのTFTでは、チャネル長は、通常約1
0μｍである。当然ながら、チャネル長は、VLSIの製造
用に開発された限界リソグラフィー法を使用すれば、相
当短くすることが可能である。しかし、この方法は非常
に経費がかさみ、本発明の発明者が目標としている大面
積（たとえば、１フィート平方以上）の場合には実用的
ではない。１ミクロンのフィーチャーサイズを大面積に
わたって正確に維持することは実質的に不可能である。
アモルファスシリコン装置に関してさらに留意すべき
点は、アモルファスシリコンの電子バンド移動度が10〜
20cm2/ボルト・秒であるにもかかわらず、上記のTFT
は、約1cm2/ボルト・秒の電界効果移動度で動作すると
いう点である。これは、材料中に局部的なテール状態と
して現れるトラップに起因する。これらのTFTのチャネ
ルに生じた電荷のごく一部（約10〜20％）だけがテール
状態によって移動キャリヤになる。フィーチャーサイズ
が10μｍであって、ゲートの幅対長さの比が10である場
合、出力電流は10〜50μＡのオーダーであり、走行時間
は10〜20Vの範囲の駆動電圧（VDS）に対して約100nsで
あると予測される。しかし実際には、切換え速度も回路
のキャパシタンスによって低下する。電流駆動能力を向
上させるためには、チャネル長を短縮することが必要と
なる。アモルファスシリコンは、TFT用の半導体材料と
してもっとも有望とされてきたが、その多結晶状態また
は微結晶状態のシリコンも、大面積の用途に製造されて
良好な結果をもたらしている。他のGe、GaAs、CdSなど
の半導体材料も、上記の３種の状態において満足すべき
結果を示している。
点は、アモルファスシリコンの電子バンド移動度が10〜
20cm2/ボルト・秒であるにもかかわらず、上記のTFT
は、約1cm2/ボルト・秒の電界効果移動度で動作すると
いう点である。これは、材料中に局部的なテール状態と
して現れるトラップに起因する。これらのTFTのチャネ
ルに生じた電荷のごく一部（約10〜20％）だけがテール
状態によって移動キャリヤになる。フィーチャーサイズ
が10μｍであって、ゲートの幅対長さの比が10である場
合、出力電流は10〜50μＡのオーダーであり、走行時間
は10〜20Vの範囲の駆動電圧（VDS）に対して約100nsで
あると予測される。しかし実際には、切換え速度も回路
のキャパシタンスによって低下する。電流駆動能力を向
上させるためには、チャネル長を短縮することが必要と
なる。アモルファスシリコンは、TFT用の半導体材料と
してもっとも有望とされてきたが、その多結晶状態また
は微結晶状態のシリコンも、大面積の用途に製造されて
良好な結果をもたらしている。他のGe、GaAs、CdSなど
の半導体材料も、上記の３種の状態において満足すべき
結果を示している。
縦形でチャネルの短い薄膜トランジスタが、本願と同
じ被譲渡人に譲渡された同時継続出願に開示されてい
る。この薄膜トランジスタの有効チャネル長は、製造時
に使用されるリソグラフィーによる従来の最小フィーチ
ャーサイズよりさらに短くなっている。ハック（Hack）
他の「大電流薄膜トランジスタ（High Curent Thin
Film Transistor）」という名称であり、1988年３月29
日に出願番号第07/174,652号にて米国特許庁に出願され
たこの同時継続出願は、参考のためその全体を本願に含
めている。
じ被譲渡人に譲渡された同時継続出願に開示されてい
る。この薄膜トランジスタの有効チャネル長は、製造時
に使用されるリソグラフィーによる従来の最小フィーチ
ャーサイズよりさらに短くなっている。ハック（Hack）
他の「大電流薄膜トランジスタ（High Curent Thin
Film Transistor）」という名称であり、1988年３月29
日に出願番号第07/174,652号にて米国特許庁に出願され
たこの同時継続出願は、参考のためその全体を本願に含
めている。
薄膜アモルファスシリコンセンサや光トランジスタは
公知の技術である。たとえば、光学走査配列のような、
トランジスタやセンサを同一の基板上に形成する大面積
用には、互換性のある製造技術を使用できるようにこれ
らの素子を構成すると便利である。
公知の技術である。たとえば、光学走査配列のような、
トランジスタやセンサを同一の基板上に形成する大面積
用には、互換性のある製造技術を使用できるようにこれ
らの素子を構成すると便利である。
したがって本発明の目的は、内部の障壁手段がトラン
ジスタ及びセンサ装置双方のオン／オフ電流比を向上さ
せる短チャネル大電流の薄膜トランジスタもしくは高利
得の光センサとして動作する単一の縦形薄膜構造を提供
することにある。
ジスタ及びセンサ装置双方のオン／オフ電流比を向上さ
せる短チャネル大電流の薄膜トランジスタもしくは高利
得の光センサとして動作する単一の縦形薄膜構造を提供
することにある。
本発明の他の目的は、横方向電界を導入してセンサの
過渡応答時間を向上するソース電極構造を提供すること
にある。
過渡応答時間を向上するソース電極構造を提供すること
にある。
本発明は、基板上に、ゲート電極層と、ゲート誘電体
層と、前記ゲート誘電体層に重なるソース領域を包含す
るソース電極フィンガと、前記ゲート誘電体層に重なり
且つ前記ソース領域を少なくとも部分的に包囲する半導
体電荷移動層と、前記ソース領域と前記半導体電荷移動
層との間に配置された障壁手段であってドレインフィー
ルドが前記ソース領域に達することを禁止するための障
壁手段と、前記半導体電荷移動層に隣接しているドレイ
ン領域層とを形成した半導体装置であって、ドレイン金
属層を前記ドレイン領域層の上に隣接して設け、前記ド
レイン領域層を介して光エネルギーを前記半導体電荷移
動層へ通過させないことにより薄膜トランジスタとして
動作させ、前記ドレイン領域層を介して光エネルギーを
前記半導体電荷移動層へ通過させることによりセンサ装
置として動作させ、薄膜トランジスタもしくはセンサ装
置のいずれかとして選択的に作用させることを特徴とす
る。
層と、前記ゲート誘電体層に重なるソース領域を包含す
るソース電極フィンガと、前記ゲート誘電体層に重なり
且つ前記ソース領域を少なくとも部分的に包囲する半導
体電荷移動層と、前記ソース領域と前記半導体電荷移動
層との間に配置された障壁手段であってドレインフィー
ルドが前記ソース領域に達することを禁止するための障
壁手段と、前記半導体電荷移動層に隣接しているドレイ
ン領域層とを形成した半導体装置であって、ドレイン金
属層を前記ドレイン領域層の上に隣接して設け、前記ド
レイン領域層を介して光エネルギーを前記半導体電荷移
動層へ通過させないことにより薄膜トランジスタとして
動作させ、前記ドレイン領域層を介して光エネルギーを
前記半導体電荷移動層へ通過させることによりセンサ装
置として動作させ、薄膜トランジスタもしくはセンサ装
置のいずれかとして選択的に作用させることを特徴とす
る。
本発明の他の目的、特徴、利益は以下の詳細な説明に
加えて添付図面を参照すれば当業者に明らかになるであ
ろう。
加えて添付図面を参照すれば当業者に明らかになるであ
ろう。
〔実施例〕 第１図に、縦形下部ゲート短チャネル形の薄膜トラン
ジスタ／センサを示す。「縦形」とは、電荷キャリヤの
大部分が移動する主要経路が、半導体層の厚みを通って
ゲートフィールドの方向と平行に形成されていることを
意味する。かかる方向は、ゲートフィールドに対して垂
直に延びる半導体層の狭いチャネル内での動きに対向す
る方向である。本発明者らは、ソース電極とドレイン電
極との間の電流経路が、リソグラフィーではなく半導体
層の蒸着の厚さによって実質的に決定され、この電流経
路は短いためより大電流を流すことができるという理由
から、この垂直配置が好ましいことを見出した。薄膜層
の蒸着技術を使用すれば、数十オングストロームのオー
ダーで複数層の正確な正角形成が可能であることが知ら
れているので、この縦形トランジスタ構造を採用すれ
ば、５〜10μｍ以上のリソグラフィーを使用して１ミク
ロン以下のチャネル長が得られる。またこの構造によれ
ば、ゲート電極とドレイン電極とがチャネル長によって
分離されるため、両電極間における絶縁破壊を防止する
ことができる。
ジスタ／センサを示す。「縦形」とは、電荷キャリヤの
大部分が移動する主要経路が、半導体層の厚みを通って
ゲートフィールドの方向と平行に形成されていることを
意味する。かかる方向は、ゲートフィールドに対して垂
直に延びる半導体層の狭いチャネル内での動きに対向す
る方向である。本発明者らは、ソース電極とドレイン電
極との間の電流経路が、リソグラフィーではなく半導体
層の蒸着の厚さによって実質的に決定され、この電流経
路は短いためより大電流を流すことができるという理由
から、この垂直配置が好ましいことを見出した。薄膜層
の蒸着技術を使用すれば、数十オングストロームのオー
ダーで複数層の正確な正角形成が可能であることが知ら
れているので、この縦形トランジスタ構造を採用すれ
ば、５〜10μｍ以上のリソグラフィーを使用して１ミク
ロン以下のチャネル長が得られる。またこの構造によれ
ば、ゲート電極とドレイン電極とがチャネル長によって
分離されるため、両電極間における絶縁破壊を防止する
ことができる。
ガラス等で形成された適当な基板10上に、好ましくは
クロム等の金属からなる導電性のゲート電極層12（厚さ
約500〜1000Å）を蒸着によって形成する。ゲート電極
層12上には、窒化シリコン、酸化シリコン、その他の薄
膜絶縁材料からなるゲート誘電体層14（厚さ約100〜500
0Å）を形成する。ゲート誘電体層14上にはソース電極
フィンガ16を形成する。各ソース電極フィンガ16には、
n+にドープされた半導体ストライプからなるソース領域
18（厚さ約100〜500Å）、隣接するゲート誘電体層14、
チタン／タングステン合金等からなる上層のソース金属
ストライプ20（厚さ約1000〜10,000Å）、及び障壁手段
22が含まれる。障壁手段22は、わずかにｐにドープされ
た（p-）半導体側壁部材（幅約1000〜5000Å）として形
成される。通常、フィンガは、各幅３〜５μｍ、中心か
ら中心まで３〜５μｍであるため、リソグラフィーによ
る標準的なパターン化処理に支障をきたすことがない。
第２図に示すように、ソース領域18を構成する半導体ス
トライプと金属ストライプ20とが電気的に並列な構成と
なるように、ソースフィンガ配列Ａがパターン化されて
いる。真性もしくはわずかにドープされたアモルファス
シリコンのような半導体電荷移動層24（厚さ約2000〜4
0,000Å）は、ソース電極フィンガ16を三方向から囲ん
でいる。またn+にドープされた半導体（厚さ約1000〜2
0,000Å）からなるドレイン領域層26が、半導体電荷移
動層24上に重なって形成される。ITO等からなる透明で
導電性のドレイン金属層28（厚さ約500〜2000Å）、ま
たは蒸着されたクロム（厚さ約50〜100Å）等からなる
薄い半透明金属層がドレイン領域層26上に重なって形成
される。もしくは、トランジスタに使用するようなドレ
イン金属層（たとえば厚さ約1000〜10,000Åのアルミニ
ウムまたはクロム／アルミニウム合金）が、該層内に微
細なパーフォレーションを伴ってソースフィンガ16の間
にパターン化によって形成されて、（たとえば格子もし
くはストライプとして）、光が半導体電荷移動層24へ通
過できるようにする。上記の寸法は、本発明者らが目標
とする範囲に該当する寸法であるか、もしくは本発明者
らが行なった実験やモデル製作に使用した寸法であっ
て、当該素子を他の実施例に適用する場合の範囲を限定
することを意図するものではない。
クロム等の金属からなる導電性のゲート電極層12（厚さ
約500〜1000Å）を蒸着によって形成する。ゲート電極
層12上には、窒化シリコン、酸化シリコン、その他の薄
膜絶縁材料からなるゲート誘電体層14（厚さ約100〜500
0Å）を形成する。ゲート誘電体層14上にはソース電極
フィンガ16を形成する。各ソース電極フィンガ16には、
n+にドープされた半導体ストライプからなるソース領域
18（厚さ約100〜500Å）、隣接するゲート誘電体層14、
チタン／タングステン合金等からなる上層のソース金属
ストライプ20（厚さ約1000〜10,000Å）、及び障壁手段
22が含まれる。障壁手段22は、わずかにｐにドープされ
た（p-）半導体側壁部材（幅約1000〜5000Å）として形
成される。通常、フィンガは、各幅３〜５μｍ、中心か
ら中心まで３〜５μｍであるため、リソグラフィーによ
る標準的なパターン化処理に支障をきたすことがない。
第２図に示すように、ソース領域18を構成する半導体ス
トライプと金属ストライプ20とが電気的に並列な構成と
なるように、ソースフィンガ配列Ａがパターン化されて
いる。真性もしくはわずかにドープされたアモルファス
シリコンのような半導体電荷移動層24（厚さ約2000〜4
0,000Å）は、ソース電極フィンガ16を三方向から囲ん
でいる。またn+にドープされた半導体（厚さ約1000〜2
0,000Å）からなるドレイン領域層26が、半導体電荷移
動層24上に重なって形成される。ITO等からなる透明で
導電性のドレイン金属層28（厚さ約500〜2000Å）、ま
たは蒸着されたクロム（厚さ約50〜100Å）等からなる
薄い半透明金属層がドレイン領域層26上に重なって形成
される。もしくは、トランジスタに使用するようなドレ
イン金属層（たとえば厚さ約1000〜10,000Åのアルミニ
ウムまたはクロム／アルミニウム合金）が、該層内に微
細なパーフォレーションを伴ってソースフィンガ16の間
にパターン化によって形成されて、（たとえば格子もし
くはストライプとして）、光が半導体電荷移動層24へ通
過できるようにする。上記の寸法は、本発明者らが目標
とする範囲に該当する寸法であるか、もしくは本発明者
らが行なった実験やモデル製作に使用した寸法であっ
て、当該素子を他の実施例に適用する場合の範囲を限定
することを意図するものではない。
第１図の装置をトランジスタとして動作させる場合、
ソース電極とドレイン電極との間には駆動電位が維持さ
れる。たとえば、ソース電極フィンガ16は０ボルトに、
ドレイン領域層26は約10ボルトに設定される。ゲート電
位は、たとえば−５〜０ボルトの低電位（オフ状態）か
ら、たとえば０〜10ボルトの高電位（オン状態）へと切
換えられる。オフ状態では、p-の側壁の障壁手段22が、
ソース領域18を構成する半導体ストライプから半導体電
荷移動層24への電荷キャリアの移動を効果的に抑制する
障壁を提供するため、洩れ電流が発生しない。ソース金
属ストライプ20と半導体電荷移動層24との間に形成され
たショットキー障壁により、ソース金属ストライプ20と
ドレイン領域層26との間で直接流れる電流が抑制され
る。
ソース電極とドレイン電極との間には駆動電位が維持さ
れる。たとえば、ソース電極フィンガ16は０ボルトに、
ドレイン領域層26は約10ボルトに設定される。ゲート電
位は、たとえば−５〜０ボルトの低電位（オフ状態）か
ら、たとえば０〜10ボルトの高電位（オン状態）へと切
換えられる。オフ状態では、p-の側壁の障壁手段22が、
ソース領域18を構成する半導体ストライプから半導体電
荷移動層24への電荷キャリアの移動を効果的に抑制する
障壁を提供するため、洩れ電流が発生しない。ソース金
属ストライプ20と半導体電荷移動層24との間に形成され
たショットキー障壁により、ソース金属ストライプ20と
ドレイン領域層26との間で直接流れる電流が抑制され
る。
ゲート電極の電位がオン状態に切換えられると、側壁
の障壁手段22を貫通してゲート誘電体層14に隣接するチ
ャネル部30（斜線部）が反転され、電流がこの部位を流
れる。電流は、図中の矢印の経路を通って流れる。すな
わち、最初にn+のソース領域18を構成する半導体ストラ
イプを横方向に出て、側壁の障壁手段22のチャネル部30
を通り、次に、半導体電荷移動層24を垂直に通過してド
レイン領域層26へと至る。留意すべき点は、半導体電荷
移動層24が真性もしくはわずかにドープされたアモルフ
ァスシリコンからなる場合、半導体電荷移動層24を垂直
に通過する電流の流れは、空間電荷により制限される点
である。本実施例は良好なオン／オフ比を有するが、オ
ン状態の電流は最適値よりも少ない。理由は、チャネル
部30においてp-にドープされた半導体を通過して移動す
る電子は、ドープされていない材料の場合より低い移動
度を有するからである。
の障壁手段22を貫通してゲート誘電体層14に隣接するチ
ャネル部30（斜線部）が反転され、電流がこの部位を流
れる。電流は、図中の矢印の経路を通って流れる。すな
わち、最初にn+のソース領域18を構成する半導体ストラ
イプを横方向に出て、側壁の障壁手段22のチャネル部30
を通り、次に、半導体電荷移動層24を垂直に通過してド
レイン領域層26へと至る。留意すべき点は、半導体電荷
移動層24が真性もしくはわずかにドープされたアモルフ
ァスシリコンからなる場合、半導体電荷移動層24を垂直
に通過する電流の流れは、空間電荷により制限される点
である。本実施例は良好なオン／オフ比を有するが、オ
ン状態の電流は最適値よりも少ない。理由は、チャネル
部30においてp-にドープされた半導体を通過して移動す
る電子は、ドープされていない材料の場合より低い移動
度を有するからである。
第１図の装置をセンサとして動作させる場合、ソース
電極とドレイン電極には、上記トランジスタに印加され
た電位と同様な駆動電位が印加される。ただし、ゲート
電極には一定の電位が印加される。この一定電位は、ト
ランジスタの低電位（オフ状態）にほぼ等しく、たとえ
ば約−５ボルト〜０ボルトである。暗状態（オフ状態）
では、トランジスタのオフ状態と同様、電流の流れはｐ
形側壁の障壁手段22によって抑止される。受光状態（オ
ン状態）では、第３図に示すように、半導体電荷移動層
24上に照射された光エネルギー（矢印Ｂ）により、電子
−正孔孔（ｅ及びｈ）が半導体電荷移動層24内に生成さ
れる。受光によって生成された電子は、ドレイン領域層
26へと移動する。一方、受光によって生成された正孔
は、p-側壁の障壁手段22を通過して、n+のソース領域18
へと至り、そこでトラップされる。正孔がｐ−素子中を
通過する際、低抵抗経路がこの素子中に形成されるた
め、この経路を介して電子がソース領域18から外部へと
移動する。電子の寿命は、内部のドレイン−ソース−ド
レインからなる回路を電子が走行する時間より長い。こ
のため、電子はこの内部回路の近傍を（図示するよう
に）効率的に何度も流れ続ける。これによって、センサ
の光導電利得が向上する。たとえば、受光によって生成
された各電子が、自分で該内部回路を10回移動するか、
もしくは他の電子に該回路を10回移動させると、利得は
10となる。この場合、この装置をトランジスタとして動
作させる場合と同様、オン状態における電流の流れは最
適ではない。理由は、チャネル部30においてp-にドープ
された半導体を移動する電子は、ドープされていない材
料の場合より低い移動度を有するからである。しかしな
がら、このセンサ装置は、多数のアプリケーションに十
分に適用可能な利得とダイナミックレンジとを有してい
ることに留意すべきである。
電極とドレイン電極には、上記トランジスタに印加され
た電位と同様な駆動電位が印加される。ただし、ゲート
電極には一定の電位が印加される。この一定電位は、ト
ランジスタの低電位（オフ状態）にほぼ等しく、たとえ
ば約−５ボルト〜０ボルトである。暗状態（オフ状態）
では、トランジスタのオフ状態と同様、電流の流れはｐ
形側壁の障壁手段22によって抑止される。受光状態（オ
ン状態）では、第３図に示すように、半導体電荷移動層
24上に照射された光エネルギー（矢印Ｂ）により、電子
−正孔孔（ｅ及びｈ）が半導体電荷移動層24内に生成さ
れる。受光によって生成された電子は、ドレイン領域層
26へと移動する。一方、受光によって生成された正孔
は、p-側壁の障壁手段22を通過して、n+のソース領域18
へと至り、そこでトラップされる。正孔がｐ−素子中を
通過する際、低抵抗経路がこの素子中に形成されるた
め、この経路を介して電子がソース領域18から外部へと
移動する。電子の寿命は、内部のドレイン−ソース−ド
レインからなる回路を電子が走行する時間より長い。こ
のため、電子はこの内部回路の近傍を（図示するよう
に）効率的に何度も流れ続ける。これによって、センサ
の光導電利得が向上する。たとえば、受光によって生成
された各電子が、自分で該内部回路を10回移動するか、
もしくは他の電子に該回路を10回移動させると、利得は
10となる。この場合、この装置をトランジスタとして動
作させる場合と同様、オン状態における電流の流れは最
適ではない。理由は、チャネル部30においてp-にドープ
された半導体を移動する電子は、ドープされていない材
料の場合より低い移動度を有するからである。しかしな
がら、このセンサ装置は、多数のアプリケーションに十
分に適用可能な利得とダイナミックレンジとを有してい
ることに留意すべきである。
同一の構造をトランジスタ装置とセンサ装置の双方に
使用してよい。これらの装置を含む配列上に不透明なマ
スクを形成することによって、トランジスタ装置、セン
サ装置をそれぞれ規定できる。ただし、製造工程におい
て、トランジスタ上に不透明な金属層を蒸着し、またセ
ンサ上にITO層を蒸着することが可能であることはいう
までもない。
使用してよい。これらの装置を含む配列上に不透明なマ
スクを形成することによって、トランジスタ装置、セン
サ装置をそれぞれ規定できる。ただし、製造工程におい
て、トランジスタ上に不透明な金属層を蒸着し、またセ
ンサ上にITO層を蒸着することが可能であることはいう
までもない。
第４図に、光生成された１個の隔離された正孔が２個
のソース電極フィンガ16の間の中央に位置している様子
を示す。ソース電極フィンガ16（第２図にその構造を示
す）は、並列に接続されているため、すべてのフィンガ
の電位は同一であり、正孔をいずれかのフィンガへと駆
動する横方向の電界は存在しない。ある正孔がこの中央
の低電界領域に入ると、正孔は捕集される前に高電界領
域へと徐々に拡散する。このため、第5a図と第5b図に比
較して示すように、過渡応答時間は比較的遅くなる。第
5a図では光エネルギーパルスを示し、第5b図では光生成
された電流の応答を示す。また、正孔が材料中に十分長
い時間とどまることによって、材料によってトラップさ
れる確率は高められる。復旧時間が極めて長いため、応
答時間はさらに長くなる。光エネルギーパルスの停止後
も、移動する正孔によって、信号の立ち下がり部分で示
されるように、電流はミリ秒のオーダーで流れ続ける。
かかる装置もアプリケーションによっては有効であろう
が、過渡応答時間がマイクロ秒のオーダーにあることが
より望ましい。
のソース電極フィンガ16の間の中央に位置している様子
を示す。ソース電極フィンガ16（第２図にその構造を示
す）は、並列に接続されているため、すべてのフィンガ
の電位は同一であり、正孔をいずれかのフィンガへと駆
動する横方向の電界は存在しない。ある正孔がこの中央
の低電界領域に入ると、正孔は捕集される前に高電界領
域へと徐々に拡散する。このため、第5a図と第5b図に比
較して示すように、過渡応答時間は比較的遅くなる。第
5a図では光エネルギーパルスを示し、第5b図では光生成
された電流の応答を示す。また、正孔が材料中に十分長
い時間とどまることによって、材料によってトラップさ
れる確率は高められる。復旧時間が極めて長いため、応
答時間はさらに長くなる。光エネルギーパルスの停止後
も、移動する正孔によって、信号の立ち下がり部分で示
されるように、電流はミリ秒のオーダーで流れ続ける。
かかる装置もアプリケーションによっては有効であろう
が、過渡応答時間がマイクロ秒のオーダーにあることが
より望ましい。
本発明者らは、第６図に示すように、相互にはめ込ま
れた１対のソース電極配列を形成することによって、過
渡応答時間を大幅に短縮することに成功した。配列Ｃに
は第一の電位を印加し、配列Ｄには第二の電位を印加す
る。かかる電位差は十分に小さいため、装置の動作に悪
影響を及ぼすことはない。たとえば１〜２ボルトのオー
ダーの電位差は許容される。２個のソース電極配列はほ
ぼ同一の電圧とするが、ゲート電極の電圧以上に設定さ
れなければならない。ソース電極フィンガの横方向間隔
を短縮することにより、電位差をさらに小さくすること
が可能である。トランジスタモードで使用すれば、２個
の配列を電気的に接続することができるため、この配列
は第２図に示すソース電極配列とまったく同一の動作を
行なう。
れた１対のソース電極配列を形成することによって、過
渡応答時間を大幅に短縮することに成功した。配列Ｃに
は第一の電位を印加し、配列Ｄには第二の電位を印加す
る。かかる電位差は十分に小さいため、装置の動作に悪
影響を及ぼすことはない。たとえば１〜２ボルトのオー
ダーの電位差は許容される。２個のソース電極配列はほ
ぼ同一の電圧とするが、ゲート電極の電圧以上に設定さ
れなければならない。ソース電極フィンガの横方向間隔
を短縮することにより、電位差をさらに小さくすること
が可能である。トランジスタモードで使用すれば、２個
の配列を電気的に接続することができるため、この配列
は第２図に示すソース電極配列とまったく同一の動作を
行なう。
第１図に示す縦形の装置構造では、上記にように、ｐ
−にドープされた側壁の障壁手段22が、トランジスタ装
置、センサ装置のいずれの場合にもオン電流を減少させ
る。同様な要素が同様な参照番号にプライム符号（′）
を付加して指示された第７図と第８図に、オン電流をそ
れほど低下させない阻止構造を示す。第７図の装置に
は、薄い半導体電荷移動層32（厚さ約100〜2000Å）が
含まれている。この半導体層は、真性もしくはわずかに
ドープされたアモルファスシリコン等からなり、ゲート
誘電体層14′に重なるように形成されている。ｐで大量
にドープ（p+）された側壁の障壁手段34が半導体電荷移
動層32に接して形成されている。p+障壁手段34の近接阻
止効果によって、ドレインフィールドがn+のソース領域
18′に達することを防止し、また同フィールドが電荷キ
ャリヤを引出すことを防いでいる。p+の障壁手段34は、
正孔の薄い半導体電荷移動層32への流出（spillove
r）、もしくはこの半導体層からの電子の空乏（depleti
on）による半導体層内の洩れチャネルをピンチオフす
る。側壁の障壁手段34の附近において、この層内にｐ形
近接障壁領域が誘導される。このｐ形近接障壁領域によ
って、障壁手段34内の電子の移動が阻止され、装置内に
おけるオフ状態の洩れ電流が抑止される。オフ状態の洩
れ電流を抑止する他の要因としては、p+障壁手段34のフ
ィールドプレート効果がある。この効果は、ソース領域
18′の電位で維持され、ドレインフィールドがソース領
域18′に到達することを防いでいる。
−にドープされた側壁の障壁手段22が、トランジスタ装
置、センサ装置のいずれの場合にもオン電流を減少させ
る。同様な要素が同様な参照番号にプライム符号（′）
を付加して指示された第７図と第８図に、オン電流をそ
れほど低下させない阻止構造を示す。第７図の装置に
は、薄い半導体電荷移動層32（厚さ約100〜2000Å）が
含まれている。この半導体層は、真性もしくはわずかに
ドープされたアモルファスシリコン等からなり、ゲート
誘電体層14′に重なるように形成されている。ｐで大量
にドープ（p+）された側壁の障壁手段34が半導体電荷移
動層32に接して形成されている。p+障壁手段34の近接阻
止効果によって、ドレインフィールドがn+のソース領域
18′に達することを防止し、また同フィールドが電荷キ
ャリヤを引出すことを防いでいる。p+の障壁手段34は、
正孔の薄い半導体電荷移動層32への流出（spillove
r）、もしくはこの半導体層からの電子の空乏（depleti
on）による半導体層内の洩れチャネルをピンチオフす
る。側壁の障壁手段34の附近において、この層内にｐ形
近接障壁領域が誘導される。このｐ形近接障壁領域によ
って、障壁手段34内の電子の移動が阻止され、装置内に
おけるオフ状態の洩れ電流が抑止される。オフ状態の洩
れ電流を抑止する他の要因としては、p+障壁手段34のフ
ィールドプレート効果がある。この効果は、ソース領域
18′の電位で維持され、ドレインフィールドがソース領
域18′に到達することを防いでいる。
正の電位がゲート電極層12′に印加されて本形式のト
ランジスタ装置がオンとされると、ゲートフィールドが
シリコン／窒化シリコン境界面における正孔の流出を克
服するにしたがって、蓄積チャネル領域36（図中斜線で
示す）が形成される。これによって、電子がこの境界面
を自由に通過することができる。同様に、センサ装置が
受光によってオンとされると、半導体電荷移動層24′は
電子／正孔対を発生させて導電性となる。光生成された
電子は、ドレイン領域層26′へと移動する。一方、光生
成された正孔は、ｐ形近接障壁領域からn+のソース領域
18′へと移動し、この領域内にトラップされる。正孔
は、近接障壁領域を通過するにつれて、この領域内に、
電子がソース領域18′を離れ内部回路内へと至る低抵抗
経路を形成する。
ランジスタ装置がオンとされると、ゲートフィールドが
シリコン／窒化シリコン境界面における正孔の流出を克
服するにしたがって、蓄積チャネル領域36（図中斜線で
示す）が形成される。これによって、電子がこの境界面
を自由に通過することができる。同様に、センサ装置が
受光によってオンとされると、半導体電荷移動層24′は
電子／正孔対を発生させて導電性となる。光生成された
電子は、ドレイン領域層26′へと移動する。一方、光生
成された正孔は、ｐ形近接障壁領域からn+のソース領域
18′へと移動し、この領域内にトラップされる。正孔
は、近接障壁領域を通過するにつれて、この領域内に、
電子がソース領域18′を離れ内部回路内へと至る低抵抗
経路を形成する。
第８図に、シールドプレートもしくはフィールドプレ
ートを使用して本発明を実施した一例を示す。この実施
例では、薄い半導体電荷移動層32′に欠陥を発生させず
にオフ状態の洩れ電流を阻止している。各側壁の障壁手
段は、側壁38及びアウトボード金属フランジ40を有する
金属被覆層（クロム等）として形成されている。側壁38
は、n+のソース領域18″の側面を通過する電荷キャリヤ
を阻止し、フランジは、薄い半導体電荷移動層32″内の
阻止トンネル42すなわちガントレット（gauntlet）を規
定している。窒化シリコンまたはｐ形半導体からなるマ
スク部材44は、金属被覆層の外側に設置され、製造工程
でのみ利用される。すなわち、この部材は、フランジの
長さを規定することによって阻止トンネル42の長さを規
定する役目を果す。
ートを使用して本発明を実施した一例を示す。この実施
例では、薄い半導体電荷移動層32′に欠陥を発生させず
にオフ状態の洩れ電流を阻止している。各側壁の障壁手
段は、側壁38及びアウトボード金属フランジ40を有する
金属被覆層（クロム等）として形成されている。側壁38
は、n+のソース領域18″の側面を通過する電荷キャリヤ
を阻止し、フランジは、薄い半導体電荷移動層32″内の
阻止トンネル42すなわちガントレット（gauntlet）を規
定している。窒化シリコンまたはｐ形半導体からなるマ
スク部材44は、金属被覆層の外側に設置され、製造工程
でのみ利用される。すなわち、この部材は、フランジの
長さを規定することによって阻止トンネル42の長さを規
定する役目を果す。
所望の阻止効果は、オフ状態において、薄い半導体電
荷移動層32′内のトンネルすなわちガントレット領域に
よって提供される。この領域は、ゲート電極層12″（通
常−５ボルト〜０ボルトに維持される）とアウトボード
金属フランジ40（通常０ボルトであるソース電位に維持
される）との間に位置する。アウトボード金属フランジ
40は、ソースをドレイン電位から遮蔽することによりフ
ィールドプレートとして機能する。トランジスタ装置と
してのオン状態では、切換え電位がゲート電極に印加さ
れると、薄い半導体電荷移動層32′とゲート誘電体層1
4″との間に境界面領域が蓄積され、電荷キャリヤが移
動することができる導電性チャネル46が形成される。セ
ンサ装置としてのオン状態では、センサが受光すると、
電子／正孔対を発生させることにより半導体電荷移動層
24″が導電性となる。光生成された電子は、ドレイン領
域層26″へと移動し、光生成された正孔は、トンネル42
を通過してn+のソース領域18″へと至り、そこでトラッ
プされる。正孔は、トンネル42を通過するにつれて、ト
ンネル42内に、電子がソース領域18″を離れ内部回路内
へと至る低抵抗経路を形成する。正孔からの電荷も、こ
の領域をゲート電位から遮蔽する役目を果している。
荷移動層32′内のトンネルすなわちガントレット領域に
よって提供される。この領域は、ゲート電極層12″（通
常−５ボルト〜０ボルトに維持される）とアウトボード
金属フランジ40（通常０ボルトであるソース電位に維持
される）との間に位置する。アウトボード金属フランジ
40は、ソースをドレイン電位から遮蔽することによりフ
ィールドプレートとして機能する。トランジスタ装置と
してのオン状態では、切換え電位がゲート電極に印加さ
れると、薄い半導体電荷移動層32′とゲート誘電体層1
4″との間に境界面領域が蓄積され、電荷キャリヤが移
動することができる導電性チャネル46が形成される。セ
ンサ装置としてのオン状態では、センサが受光すると、
電子／正孔対を発生させることにより半導体電荷移動層
24″が導電性となる。光生成された電子は、ドレイン領
域層26″へと移動し、光生成された正孔は、トンネル42
を通過してn+のソース領域18″へと至り、そこでトラッ
プされる。正孔は、トンネル42を通過するにつれて、ト
ンネル42内に、電子がソース領域18″を離れ内部回路内
へと至る低抵抗経路を形成する。正孔からの電荷も、こ
の領域をゲート電位から遮蔽する役目を果している。
第９図に、第８図に示したセンサ装置のオン／オフ比
を示す。ここでは異なるゲート電圧に対するオン状態、
オフ状態の特性曲線を図示している。本発明者らは、約
1014光子/cm2/秒の輝度を有するモノクロマチックの赤
色LED光源を使用した。この輝度は、約1/1000AM1（平均
周囲室内光）に相当する。ゲート電圧が約−４ボルトの
場合、オン／オフ比は３桁を若干上回る程度となり、測
定した光利得は約５であった。
を示す。ここでは異なるゲート電圧に対するオン状態、
オフ状態の特性曲線を図示している。本発明者らは、約
1014光子/cm2/秒の輝度を有するモノクロマチックの赤
色LED光源を使用した。この輝度は、約1/1000AM1（平均
周囲室内光）に相当する。ゲート電圧が約−４ボルトの
場合、オン／オフ比は３桁を若干上回る程度となり、測
定した光利得は約５であった。
第10図に示すように、別な阻止層を追加すると、セン
サの暗電流をさらに抑制することができる。この実施例
は、第７図の装置の変形であるが、前述のいずれの装置
にも適用可能である。わずかにドープされたｐ形阻止層
50（厚さ約200Å）が、半導体電荷移動層24に重なる
ように形成される。図では、真性もしくはわずかにドー
プされた半導体（厚さ約500Å）からなる薄い層によっ
て阻止層50がn+のドレイン領域層26から隔離されてい
る。この阻止層は、半導体電荷移動層24内のいずれの
位置にあってもよい。この実施例の構造によれば、光セ
ンサの性能は向上するが、トランジスタの性能はやや低
下する。
サの暗電流をさらに抑制することができる。この実施例
は、第７図の装置の変形であるが、前述のいずれの装置
にも適用可能である。わずかにドープされたｐ形阻止層
50（厚さ約200Å）が、半導体電荷移動層24に重なる
ように形成される。図では、真性もしくはわずかにドー
プされた半導体（厚さ約500Å）からなる薄い層によっ
て阻止層50がn+のドレイン領域層26から隔離されてい
る。この阻止層は、半導体電荷移動層24内のいずれの
位置にあってもよい。この実施例の構造によれば、光セ
ンサの性能は向上するが、トランジスタの性能はやや低
下する。
本発明の開示の説明はもっぱら例として行なわれたも
のであって、特許請求の範囲の精神と範囲に反すること
なくその構造の詳細や各部品の組合せ及び配列に多様な
変更を行なうことができることは自明である。
のであって、特許請求の範囲の精神と範囲に反すること
なくその構造の詳細や各部品の組合せ及び配列に多様な
変更を行なうことができることは自明である。
本発明によれば、内部障壁を設けることにより、トラ
ンジスタ及びセンサ装置双方のオン／オフ電流比を向上
させる短チャネル大電流の薄膜トランジスタもしくは高
利得の光センサとして動作する単一の縦形薄膜構造を実
現することができる。
ンジスタ及びセンサ装置双方のオン／オフ電流比を向上
させる短チャネル大電流の薄膜トランジスタもしくは高
利得の光センサとして動作する単一の縦形薄膜構造を実
現することができる。
第１図は本発明による側壁の障壁手段を有する縦形薄膜
トランジスタ／センサの側面断面図、第２図は第１図の
トランジスタ／センサで使用するソース電極配列の平面
図、第３図は光生成された電子／正孔対の動きを示す第
１図に類似した側面断面図、第４図は２個の電極フィン
ガの中心にトラップされた正孔を示す第３図に類似した
側面断面図、第5a図は単パルスの照射時の輝度を示すグ
ラフ図、第5b図は単パルスの照射に反応したセンサを流
れる電流を示すグラフ図、第６図は相互にはめ込まれた
１対のソース電極配列の平面図、第７図は近接電流障壁
手段の一様態を含む第１図のものに類似した薄膜トラン
ジスタの側面断面図、第８図は近接電流障壁手段の他の
様態を含む第１図のものに類似した薄膜トランジスタの
側面断面図、第９図は第７図の装置における明出力特性
と暗出力特性とを示す図、第10図は追加された阻止層を
示す第７図に類似した拡大側面断面図である。 10:基板 12:ゲート電極層 14:ゲート誘電体層 16:ソース電極フィンガ 18:ソース領域 20:ソース金属ストライプ 22:障壁手段 24:半導体電荷移動層 26:ドレイン領域層 28:ドレイン金属層 30:チャネル部 32:薄い半導体電荷移動層 34:障壁手段 36:蓄積チャネル領域 38:側壁 40:フランジ 42:トンネル 44:マスク部材 46:導電性チャネル 50:p形阻止層
トランジスタ／センサの側面断面図、第２図は第１図の
トランジスタ／センサで使用するソース電極配列の平面
図、第３図は光生成された電子／正孔対の動きを示す第
１図に類似した側面断面図、第４図は２個の電極フィン
ガの中心にトラップされた正孔を示す第３図に類似した
側面断面図、第5a図は単パルスの照射時の輝度を示すグ
ラフ図、第5b図は単パルスの照射に反応したセンサを流
れる電流を示すグラフ図、第６図は相互にはめ込まれた
１対のソース電極配列の平面図、第７図は近接電流障壁
手段の一様態を含む第１図のものに類似した薄膜トラン
ジスタの側面断面図、第８図は近接電流障壁手段の他の
様態を含む第１図のものに類似した薄膜トランジスタの
側面断面図、第９図は第７図の装置における明出力特性
と暗出力特性とを示す図、第10図は追加された阻止層を
示す第７図に類似した拡大側面断面図である。 10:基板 12:ゲート電極層 14:ゲート誘電体層 16:ソース電極フィンガ 18:ソース領域 20:ソース金属ストライプ 22:障壁手段 24:半導体電荷移動層 26:ドレイン領域層 28:ドレイン金属層 30:チャネル部 32:薄い半導体電荷移動層 34:障壁手段 36:蓄積チャネル領域 38:側壁 40:フランジ 42:トンネル 44:マスク部材 46:導電性チャネル 50:p形阻止層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 マイケル・シャー アメリカ合衆国 バージニア州 22901 シャーロットスビル レインツリード ライブ 1110
Claims (1)
- 【請求項１】基板上に、ゲート電極層と、ゲート誘電体
層と、前記ゲート誘電体層に重なるソース領域を包含す
るソース電極フィンガと、前記ゲート誘電体層に重なり
且つ前記ソース領域を少なくとも部分的に包囲する半導
体電荷移動層と、前記ソース領域と前記半導体電荷移動
層との間に配置された障壁手段であってドレインフィー
ルドが前記ソース領域に達することを禁止するための障
壁手段と、前記半導体電荷移動層に隣接しているドレイ
ン領域層とを形成した半導体装置であって、 ドレイン金属層を前記ドレイン領域層の上に隣接して設
け、前記ドレイン領域層を介して光エネルギーを前記半
導体電荷移動層へ通過させないことにより薄膜トランジ
スタとして動作させ、前記ドレイン領域層を介して光エ
ネルギーを前記半導体電荷移動層へ通過させることによ
りセンサ装置として動作させ、薄膜トランジスタもしく
はセンサ装置のいずれかとして選択的に作用させること
を特徴とする半導体装置。
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| US07/428,814 US4996573A (en) | 1989-10-27 | 1989-10-27 | Vertical thin film transistor and optical sensor having leakage current suppression elements |
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-
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