JP2509975B2 - Digital recording / reproducing device - Google Patents

Description

【発明の詳細な説明】 「産業上の利用分野」 この発明は、ディジタル記録再生装置に関し、詳しく
は複数のディジタル記録再生機を同期再生する技術に関
する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a digital recording / reproducing device, and more particularly to a technique for synchronously reproducing a plurality of digital recording / reproducing devices.

「従来の技術」 オーディオ信号をPCMデータとして磁気テープに記録
するディジタルテープレコーダとして回転ヘッドを使用
したものが知られている。これはＲ−DATと呼ばれてい
るもので、直径が、例えば30mm程度の小型のドラムに磁
気テープが90゜の角範囲をもって斜めに巻付けられると
共に、互いに180゜の角間隔をもって配されたアジマス
の異なる２個の回転ヘッドが、例えば2000rpmで回転さ
せられ、これら２個の回転ヘッドが交互に磁気テープ上
を90゜ラップ分ずつ間欠的に走査するようになされてい
る。ここで、オーディオ信号は、48kHZのサンプリング
周波数でサンプリングされ、各サンプル値は16ビット直
線量子化されてPCMデータが生成され、このPCMデータが
回転ヘッドの1/2回転期間毎に90゜ラップ角分に時間軸
圧縮され、回転ヘッドによって磁気テープ上に傾斜した
一本ずつのトラックとして記録される。そして、再生時
は、２個の回転ヘッドからのPCMデータがデコードされ
ると共に、時間軸伸張され、アナログオーディオ信号に
戻される。"Prior Art" It is known that a rotary head is used as a digital tape recorder for recording an audio signal as PCM data on a magnetic tape. This is called R-DAT, and the magnetic tape is obliquely wound in a 90 ° angular range on a small drum having a diameter of, for example, about 30 mm, and arranged at an angular interval of 180 °. Two rotary heads with different azimuths are rotated at, for example, 2000 rpm, and these two rotary heads alternately scan the magnetic tape by 90 ° laps intermittently. Here, the audio signal is sampled at a sampling frequency of 48 kHz, each sample value is linearly quantized with 16 bits to generate PCM data, and this PCM data is 90 ° wrap angle every 1/2 rotation period of the rotary head. It is compressed on the time axis for a minute, and is recorded as one inclined track on the magnetic tape by the rotary head. Then, at the time of reproduction, the PCM data from the two rotary heads is decoded, time-axis expanded, and returned to an analog audio signal.

第10図は、このようなＲ−DATの一例の構成を示すも
のである。同図において、１は直径が30mmで2000rpmで
回転させられるドラムである。このドラム１には、互い
に180゜の角間隔をもって、アジマスの異なる一対の磁
気ヘッド2Aおよび2Bが取り付けられると共に、このドラ
ム１の周面には90゜のラップ角で斜めに磁気テープ３が
巻き付けられる。磁気テープ３は、供給リール4Sおよび
巻取リール4T間にかけわたされ、キャプスタン５および
ピンチローラ６により、所定速度で走行するようになさ
れる。FIG. 10 shows an example of the structure of such an R-DAT. In the figure, 1 is a drum having a diameter of 30 mm and rotated at 2000 rpm. A pair of magnetic heads 2A and 2B having different azimuths are attached to the drum 1 at an angular interval of 180 °, and a magnetic tape 3 is obliquely wound around the drum 1 at a wrap angle of 90 °. To be The magnetic tape 3 is laid between the supply reel 4S and the take-up reel 4T, and is driven at a predetermined speed by the capstan 5 and the pinch roller 6.

この場合、磁気ヘッド2Aおよび2Bが磁気テープ３に交
互に摺接することにより、第11図に示すように傾斜した
トラックTAおよびTBが磁気テープ３に形成される 磁気ヘッド2Aおよび2Bは、ヘッド切り換えスイッチ７
によって交互に選択される。すなわち、切り換えスイッ
チ７は、磁気ヘッド2Aのテープ摺接期間を含む1/2回転
期間は端子Ａに接続されると共に、磁気ヘッド2Bのテー
プ摺接期間を含む1/2回転期間は端子Ｂに接続される。
そして、記録／再生スイッチ８の端子Ｒからの記録信号
は回転トランス（図示せず）を介して磁気ヘッド2Aおよ
び2Bに供給され、一方、磁気ヘッド2Aおよび2Bのそれぞ
れの再生信号が回転トランス（図示せず）を介して記録
／再生スイッチ８の端子Ｐに供給される。In this case, the slant tracks TA and TB are formed on the magnetic tape 3 as shown in FIG. 11 by the magnetic heads 2A and 2B slidingly contacting the magnetic tape 3 alternately. Switch 7
Are alternately selected by. That is, the changeover switch 7 is connected to the terminal A during the 1/2 rotation period including the tape sliding contact period of the magnetic head 2A, and is connected to the terminal B during the 1/2 rotation period including the tape sliding contact period of the magnetic head 2B. Connected.
Then, the recording signal from the terminal R of the recording / reproducing switch 8 is supplied to the magnetic heads 2A and 2B via a rotary transformer (not shown), while the respective reproducing signals of the magnetic heads 2A and 2B are transmitted to the rotary transformer (not shown). It is supplied to the terminal P of the recording / reproducing switch 8 via (not shown).

また、入力端子９からのアナログオーディオ信号はア
ンプ10およびローパスフィルタ11を介してA/D変換器12
に供給され、48kHzのサンプリング周波数かつ16ビット
直線量子化でもってディジタルオーディオ信号に変換さ
れる。このA/D変換器12からのディジタルオーディオ信
号は、記録信号処理回路13に供給される。この記録信号
処理回路13では、誤り訂正符号の付加やインタリーブが
行なわれてPCMデータが形成される。また、システムマ
イコン14より送られてくるタイムコード、曲番などの情
報はサブコードマイコン15でパリティ付加、順序立てな
どが行なわれたのち記録信号処理回路13に供給される。
そして、この記録信号処理回路13では、PCMデータに、
サブコードデータやATF信号など１トラック分の信号が
順序よく並べられて変調回路16に供給される。この変調
回路16では８−10変調がなされると共に、信号以外のマ
ージンビット、PLL信号などが付加されて記録データが
形成される。Also, the analog audio signal from the input terminal 9 is passed through the amplifier 10 and the low pass filter 11 to the A / D converter 12
And is converted to a digital audio signal with a sampling frequency of 48 kHz and linear quantization of 16 bits. The digital audio signal from the A / D converter 12 is supplied to the recording signal processing circuit 13. In the recording signal processing circuit 13, error correction codes are added and interleaved to form PCM data. The information such as the time code and the music number sent from the system microcomputer 14 is supplied to the recording signal processing circuit 13 after the sub-code microcomputer 15 performs parity addition and ordering.
Then, in this recording signal processing circuit 13,
Signals for one track such as subcode data and ATF signals are arranged in order and supplied to the modulation circuit 16. In this modulation circuit 16, 8-10 modulation is performed, and a margin bit other than a signal, a PLL signal, etc. are added to form recording data.

第12図は一本のトラックに記録されるデータ、すなわ
ち１セグメントのデータ構成を示すものである。１セグ
メントには196ブロック（7500μsec）のデータが含まれ
る。トラックの端部に相当する１セグメントの両端部の
それぞれにマージン（11ブロック）が設けられる。この
マージンのそれぞれの隣にサブコード１および２（８ブ
ロック）が配される。この２つのサブコードは同一デー
タであって、二重記録がなされる。サブコードは、タイ
ムコード、プログラムナンバーなどの他に、サーチ時に
使用されるプログラムの先頭を示す信号であるスタート
IDなどである。サブコード１および２のそれぞれの両側
にPLLのランイン区間（２ブロック）およびポストアン
プル区間（１ブロック）が配される。また、データの記
録がなされないインターブロックギャップ（３ブロッ
ク）が設けられ、このインターブロックギャップに挟ま
れるように、ATF用のパイロット信号が５ブロックにわ
たって記録される。また、１セグメントの中央部の130
ブロックの長さの領域内で、２ブロックのPLLのランイ
ン区間を除く128ブロックの長さの領域に記録処理がな
されたPCMデータが配される。このPCMデータは磁気ヘッ
ドが1/2回転する時間のオーディオ信号と対応するデー
タである。FIG. 12 shows the data recorded on one track, that is, the data structure of one segment. One segment contains 196 blocks (7500μsec) of data. Margins (11 blocks) are provided at both ends of one segment corresponding to the ends of the track. Subcodes 1 and 2 (8 blocks) are arranged next to each of the margins. These two subcodes are the same data and are double recorded. The subcode is a signal that indicates the beginning of the program used during search, in addition to the time code, program number, etc.
ID etc. A run-in section (2 blocks) and a post ampoule section (1 block) of the PLL are arranged on both sides of each of the subcodes 1 and 2. Further, an inter block gap (3 blocks) in which data is not recorded is provided, and the pilot signal for ATF is recorded over 5 blocks so as to be sandwiched by the inter block gap. Also, 130 at the center of one segment
Within the block length area, the recorded PCM data is arranged in a 128 block length area excluding the 2-block PLL run-in section. This PCM data is the data corresponding to the audio signal during the time when the magnetic head makes 1/2 rotation.

第10図に戻って、変調回路16からの記録信号は、記録
アンプ17および記録／再生スイッチ８の端子Ｒ側を通じ
てヘッド切り換えスイッチ７に供給され、磁気ヘッド2A
および2Bに交互に供給され、上述したように磁気テープ
３に傾斜したトラックTAおよびTBが形成される。Returning to FIG. 10, the recording signal from the modulation circuit 16 is supplied to the head changeover switch 7 through the recording amplifier 17 and the terminal R side of the recording / reproducing switch 8, and the magnetic head 2A
And 2B are alternately supplied, and the inclined tracks TA and TB are formed on the magnetic tape 3 as described above.

磁気ヘッド2Aおよび2Bで再生された信号は、ヘッド切
り換えスイッチ７と記録／再生スイッチ８の端子Ｐとを
通じて再生アンプ18に供給される。再生アンプ18の出力
信号は電磁変換系を構成するイコライザ19、比較器20お
よびPLL回路21を介して復調回路22に供給される。この
復調回路22では、８−10変調の逆変換が行なわれる。ま
た、復調されたデータ列の中からPCMデータやサブコー
ドデータが取り出されて再生信号処理回路23に供給され
ると共に、ATF信号は後述するキャプスタンサーボ回路
に供給される。再生信号処理回路23では、誤り訂正やデ
インターリーブが行なわれる。そして、この再生信号処
理回路23からのディジタルオーディオ信号は、D/A変換
器24に供給されてアナログ信号とされたのち、ローパス
フィルタ25およびアンプ26を介して出力端子27に取り出
される。一方、再生信号処理回路23からのサブコードデ
ータはサブコードマイコン15に供給され、このサブコー
ドマイコン15で認識、区分されたのちシステムマイコン
14に供給される。これによりタイムコードやプログラム
ナンバーが表示されたり、各種のコントロールがなされ
る。The signals reproduced by the magnetic heads 2A and 2B are supplied to the reproducing amplifier 18 through the head changeover switch 7 and the terminal P of the recording / reproducing switch 8. The output signal of the reproduction amplifier 18 is supplied to the demodulation circuit 22 via the equalizer 19, the comparator 20 and the PLL circuit 21 which constitute the electromagnetic conversion system. In this demodulation circuit 22, inverse conversion of 8-10 modulation is performed. Further, PCM data and subcode data are extracted from the demodulated data string and supplied to the reproduction signal processing circuit 23, and the ATF signal is supplied to the capstan servo circuit described later. The reproduced signal processing circuit 23 performs error correction and deinterleaving. The digital audio signal from the reproduction signal processing circuit 23 is supplied to the D / A converter 24 and converted into an analog signal, and then taken out to the output terminal 27 via the low pass filter 25 and the amplifier 26. On the other hand, the subcode data from the reproduction signal processing circuit 23 is supplied to the subcode microcomputer 15, which is recognized and classified by the subcode microcomputer 15 and then the system microcomputer.
Supplied to 14. As a result, the time code and program number are displayed, and various controls are performed.

また、50はシステムマイコン14によって制御されるド
ラムサーボ回路であり、このドラムサーボ回路50によっ
て、ドラム１を回転させるドラムモータ51が制御され
る。また、52はリール駆動回路であり、このリール駆動
回路52より、供給リール4Sおよび巻取リール4Tを回転さ
せるリールモータ53および54に、それぞれ駆動信号が供
給される。このリール駆動回路52には、システムマイコ
ン14よりモード切り換え信号が供給されて、リールモー
タ53および54に供給される駆動信号のレベルは、このモ
ード切り換え信号に応じて変えられる。また、55はシス
テムマイコン14によって制御されるキャプスタンサーボ
回路であり、このキャプスタンサーボ回路55によってキ
ャプスタン５を回転させるキャプスタンモータ56が制御
される。Reference numeral 50 denotes a drum servo circuit controlled by the system microcomputer 14, and the drum servo circuit 50 controls a drum motor 51 for rotating the drum 1. Further, 52 is a reel drive circuit, and drive signals are supplied from the reel drive circuit 52 to reel motors 53 and 54 for rotating the supply reel 4S and the take-up reel 4T, respectively. A mode switching signal is supplied from the system microcomputer 14 to the reel driving circuit 52, and the levels of the driving signals supplied to the reel motors 53 and 54 are changed according to the mode switching signal. Reference numeral 55 denotes a capstan servo circuit controlled by the system microcomputer 14, and the capstan servo circuit 55 controls a capstan motor 56 for rotating the capstan 5.

「発明が解決しようとする課題」 この第10図例に示すようなＲ−DATは一般に２チャン
ネルであるが、複数のＲ−DATを同期再生することによ
り多チャンネル化が可能となり、例えば、別々に記録さ
れた複数のオーディオ信号の編集作業を、音質を劣化さ
せることなく容易に行なうことができる。"Problems to be Solved by the Invention" Although the R-DAT as shown in the example of FIG. 10 generally has two channels, multiple channels can be realized by synchronously reproducing a plurality of R-DAT. It is possible to easily perform the editing work of the plurality of audio signals recorded on the CD, without degrading the sound quality.

このように、複数のＲ−DATを同期再生する方法とし
て、記録時には複数のＲ−DATのそれぞれの記録信号に
基準信号を加算して記録し、再生時には複数のＲ−DAT
のそれぞれの再生信号に含まれる基準信号の位相差に基
づき、複数のＲ−DATの再生信号の同期ずれを合わせる
ことが考えられる。As described above, as a method of synchronously reproducing a plurality of R-DATs, a reference signal is added to each recording signal of the plurality of R-DATs during recording, and the plurality of R-DATs are recorded during reproduction.
It is conceivable that the synchronization deviations of the reproduction signals of the plurality of R-DATs are matched based on the phase difference of the reference signals included in the respective reproduction signals.

この場合、複数のＲ−DATのそれぞれの再生信号に含
まれる基準信号を取り出し、この基準信号より複数のＲ
−DATの再生信号の同期の進み遅れを検出し、複数のＲ
−DATの再生速度を制御して、再生信号の同期を合わせ
る必要がある。In this case, a reference signal included in each reproduction signal of a plurality of R-DATs is extracted, and a plurality of R signals are extracted from the reference signal.
-Detecting the advance / delay of synchronization of the DAT playback signal,
-It is necessary to control the DAT playback speed to synchronize the playback signals.

この発明は、以上の点を考慮し、複数のディジタル記
録再生機、例えば複数のＲ−DATの同期再生を良好に行
なうことができるようにすることを目的とするものであ
る。The present invention has been made in view of the above points, and an object thereof is to enable excellent synchronized reproduction of a plurality of digital recording / reproducing devices, for example, a plurality of R-DATs.

「課題を解決するための手段」 この発明によるディジタル記録再生装置は、複数のデ
ィジタル記録再生機と、基準信号発生器と、位相合わせ
回路とを備え、記録時には複数のディジタル記録再生機
のそれぞれの記録信号に基準信号発生器からの基準信号
を加算して記録し、再生時には複数のディジタル記録再
生機のそれぞれの再生信号を位相合わせ回路に供給し、
この位相合わせ回路によって複数のディジタル記録再生
機の再生信号の同期ずれを合わせるようにしたディジタ
ル記録再生装置であって、位相合わせ回路は、複数のデ
ィジタル記録再生機のそれぞれの再生信号より基準信号
を取り出す基準信号取り出し回路と、この基準信号取り
出し回路で取り出されたそれぞれの基準信号により、複
数のディジタル記録再生機の再生信号の同期ずれの進み
遅れを検出する位相検出回路と、この位相検出回路の検
出信号に基づいて複数のディジタル記録再生機の再生速
度を所定時間制御する再生速度制御回路と、所定時間の
終了時点で位相検出回路をリセット状態とするリセット
回路とを有するものである。"Means for Solving the Problem" A digital recording / reproducing apparatus according to the present invention includes a plurality of digital recording / reproducing machines, a reference signal generator, and a phase matching circuit. The reference signal from the reference signal generator is added to the recording signal for recording, and at the time of reproduction, each reproduction signal of a plurality of digital recording / reproducing machines is supplied to the phase matching circuit,
In this digital recording / reproducing apparatus, the phase adjustment circuit adjusts the synchronization deviation of the reproduction signals of a plurality of digital recording / reproduction machines, wherein the phase adjustment circuit produces a reference signal from each reproduction signal of the plurality of digital recording / reproduction machines. A reference signal extraction circuit for extracting, a phase detection circuit for detecting the advance / delay of the synchronization deviation of the reproduction signals of the plurality of digital recording / reproducing machines by the respective reference signals extracted by the reference signal extraction circuit, and the phase detection circuit of this phase detection circuit. It has a reproduction speed control circuit for controlling the reproduction speed of a plurality of digital recording / reproducing machines for a predetermined time based on the detection signal, and a reset circuit for resetting the phase detection circuit at the end of the predetermined time.

「作 用」 上述構成においては、位相合わせ回路で複数のディジ
タル記録再生機の再生信号に含まれる基準信号が取り出
され、この基準信号より複数のディジタル記録再生機の
再生信号の同期ずれの進み遅れが検出され、この検出信
号に基づいて複数のディジタル記録再生機の再生速度が
所定時間制御される。[Operation] In the above-mentioned configuration, the phase matching circuit extracts the reference signal contained in the reproduced signals of the plurality of digital recording / reproducing devices, and leads or lags the synchronization deviation of the reproduced signals of the plurality of digital recording / reproducing devices from this reference signal. Is detected, and the reproduction speed of the plurality of digital recording / reproducing machines is controlled for a predetermined time based on the detection signal.

そして、この所定時間の終了時点で再生信号の同期ず
れの進み遅れの検出状態がリセットされ、再び基準信号
より複数のディジタル記録再生機の再生信号の同期ずれ
の進み遅れが検出され、この検出信号に基づいて複数の
ディジタル記録再生機の再生速度が所定時間制御され
る。Then, at the end of this predetermined time, the detection state of the advance / delay of the synchronization deviation of the reproduction signal is reset, and the advance / delay of the synchronization deviation of the reproduction signals of the plurality of digital recording / reproducing machines is detected again from the reference signal. Based on the above, the reproduction speed of the plurality of digital recording / reproducing machines is controlled for a predetermined time.

したがって、複数のディジタル記録再生機の再生信号
の同期が合うようになる。Therefore, the reproduction signals of a plurality of digital recording / reproducing machines are synchronized.

「実 施 例」 以下、図面を参照しながらこの発明の一実施例につい
て説明する。本例は、ディジタル記録再生機がＲ−DAT
である例である。[Example] Hereinafter, an example of the present invention will be described with reference to the drawings. In this example, the digital recording / reproducing device is an R-DAT.
Is an example.

第１図は本例の全体の構成を示す図である。同図にお
いて、311および312は、それぞれＲ−DATであり、上述
第10図に示したような構成とされている。FIG. 1 is a diagram showing the overall configuration of this example. In the figure, 311 and 312 are R-DATs, respectively, and are configured as shown in FIG.

また、32は、例えば、24MHZの基本クロックCLKを発生
する基本クロック発生回路である。このクロックCLK
は、Ｒ−DAT311および312の信号処理用LSIのクロック入
力端子（図示せず）に供給され、これらＲ−DAT311およ
び312は、このクロックCLKを共通クロックとして記録再
生の動作をするようになされる。Reference numeral 32 is a basic clock generation circuit that generates a basic clock CLK of 24 MHz, for example. This clock CLK
Is supplied to a clock input terminal (not shown) of a signal processing LSI of R-DAT 311 and 312, and these R-DAT 311 and 312 are adapted to perform recording / reproducing operation using this clock CLK as a common clock. .

また、33はリセットコントローラである。このリセッ
トコントローラ33は、Ｒ−DAT311および312のクロック
タイミングを合わせるために、例えば電源オン時に、Ｒ
−DAT311および312のシステムマイコン、信号処理用LSI
等をリセットするものである。Further, 33 is a reset controller. The reset controller 33 adjusts the clock timings of the R-DATs 311 and 312, for example, when the power is turned on.
− DAT 311 and 312 system microcomputers, signal processing LSIs
Etc. is to be reset.

また、34はキーコントローラである。Ｒ−DAT311およ
び312のシステムマイコンには、各種の操作キーが接続
されるが、このキーコントローラ34は、少なくともボー
ズキー（図示せず）およびスタートID記録キー（図示せ
ず）を制御することができるものである。スタートIDは
プログラム（曲）の先頭を示す信号であり、スタートID
記録キーを押すことにより、サブコード領域に例えば９
秒間連続して記録される。そして、Ｒ−DAT311および31
2においては、サーチキー（図示せず）を押すことによ
り、このスタートIDがサーチされて、プログラムの先頭
が頭出しされる。なお、Ｒ−DAT311および312は、それ
ぞれサーチによって頭出しされたのちは、再生ポーズ状
態となるように設定される。Further, 34 is a key controller. Various operation keys are connected to the system microcomputers of R-DAT 311 and 312, and this key controller 34 can control at least a bose key (not shown) and a start ID recording key (not shown). It is a thing. The start ID is a signal that indicates the beginning of the program (song).
By pressing the record key, for example, 9 in the subcode area.
It is recorded continuously for seconds. And R-DAT 311 and 31
In 2, by pressing a search key (not shown), the start ID is searched and the beginning of the program is found. Note that the R-DATs 311 and 312 are set so as to be in the reproduction pause state after they are searched for by the search.

また、351および352は、それぞれＲ−DAT311および31
2に記録されるオーディオ信号SA1およびSA2の入力端子
であり、これらオーディオ信号SA1およびSA2は、それぞ
れ加算器361および362に供給される。これら加算器361
および362には、それぞれ正弦波信号発生器37より低周
波の正弦波信号Ssinが供給され、これら加算器361およ
び362からは正弦波信号Ssinの重畳されたオーディオ信
号SA1′およびSA2′が得られる。そして、これらオーデ
ィオ信号SA1′およびSA2′は、それぞれＲ−DAT311およ
び312のラインイン端子311aおよび312aに供給される。
ここで、加算器361および362は、例えば第２図に示すよ
うにオペアンプを使用して構成される。そして、オーデ
ィオ信号SA1（SA2）および正弦波信号Ssinが、それぞれ
第３図ＡおよびＢに示すようであるとき、オーディオ信
号SA1′（SA2′）は、同図Ｃに示すようになる。Further, 351 and 352 are R-DAT 311 and 31 respectively.
2 are input terminals of audio signals SA1 and SA2 recorded in 2, and these audio signals SA1 and SA2 are supplied to adders 361 and 362, respectively. These adders 361
A low frequency sine wave signal Ssin is supplied from the sine wave signal generator 37 to 362 and 362, respectively, and audio signals SA1 ′ and SA2 ′ on which the sine wave signal Ssin is superimposed are obtained from the adders 361 and 362. . The audio signals SA1 'and SA2' are supplied to the line-in terminals 311a and 312a of the R-DATs 311 and 312, respectively.
Here, the adders 361 and 362 are configured by using operational amplifiers as shown in FIG. 2, for example. When the audio signal SA1 (SA2) and the sine wave signal Ssin are as shown in FIGS. 3A and 3B, respectively, the audio signal SA1 ′ (SA2 ′) is as shown in FIG.

またここで、正弦波信号Ssinは、後述するように、再
生時にＲ−DAT311および312の再生信号の同期合わせを
行なうためのモニタ用として用いられる。The sine wave signal Ssin is used as a monitor for synchronizing the reproduction signals of the R-DATs 311 and 312 at the time of reproduction, as described later.

上述したように、Ｒ−DAT311および312の同一クロッ
クCLKが使用され、リセットコントローラ33によって同
時にリセットされるので、Ｒ−DAT311および312の再生
信号の最大同期ずれが90msec以上となることはまれであ
る。そして、この同期ずれでの進み、遅れを検出するた
めには、90msec以上のパルス幅のパルスが必要となる。
そこで、検出時間および可聴周波数帯域内に入らないよ
うにすることを考慮して、本例では後述する位相合わせ
回路で100msecのパルス幅のパルスを得ることができる
ように、正弦波信号Ssinとして、周期が200msecで5Hzの
ものが用いられる。As described above, since the same clock CLK of R-DAT 311 and 312 is used and reset simultaneously by the reset controller 33, it is rare that the maximum synchronization deviation of the reproduction signals of R-DAT 311 and 312 becomes 90 msec or more. . Then, a pulse having a pulse width of 90 msec or more is required to detect the advance or delay due to this synchronization shift.
Therefore, in order to obtain a pulse having a pulse width of 100 msec in the phase matching circuit described later in this example, in consideration of preventing the detection time and the audible frequency band from being included, as the sine wave signal Ssin, A cycle of 200 msec and 5 Hz is used.

基準信号としては、可聴周波数帯域外の周波数の正弦
波信号であって、その1/2周期が、複数のディジタル記
録再生機の最大同期ずれをカバーするような正弦波信号
が使用される。As the reference signal, a sine wave signal whose frequency is outside the audible frequency band and whose half period covers the maximum synchronization deviation of a plurality of digital recording / reproducing machines is used.

なお、Ｒ−DAT311および312におけるオーディオ信号S
A1′およびSA2′の記録は、Ｒ−DAT311および312の双方
を記録ポーズ状態とし、このポーズ状態を解除すること
で、同期して行なわれる。この場合、入力端子351およ
び352へのオーディオ信号SA1およびSA2の供給は、ポー
ズ状態が解除されたのち同期に必要な時間、例えば5sec
以上遅らせるようになされる。つまり、その間は正弦波
信号Ssinのみが記録されることになる。The audio signal S in the R-DAT 311 and 312 is
Recording of A1 'and SA2' is performed synchronously by setting both R-DATs 311 and 312 in the recording pause state and releasing this pause state. In this case, the audio signals SA1 and SA2 are supplied to the input terminals 351 and 352 for the time required for synchronization after the pause state is released, for example, 5 seconds.
It is made to delay more. That is, during that time, only the sine wave signal Ssin is recorded.

また、Ｒ−DAT311および312のそれぞれのラインアウ
ト端子311bおよび312bに得られるオーディオ信号SA1″
およびSA2″は、位相合わせ回路38に供給される。この
位相合わせ回路38においては、オーディオ信号SA1″お
よびSA2″より、それぞれ正弦波信号Ssin1およびSsin2
が取り出され、それらの位相が比較される。そして、こ
の位相合わせ回路38によってＲ−DAT311および312のキ
ャプスタンサーボ回路にコントロール信号Sc1およびSc2
が供給され、正弦波信号Ssin1およびSsin2の位相が一致
するように、したがってＲ−DAT311および312の再生信
号の同期が合うように制御される。Also, the audio signal SA1 ″ obtained at the line-out terminals 311b and 312b of the R-DATs 311 and 312, respectively.
And SA2 ″ are supplied to the phase matching circuit 38. In this phase matching circuit 38, the sinusoidal signals Ssin1 and Ssin2 are converted from the audio signals SA1 ″ and SA2 ″, respectively.
Are retrieved and their phases are compared. Then, the phase matching circuit 38 causes the capstan servo circuits of the R-DATs 311 and 312 to control signals Sc1 and Sc2.
Are controlled so that the sine wave signals Ssin1 and Ssin2 are in phase with each other, and thus the reproduction signals of the R-DATs 311 and 312 are synchronized with each other.

第４図は、この位相合わせ回路38の具体構成を示す図
である。同図において、411および412は、それぞれＲ−
DAT311および312のラインアウト端子311bおよび312bか
らのオーディオ信号SA1″およびSA2″が供給される端子
である。これら端子411および412に供給されるオーディ
オ信号SA1″およびSA2″は、それぞれローパスフィルタ
421および422に供給されて、例えば第５図ＡおよびＣに
示すように5Hzの正弦波信号Ssin1およびSsin2が取り出
される。FIG. 4 is a diagram showing a specific configuration of the phase matching circuit 38. In the figure, 411 and 412 are R-
This is a terminal to which the audio signals SA1 ″ and SA2 ″ from the line-out terminals 311b and 312b of the DATs 311 and 312 are supplied. Audio signals SA1 ″ and SA2 ″ supplied to these terminals 411 and 412 are low-pass filtered, respectively.
The signals are supplied to 421 and 422, and 5 Hz sine wave signals Ssin1 and Ssin2 are taken out, for example, as shown in FIGS.

この取り出された正弦波信号Ssin1およびSsin2は、そ
れぞれ波形整形回路431および432に供給され、第５図Ｂ
およびＤに示すように矩形波信号（ディジタル波形信
号）Ss1およびSs2となされたのち、誤差吸収回路44に供
給される。この誤差吸収回路44では、矩形波信号Ss1お
よびSs2の位相誤差φが許容度以内であるときには、誤
差と認めないようになされる。すなわち矩形波信号Ss1
およびSs2位相誤差φが許容度以内であるときには、矩
形波信号Ss1およびSs2にそれぞれ対応する第１および第
２の出力信号S1およびS2は低レベル“0"とされると共
に、許容度より大きくなるときには、第１および第２の
出力信号S1およびS2のうち、位相の進んでいる矩形波形
信号に対応する出力信号は高レベル“1"、位相の遅れて
いる矩形波信号に対応する出力信号は低レベル“0"とさ
れる。この許容度は、本例では１回転の1/2に設定され
ている。なぜならば、リセットコントロールおよびクロ
ックコトンロールにより、すでにドラム回転の同期はと
られており、この時点ではドラム１回転毎の位相ずれが
みられるのみであるからである。The extracted sine wave signals Ssin1 and Ssin2 are supplied to the waveform shaping circuits 431 and 432, respectively, and are shown in FIG.
And D, the rectangular wave signals (digital waveform signals) Ss1 and Ss2 are formed and then supplied to the error absorbing circuit 44. The error absorbing circuit 44 does not recognize an error when the phase error φ of the rectangular wave signals Ss1 and Ss2 is within the tolerance. That is, the rectangular wave signal Ss1
And Ss2 phase error φ is within the tolerance, the first and second output signals S1 and S2 respectively corresponding to the rectangular wave signals Ss1 and Ss2 are set to the low level “0” and become larger than the tolerance. Sometimes, of the first and second output signals S1 and S2, the output signal corresponding to the rectangular wave signal whose phase is advanced is high level “1”, and the output signal corresponding to the rectangular wave signal whose phase is delayed is Low level “0”. This tolerance is set to 1/2 of one rotation in this example. This is because the rotation of the drum has already been synchronized by the reset control and the clock control, and at this time, only a phase shift is seen for each rotation of the drum.

また、この誤差吸収回路44より出力される信号S1およ
びS2は、それぞれ優先回路45に供給され、これら信号S1
およびS2より、Ｒ−DAT311および312のどちらの再生信
号が進んでいるかが判定される。すなわち、信号S1およ
びS2の一方が高レベル“1"、他方が低レベル“0"である
時には、高レベル“1"の信号に対応するＲ−DATの再生
信号が進んでいると判定される。そして、この優先回路
45からは、Ｒ−DAT311および312にそれぞれ対応する第
１および第２の信号S1′およびS2′が出力され、例えば
位相の遅れているＲ−DATに対応する信号は高レベル
“1"、位相の進んでいるＲ−DATに対応する信号は低レ
ベル“0"とされる。なお、位相が一致しているときに
は、双方ともに低レベル“0"とされる。Further, the signals S1 and S2 output from the error absorbing circuit 44 are respectively supplied to the priority circuit 45, and the signals S1 and S2 are supplied to the priority circuit 45.
And S2, it is judged which of the R-DATs 311 and 312 the reproduced signal is advancing. That is, when one of the signals S1 and S2 is at the high level "1" and the other is at the low level "0", it is determined that the reproduction signal of the R-DAT corresponding to the high level "1" signal is advanced. . And this priority circuit
From 45, first and second signals S1 'and S2' corresponding to R-DAT 311 and 312, respectively, are output. For example, the signal corresponding to R-DAT whose phase is delayed is high level "1", phase The signal corresponding to the advancing R-DAT of is set to the low level "0". When the phases match, both are set to low level "0".

この優先回路45より出力される出力信号S1′およびS
2′は、それぞれキャプスタンコントロール回路46に供
給される。そして、出力信号S1′またはS2′のいずれか
が高レベル“1"となるときには、このキャプスタンコン
トロール回路46より、位相の遅れているＲ−DAT311また
は312のキャプスタンサーボ回路の1.5倍速用端子に、所
定パルス幅のコントロール信号Sc1またはSc2が供給され
る。この場合、コントロール信号Sc1またはSc2のパルス
幅期間は、Ｒ−DAT311または312のキャプスタンモータ
の速度が1.5倍となり、位相が進められる。ここで、コ
ントロール信号Sc1またはSc2のパルス幅は、例えば２ト
ラック分だけ位相が進むような幅とされる。The output signals S1 'and S1 output from the priority circuit 45
2'is supplied to the capstan control circuit 46, respectively. When either the output signal S1 'or S2' becomes the high level "1", the 1.5-speed terminal of the capstan servo circuit of the R-DAT 311 or 312 whose phase is delayed from this capstan control circuit 46. Is supplied with the control signal Sc1 or Sc2 having a predetermined pulse width. In this case, during the pulse width period of the control signal Sc1 or Sc2, the speed of the capstan motor of the R-DAT 311 or 312 becomes 1.5 times, and the phase is advanced. Here, the pulse width of the control signal Sc1 or Sc2 is set such that the phase advances by, for example, two tracks.

また、キャプスタンコントロール回路46よりリセット
回路47には、コントロール信号Sc1、Sc2の例えば立ち下
がりを示すタイミング信号が供給される。そして、この
リセット回路47によって、誤差吸収回路44および優先回
路45がコントロール信号Sc1、Sc2に立ち下がりのタイミ
ングで初期状態にリセットされる。すなわち、これら誤
差吸収回路44および優先回路45の、それぞれの出力信号
S1、S2、S1′S2′が全て低レベル“0"とされる。そし
て、Ｒ−DAT311および312の再生信号の同期が合うま
で、誤差吸収回路44および優先回路45は上述したように
セットされ、キャプスタンコントロール回路46よりコン
トロール信号Sc1またはSc2が繰り返し発生され、位相合
わせが行なわれる。Further, the capstan control circuit 46 supplies the reset circuit 47 with a timing signal indicating, for example, a fall of the control signals Sc1 and Sc2. Then, the reset circuit 47 resets the error absorbing circuit 44 and the priority circuit 45 to the initial state at the timing of falling of the control signals Sc1 and Sc2. That is, the output signals of the error absorbing circuit 44 and the priority circuit 45, respectively.
S1, S2, S1'S2 'are all set to low level "0". The error absorbing circuit 44 and the priority circuit 45 are set as described above until the reproduction signals of the R-DAT 311 and 312 are synchronized with each other, and the capstan control circuit 46 repeatedly generates the control signal Sc1 or Sc2 to perform the phase adjustment. Is performed.

本例はこのように構成され、記録時には、まず、Ｒ−
DAT311および312を、それぞれ記録ポーズ状態とする。
そして、キーコントローラ34によってＲ−DAT311および
312のそれぞれのポーズキーを制御してポーズ状態を解
除する。これにより、Ｒ−DAT311および312の同期記録
が開始される。この場合、入力端子351および352へのオ
ーディオ信号SA1およびSA2の供給を、ポーズ状態解除後
所定期間、例えば5sec以上遅らせるため、この期間は正
弦波信号Ssinのみが記録される。また、キーコントロー
ラ34によってＲ−DAT311および312のスタートID記録キ
ーを制御して記録先頭部分にスタートIDを記録する。第
６図は、このような記録開始時の各信号の記録タイミン
グを示したものである。This example is configured in this way, and when recording, first, R-
The DATs 311 and 312 are set to the recording pause state.
Then, the key controller 34 causes the R-DAT 311 and
Control each of the 312 pause keys to cancel the pause state. As a result, the synchronous recording of R-DAT 311 and 312 is started. In this case, since the supply of the audio signals SA1 and SA2 to the input terminals 351 and 352 is delayed by a predetermined period, for example, 5 seconds or more after the pause state is released, only the sine wave signal Ssin is recorded during this period. Further, the key controller 34 controls the start ID recording keys of the R-DATs 311 and 312 to record the start ID at the recording head portion. FIG. 6 shows the recording timing of each signal at the start of such recording.

また、再生時には、まず、Ｒ−DAT311および312のサ
ーチキーを押すことにより、それぞれスタートIDをサー
チすることによる頭出しを行なわせる。第７図はおよび
第８図は、このサーチ時の状態を示したものであり、18
0倍速、16倍速、３倍速、１倍速の４段階で頭出しが行
なわれ、Ｒ−DAT311および312の再生信号の同期ずれが
合わせられる。Ｒ−DAT311および312は頭出しされると
再生ポーズ状態となる。Further, at the time of reproduction, first, the search keys of the R-DATs 311 and 312 are pressed to search for the start IDs of the respective R-DATs 311 and 312 so as to perform cueing. FIG. 7 and FIG. 8 show the state at the time of this search.
Cueing is performed in four stages of 0x speed, 16x speed, 3x speed, and 1x speed, and the synchronization deviation of the reproduction signals of the R-DATs 311 and 312 is matched. When the R-DATs 311 and 312 are cued, the R-DATs 311 and 312 enter the playback pause state.

この状態で、キーコントローラ34によってＲ−DAT311
および312のポーズキーを制御してポーズ状態を解除す
る。これにより、Ｒ−DAT311および312の再生が開始さ
れる。この場合、Ｒ−DAT311および312より得られるオ
ーディオ信号SA1″およびSA2″は位相合わせ回路38に供
給され、それぞれに含まれる正弦波信号Ssin1およびSsi
n2が取り出されて位相比較がなされる。そして、その比
較誤差に基づいてＲ−DAT311および312の再生信号の同
期が合うまで、位相合わせ回路38のキャプスタンコント
ロール回路46よりコントロール信号Sc1またはSc2が繰り
返し発生され、再生信号の同期の遅れているＲ−DAT311
または312のキャプスタンモータの速度が速くされ、位
相が進められるので、Ｒ−DAT311および312の再生信号
の同期が合わせられ、同期再生が行なわれる。In this state, the key controller 34 operates the R-DAT311
And control the pause key of 312 and cancel the pause state. As a result, the reproduction of R-DAT 311 and 312 is started. In this case, the audio signals SA1 ″ and SA2 ″ obtained from the R-DATs 311 and 312 are supplied to the phase matching circuit 38, and the sine wave signals Ssin1 and Ssi included therein are included.
n2 is taken out and phase comparison is made. The control signal Sc1 or Sc2 is repeatedly generated by the capstan control circuit 46 of the phase adjusting circuit 38 until the reproduction signals of the R-DATs 311 and 312 are synchronized based on the comparison error, and the reproduction signals are delayed in synchronization. R-DAT311
Alternatively, the speed of the capstan motor 312 is increased and the phase is advanced, so that the reproduction signals of the R-DATs 311 and 312 are synchronized and synchronous reproduction is performed.

第９図は、このような再生開始時の各信号の再生タイ
ミングを示したものである。FIG. 9 shows the reproduction timing of each signal at the start of such reproduction.

このように本例によれば、再生時には、位相合わせ回
路38のローパスフィルタ421及び422でＲ−DAT311および
312の再生信号SA1″およびSA2″に含まれる正弦波信号S
sin1およびSsin2が取り出され、そしてこの正弦波信号S
sin1およびSsin2に基づいて、優先回路45ではＲ−DAT31
1および312の再生信号の同期ずれの進み遅れが判定さ
れ、この判定結果に基づきキャプスタンコントロール回
路46によって再生位相の遅れているＲ−DAT311または31
2キャプスタンモータの速度が所定時間の間、1.5倍とさ
れて位相が進められる。そして、所定時間の終了時点で
リセット回路47によって優先回路45がリセットされて、
以下同様の動作が繰り返し行なわれるので、Ｒ−DAT311
および312の再生位相を一致させることができ、Ｒ−DAT
311及び312の同期再生を良好に行なわせることができ
る。As described above, according to this example, at the time of reproduction, the R-DAT 311 and the low-pass filters 421 and 422 of the phase matching circuit 38 are used.
Sine wave signal S included in 312 playback signals SA1 "and SA2"
sin1 and Ssin2 are picked up and this sinusoidal signal S
Based on sin1 and Ssin2, the priority circuit 45 uses R-DAT31.
The lead / lag of the synchronization deviation of the reproduction signals of 1 and 312 is determined, and based on this determination result, the capstan control circuit 46 delays the reproduction phase of the R-DAT 311 or 31.
2 The speed of the capstan motor is multiplied by 1.5 for a predetermined time to advance the phase. Then, at the end of the predetermined time, the reset circuit 47 resets the priority circuit 45,
Since the same operation is repeated thereafter, R-DAT311
And the reproduction phase of 312 can be matched, and R-DAT
It is possible to favorably perform the synchronous reproduction of 311 and 312.

なお、上述実施例は、２個のＲ−DAT311および312を
用いて構成した例を示したが、３個以上用いても同様に
構成することができる。Although the above-mentioned embodiment shows an example in which two R-DATs 311 and 312 are used, the same configuration can be achieved by using three or more R-DATs.

その場合には、例えば最も位相の進んでいるＲ−DAT
を基準として他のＲ−DATの位相を進めることで位相を
合わせるようにすればよい。In that case, for example, R-DAT with the most advanced phase
The phase may be adjusted by advancing the phases of other R-DATs with reference to.

また、上述実施例はディジタル記録再生機として回転
ヘッド型のディジタルオーディオテープレコーダ、つま
りＲ−DATを用いて構成した例であるが、固定ヘッド型
のディジタルオーディオテープレコーダ、つまりＳ−DA
T等、その他のディジタル記録再生機への応用も可能で
ある。The above-described embodiment is an example in which a rotary head type digital audio tape recorder, that is, an R-DAT is used as a digital recording / reproducing device, but a fixed head type digital audio tape recorder, that is, S-DA.
It can be applied to other digital recording / reproducing machines such as T.

「発明の効果」 以上述べたように、この発明によれば、位相合わせ回
路で複数のディジタル記録再生機の再生信号に含まれる
基準信号が取り出され、この基準信号により複数のディ
ジタル記録再生機の再生信号の同期ずれの進み遅れが検
出され、この検出信号に基づいて複数のディジタル記録
再生機の再生速度が所定時間制御され、そしてこの所定
時間の終了時点で再生信号の同期ずれの進み遅れの検出
状態がリセットされて、以下同様の動作が繰り返し行な
われるので、複数のディジタル記録再生機の再生信号の
同期を合うようにすることができ、同期再生を良好に行
なわせることができる。[Advantages of the Invention] As described above, according to the present invention, the reference signals included in the reproduction signals of the plurality of digital recording / reproducing devices are extracted by the phase matching circuit, and the reference signals of the plurality of digital recording / reproducing devices are used. The advance / delay of the synchronization deviation of the reproduction signal is detected, the reproduction speed of the plurality of digital recording / reproducing machines is controlled for a predetermined time based on this detection signal, and at the end of this predetermined time, the advance / delay of the synchronization deviation of the reproduction signal is detected. Since the detection state is reset and the same operation is repeated thereafter, the reproduction signals of a plurality of digital recording / reproducing machines can be synchronized with each other, and good synchronous reproduction can be performed.

【図面の簡単な説明】[Brief description of drawings]

第１図はこの発明の一実施例を示す構成図、第２図は加
算器の一例の構成図、第３図は記録信号の説明図、第４
図は位相合わせ回路の具体構成図、第５図は位相合わせ
回路の説明図、第６図は各信号の記録タイミングを示す
図、第７図および第８図はサーチ状態を示す図、第９図
は各信号の再生タイミングを示す図、第10図はＲ−DAT
の一例の構成図、第11図は記録トラックパターンを示す
図、第12図は記録トラックフォーマットを示す図であ
る。 32……基本クロック発生回路 33……リセットコントローラ 34……キーコントローラ 37……正弦波信号発生器 38……位相合わせ回路 44……誤差吸収回路 45……優先回路 46……キャプスタンコントロール回路 47……リセット回路 311,312……Ｒ−DAT 351,352……入力端子 361,362……加算器 421,422……ローパスフィルタ 431,432……波形整形回路FIG. 1 is a block diagram showing an embodiment of the present invention, FIG. 2 is a block diagram showing an example of an adder, FIG. 3 is an explanatory diagram of a recording signal, and FIG.
FIG. 5 is a specific configuration diagram of the phase matching circuit, FIG. 5 is an explanatory diagram of the phase matching circuit, FIG. 6 is a diagram showing recording timing of each signal, FIGS. 7 and 8 are diagrams showing a search state, and FIG. The figure shows the playback timing of each signal. Figure 10 shows the R-DAT.
FIG. 11 is a diagram showing a recording track pattern, and FIG. 12 is a diagram showing a recording track format. 32 …… Basic clock generation circuit 33 …… Reset controller 34 …… Key controller 37 …… Sine wave signal generator 38 …… Phase matching circuit 44 …… Error absorption circuit 45 …… Priority circuit 46 …… Capstan control circuit 47 ...... Reset circuit 311,312 …… R-DAT 351,352 …… Input terminal 361,362 …… Adder 421,422 …… Low pass filter 431,432 …… Wave shaping circuit

Claims (1)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】複数のディジタル記録再生機と、基準信号
発生器と、位相合わせ回路とを備え、記録時には上記複
数のディジタル記録再生機のそれぞれの記録信号に上記
基準信号発生器からの基準信号を加算して記録し、再生
時には上記複数のディジタル記録再生機のそれぞれの再
生信号を上記位相合わせ回路に供給し、この位相合わせ
回路によって上記複数のディジタル記録再生機の再生信
号の同期ずれを合わせるようにしたディジタル記録再生
装置であって、 上記位相合わせ回路は、上記複数のディジタル記録再生
機のそれぞれの再生信号より上記基準信号を取り出す基
準信号取り出し回路と、この基準信号取り出し回路で取
り出されたそれぞれの基準信号により、上記複数のディ
ジタル記録再生機の再生信号の同期ずれの進み遅れを検
出する位相検出回路と、この位相検出回路の検出信号に
基づいて上記複数のディジタル記録再生機の再生速度を
所定時間制御する再生速度制御回路と、上記所定時間の
終了時点で上記位相検出回路をリセット状態とするリセ
ット回路とを有することを特徴とするディジタル記録再
生装置。1. A plurality of digital recording / reproducing devices, a reference signal generator, and a phase matching circuit are provided, and each recording signal of the plurality of digital recording / reproducing devices is provided with a reference signal from the reference signal generator during recording. Are added and recorded, and at the time of reproduction, the reproduction signals of the plurality of digital recording / reproducing machines are supplied to the phase adjusting circuit, and the phase deviation of the reproduction signals of the plurality of digital recording / reproducing machines is adjusted by the phase adjusting circuit. In the digital recording / reproducing apparatus configured as described above, the phase matching circuit extracts a reference signal from each reproduction signal of the plurality of digital recording / reproducing machines, and a reference signal extracting circuit. Detects the lead / lag of the synchronization deviation of the playback signals of the digital recording / playback devices by each reference signal. Phase detecting circuit, a reproducing speed control circuit for controlling the reproducing speed of the plurality of digital recording / reproducing machines for a predetermined time based on the detection signal of the phase detecting circuit, and resetting the phase detecting circuit at the end of the predetermined time. A digital recording / reproducing apparatus having a reset circuit for setting a state.