JP2508214B2 - Master slice type semiconductor integrated circuit device - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、マスタスライス方式半導体集積回路装置に
関し、特に、配線チャネル下に回路ブロック間で用いら
れるバッファ回路を配設したマスタスライス方式半導体
集積回路装置に関する。The present invention relates to a master slice semiconductor integrated circuit device, and more particularly to a master slice semiconductor integrated circuit device in which a buffer circuit used between circuit blocks is arranged under a wiring channel. Regarding circuit devices.

［従来の技術］ 従来のマスタスライス方式半導体集積回路装置の代表
的なチップ構成を第４図に示す。同図に示されるよう
に、従来のものにおいては、半導体チップ１の周辺部に
は、外部回路との電気的接続を行うためのパッド２、外
部回路と内部回路とのインターフェースをとるための入
出力回路セル３が配列され、その内側に内部回路領域４
が存在する。そして、内部回路領域４には、回路セル５
を列状に配列した回路セル行６と、複数の回路セルで構
成される回路ブロックのブロック間配線用としての配線
チャネル行７とが交互に配列された構成となっている。
このように、従来、配線チャネル下は、素子が配置され
ることはなく、全くのデッドスペースとして配線のため
だけに利用されるものであった。[Prior Art] A typical chip configuration of a conventional master slice semiconductor integrated circuit device is shown in FIG. As shown in the figure, in the conventional device, a pad 2 for electrically connecting with an external circuit and a pad for interfacing the external circuit with the internal circuit are provided in the peripheral portion of the semiconductor chip 1. The output circuit cells 3 are arranged, and the internal circuit area 4 is provided inside the output circuit cells 3.
Exists. Then, in the internal circuit area 4, the circuit cell 5
Are arranged in a row, and wiring channel rows 7 for wiring between blocks of a circuit block composed of a plurality of circuit cells are alternately arranged.
As described above, conventionally, no element is arranged under the wiring channel and it is used as a dead space only for wiring.

一方で、この方式を改良するものとして、配線チャネ
ル下にもメモリセル等を構成することのできるセルを配
置し、配線チャネル下のセルを一部回路ブロック構成用
に用いる方式や、あるいは、基本セルを内部回路領域全
面に形成し、一部のセル上を配線チャネルとして用いる
方式等も提案されている。On the other hand, as a method to improve this method, a cell that can configure a memory cell or the like is arranged under the wiring channel, and the cell under the wiring channel is used for a partial circuit block configuration, or A method has also been proposed in which cells are formed on the entire surface of an internal circuit region and a part of the cells is used as a wiring channel.

［発明が解決しようとする問題点］ 上述した従来のマスタスライス方式半導体集積回路装
置は、配線チャネル下にセルが存在しない場合、あるい
はそこのセルを回路ブロックを構成するために用いない
場合には、配線チャネル下がデッドスペースとなるの
で、面積の使用効率が低く、また、回路ブロックを構成
するのにセルが不足することがあった。一方、配線チャ
ネル下の素子を利用する場合には、その接続のために配
線チャネルを消費し、本来必要とされる回路ブロック間
の配線用チャネル本数に不足が生ずる。そのため、配線
チャネル下に配置されるセルは、メモリセル等の比較的
単純な回路ブロックのためのセル等に限定されていた。[Problems to be Solved by the Invention] In the conventional master slice semiconductor integrated circuit device described above, when a cell does not exist under a wiring channel or when the cell is not used to form a circuit block, Since the space under the wiring channel becomes a dead space, the use efficiency of the area is low, and the cells may be insufficient to form the circuit block. On the other hand, when the elements under the wiring channel are used, the wiring channel is consumed for the connection, and the number of wiring channels between the circuit blocks originally required becomes insufficient. Therefore, the cells arranged under the wiring channel are limited to cells for relatively simple circuit blocks such as memory cells.

また、マスタスライス方式においては、回路ブロック
間の配線の長さは多様であり、そして、各回路ブロック
に接続される負荷の大きさも一様ではない。従って、同
一の大きさのセルのみを配置したマスタスライスにおい
ては、回路ブロックによっては負荷を駆動するのに能力
が不足したり、あるいは遅延時間が増大したりした。Further, in the master slice method, the length of the wiring between the circuit blocks is various, and the size of the load connected to each circuit block is not uniform. Therefore, in the master slice in which only cells of the same size are arranged, the ability to drive the load is insufficient or the delay time is increased depending on the circuit block.

［問題点を解決するための手段］ 本発明のマスタスライス方式半導体集積回路装置は、
配線チャネル下に、バッファ回路を構成するための回路
セルを配設し、第１層配線によってバッファ回路として
の基本的配線を完了せしめ、そして、配線チャネルにお
ける回路ブロック間の配線途中において、必要に応じ
て、上層配線においてバッファ回路を接続するものであ
る。[Means for Solving Problems] A master slice type semiconductor integrated circuit device according to the present invention is
A circuit cell for forming a buffer circuit is arranged under the wiring channel, the basic wiring as the buffer circuit is completed by the first layer wiring, and it is necessary during wiring between the circuit blocks in the wiring channel. Accordingly, the buffer circuit is connected in the upper layer wiring.

［実施例］ 次に、図面を参照して、本発明の実施例について説明
する。[Embodiment] Next, an embodiment of the present invention will be described with reference to the drawings.

第１図は本発明の一実施例を示す図であって、第１図
（ａ）は、その平面図、第１図（ｂ）は、第１図（ａ）
の等価回路図、第１図（ｃ）および（ｄ）は、第１図
（ａ）の部分接続図である。第１図（ａ）に示されるよ
うに、回路セル部においては、ゲート電極21、23、P⁺拡
散層22およびN⁺拡散層24が形成され、こヽに、基本セル
として４個のPMOSFET（以下、MPと略す）と４個のNMOSF
ET（以下、MNと略す）とが形成されている。一方、配線
チャネル部においては、ゲート電極25、P⁺拡散層26およ
びN⁺拡散層27が形成され、こヽに、バッファ回路用の４
個のMPと４個のMNとが形成されている。同図において、
丸印は、ゲート電極、P⁺拡散層あるいはN⁺拡散層に対す
るコンタクト、点線は、第１層配線、実線は、第２層配
線、波線は、第３層配線を示しており、また、三角は、
第１層配線と第２層配線を接続するスルーホール（以
下、第１のスルーホールという）、二重丸は、第２層配
線と第３層配線を接続するスルーホール（以下、第２の
スルーホールという）を示している。第１図（ａ）に図
示された装置は、第１図（ｂ）に示したバッファ回路付
４入力NOR回路を構成している［但し、第１図（ｂ）に
おけるＡ点は第１図（ａ）では未接続である］。FIG. 1 is a diagram showing an embodiment of the present invention, FIG. 1 (a) is a plan view thereof, and FIG. 1 (b) is FIG. 1 (a).
1 (c) and 1 (d) are partial connection diagrams of FIG. 1 (a). As shown in FIG. 1 (a), gate electrodes 21, 23, P ⁺ diffusion layers 22 and N ⁺ diffusion layers 24 are formed in the circuit cell portion, and four PMOSFETs are formed as basic cells. (Hereinafter abbreviated as MP) and 4 NMOSF
ET (hereinafter abbreviated as MN) is formed. On the other hand, in the wiring channel portion, the gate electrode 25, the P ⁺ diffusion layer 26, and the N ⁺ diffusion layer 27 are formed.
MPs and 4 MNs are formed. In the figure,
Circles indicate contacts to the gate electrode, P ⁺ diffusion layer or N ⁺ diffusion layer, dotted lines indicate first layer wiring, solid lines indicate second layer wiring, wavy lines indicate third layer wiring, and triangles. Is
A through hole connecting the first layer wiring and the second layer wiring (hereinafter referred to as a first through hole), and a double circle is a through hole connecting the second layer wiring and the third layer wiring (hereinafter referred to as a second through hole). Through hole) is shown. The device shown in FIG. 1 (a) constitutes the 4-input NOR circuit with a buffer circuit shown in FIG. 1 (b) [However, point A in FIG. 1 (b) is shown in FIG. Not connected in (a)].

次に、第５図を参照して、バッファ回路の必要性につ
いて説明する。従来のマスタスライス方式の集積回路装
置にあっては、バッファ回路は存在せず、第１図（ｂ）
に示すＡ点を回路ブロックの出力点として、この点を配
線チャネルにおける配線に接続し、他の回路ブロックに
接続していた。ところが、Ａ点に接続される負荷が大き
い場合には、このまヽでは大きな遅延が生じてしまう。
負荷の大きさは、ファンアウトと配線容量によって決定
されるが、最近の集積回路装置においては配線長が長く
なる傾向にあるので、負荷もそれにつれて増大してい
る。第５図に負荷の大きさに対する遅延時間の関係を示
す。ライン１は、第１図（ｂ）でバッファがない場合、
ライン２は、バッファを付けた場合を示しており、to
は、バッファ自身の遅延を示している。負荷の小さい領
域ではバッファを付けない方が遅延は小さいが、C_Lを境
界としてバッファ回路を付けたほうが遅延時間が小さく
なる。そこで、全体の遅延時間を短縮するには、回路ブ
ロック毎に、接続される負荷の大きさに応じて、バッフ
ァ回路を接続すべきか否かを決定する必要が生じる。Next, the necessity of the buffer circuit will be described with reference to FIG. In the conventional master slice type integrated circuit device, the buffer circuit does not exist, and FIG.
The point A shown in (1) was used as the output point of the circuit block, and this point was connected to the wiring in the wiring channel and connected to another circuit block. However, when the load connected to the point A is large, a large delay occurs until this point.
The size of the load is determined by the fan-out and the wiring capacitance, but in recent integrated circuit devices, the wiring length tends to be long, so the load is also increasing accordingly. FIG. 5 shows the relationship between the delay time and the load magnitude. Line 1 shows the case where there is no buffer in Fig. 1 (b),
Line 2 shows the case with a buffer, to
Indicates the delay of the buffer itself. In the low load area, the delay is smaller without the buffer, but the delay time is shorter with the buffer circuit at the boundary of C _L. Therefore, in order to reduce the overall delay time, it is necessary to determine, for each circuit block, whether or not the buffer circuit should be connected according to the magnitude of the connected load.

回路ブロックとバッファ回路との接続、非接続は、第
１図（ａ）に示すＣ領域内の配線によって行うことがで
きる。即ち、バッファ回路を接続する場合には、第１図
（ｃ）に示すように、回路ブロックの出力を、第２スル
ーホール、第２層配線および第１スルーホール10を介し
てバッファ回路に接続し、バッファ回路の出力は、第１
スルーホール11を介して取り出し、配線チャネルにおけ
る出力接続点Ｂに接続する。一方、バッファ回路を必要
としない場合には、第１図（ｄ）に示すように、回路ブ
ロックの出力は、第３層配線12によって、直接、出力接
続点Ｂに接続する。The connection and disconnection between the circuit block and the buffer circuit can be made by wiring in the area C shown in FIG. That is, when connecting a buffer circuit, as shown in FIG. 1C, the output of the circuit block is connected to the buffer circuit through the second through hole, the second layer wiring and the first through hole 10. The output of the buffer circuit is
It is taken out through the through hole 11 and connected to the output connection point B in the wiring channel. On the other hand, when the buffer circuit is not required, the output of the circuit block is directly connected to the output connection point B by the third layer wiring 12, as shown in FIG. 1 (d).

ところで、第５図における境界点C_Lは、バッファ回路
用のMOSFETのゲート幅を変えることによって移動させる
できるので、実際の集積回路においては、マスタスライ
スのゲート規模に応じて、バッファ回路におけるFETの
寸法を決定すればよい。By the way, the boundary point C _{L in} FIG. 5 can be moved by changing the gate width of the MOSFET for the buffer circuit. Therefore, in an actual integrated circuit, according to the gate scale of the master slice, The size may be determined.

本実施例によれば、バッファ回路自体の配線は第１層
配線で完了しており、そして、バッファ回路と回路ブロ
ックとの接続は、配線チャネルの周辺部の１部領域を使
って行っているので、第２層および第３層配線は、配線
チャネル部において自由にブロック間配線として用いる
ことができる。また、バッファ回路の使用の有無は、第
１図（ａ）のＣ領域の配線処理のみで行うことができ、
回路ブロックの出力は、常にＢ点から得ることができる
ので、この構成は、電算機処理上好都合である。即ち、
通常は、バッファ回路を伴うブロック回路とそうでない
ブロック回路とは、ブロック回路名（ラベル）を変えて
処理するのであるが、本実施例によれば、その必要はな
くなる。また、このことによって、設計工程を単純化す
ることができる。According to the present embodiment, the wiring of the buffer circuit itself is completed by the first layer wiring, and the connection between the buffer circuit and the circuit block is performed using the partial area in the peripheral portion of the wiring channel. Therefore, the second layer wiring and the third layer wiring can be freely used as inter-block wiring in the wiring channel portion. Whether or not the buffer circuit is used can be determined only by the wiring process in the area C in FIG.
Since the output of the circuit block can always be obtained from point B, this configuration is convenient for computer processing. That is,
Normally, a block circuit with a buffer circuit and a block circuit with no buffer circuit are processed with different block circuit names (labels), but according to the present embodiment, this need is eliminated. In addition, this can simplify the design process.

次に、第２図を参照して本発明の他の実施例について
説明する。第２図（ａ）は、その平面図であり、第２図
（ｂ）は、第２図（ａ）の等価回路図である。この実施
例においては、回路ブロックは、その出力部にCMOSイン
バータを有しているが、このインバータには、バッファ
回路部のCMOSインバータが並列に接続されている。この
ようにして、出力段インバータの実効ゲート幅の増大を
図り、ブロック回路インバータの負荷駆動能力を増強し
ている。負荷がさらに大きい場合には、配線チャネル部
の他のトランジスタを並列に接続して、さらに駆動能力
を高めることも可能である。Next, another embodiment of the present invention will be described with reference to FIG. FIG. 2 (a) is a plan view thereof, and FIG. 2 (b) is an equivalent circuit diagram of FIG. 2 (a). In this embodiment, the circuit block has a CMOS inverter at its output, and the CMOS inverter of the buffer circuit is connected in parallel to this inverter. In this way, the effective gate width of the output stage inverter is increased and the load drive capability of the block circuit inverter is increased. When the load is larger, it is possible to connect other transistors in the wiring channel section in parallel to further enhance the driving capability.

第３図は、本発明のさらに他の実施例を示すものであ
り、この実施例では配線チャネル部のバッファとして、
バイポーラCMOS（BiCMOS）回路を用いている。BiCMOSバ
ッファは、CMOSバッファに比べて遅延時間の負荷依存性
が小さく、大規模集積回路の高速化にとって有利である
が、素子数が多く、一般的にはゲート密度は、CMOS程上
がらない。しかし、本発明を適用すれば、配線チャネル
のデッドスペースを有効に活用するので、CMOSのもつ高
集積度を維持したまヽ、BiCMOSバッファの高速性を利用
することができる。FIG. 3 shows still another embodiment of the present invention. In this embodiment, as a buffer of the wiring channel section,
It uses a bipolar CMOS (BiCMOS) circuit. BiCMOS buffers have a smaller load dependence of delay time than CMOS buffers and are advantageous for speeding up large-scale integrated circuits, but have a large number of elements and generally have a gate density not as high as that of CMOS. However, if the present invention is applied, the dead space of the wiring channel is effectively utilized, so that the high speed of the BiCMOS buffer can be utilized while maintaining the high integration of CMOS.

［発明の効果］ 以上説明したように本発明は、配線チャネル下に負荷
駆動用回路を配設し、主に第１層配線によって負荷駆動
用回路の接続を完結し、第１スルーホールより上の層で
構成される配線工程においてその使用可否が選択される
構成をとることによって、次の効果を奏することができ
る。[Effects of the Invention] As described above, according to the present invention, the load driving circuit is arranged under the wiring channel, and the connection of the load driving circuit is completed mainly by the first layer wiring, and the load driving circuit is arranged above the first through hole. The following effects can be obtained by adopting a configuration in which the availability of the layer is selected in the wiring process including the layer.

回路ブロック外のスペースを用いて、回路ブロック
の駆動能力を高め、動作遅延時間を短縮することができ
る。By using the space outside the circuit block, the driving capability of the circuit block can be enhanced and the operation delay time can be shortened.

配線チャネルの上層配線を自由に回路ブロック間の
配線として用いることができるので、配線チャネル下に
バッファ回路を設けても、配線チャネルの配線の自由度
を減ずることはない。Since the upper wiring of the wiring channel can be freely used as the wiring between the circuit blocks, even if the buffer circuit is provided under the wiring channel, the degree of freedom of wiring of the wiring channel is not reduced.

回路セル部内のセルを回路ブロックの駆動能力を高
めるために使う必要がなくなるから、回路セル部のセル
を有効に使用することができる。Since it is not necessary to use the cells in the circuit cell section to increase the driving ability of the circuit block, the cells in the circuit cell section can be effectively used.

回路ブロックの出力をバッファ回路の使用の有無に
拘らず常に一定の位置から得ることができるので、当該
回路ブロックを電算機処理上バッファ回路の有無に関係
なく同一ラベルにより処理することができ、設計工程を
単純化することができる。Since the output of the circuit block can always be obtained from a fixed position regardless of the use or non-use of the buffer circuit, the circuit block can be processed by the same label regardless of the presence or absence of the buffer circuit in computer processing. The process can be simplified.

【図面の簡単な説明】[Brief description of drawings]

第１図（ａ）は、本発明の一実施例を示す平面図、第１
図（ｂ）は、その等価回路図、第１図（ｃ）及び（ｄ）
は、第１図（ａ）の部分接続図、第２図（ａ）は、本発
明の他の実施例の平面図、第２図（ｂ）は、その等価回
路図、第３図は、本発明の更に他の実施例を示す回路
図、第４図は、従来例の平面図、第５図は、本発明の動
作説明図である。 21、23、25…ゲート電極、22、25…P⁺拡散層、24、27…
N⁺拡散層、MP…PMOSFET、MN…NMOSFET。FIG. 1 (a) is a plan view showing an embodiment of the present invention,
FIG. 1B is an equivalent circuit diagram thereof and FIGS. 1C and 1D.
Is a partial connection diagram of FIG. 1 (a), FIG. 2 (a) is a plan view of another embodiment of the present invention, FIG. 2 (b) is its equivalent circuit diagram, and FIG. FIG. 4 is a circuit diagram showing still another embodiment of the present invention, FIG. 4 is a plan view of a conventional example, and FIG. 5 is an operation explanatory diagram of the present invention. 21, 23, 25 ... Gate electrode, 22, 25 ... P ⁺ diffusion layer, 24, 27 ...
N ⁺ diffusion layer, MP ... PMOSFET, MN ... NMOSFET.

Claims (1)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】回路ブロックの構成要素である回路セルが
複数個配列された回路セル行と、回路ブロック間を接続
する配線が設けられる配線チャネル行とが交互に配設さ
れたマスタスライス方式半導体集積回路装置において、
前記配線チャネル下には、CMOSバッファ回路を構成する
回路セルが配置されており、該CMOSバッファ回路は、あ
る回路ブロックの出力部に、他の回路ブロックが前記配
線チャネルに存在する配線を介して接続され、かつ、前
記ある回路ブロックの出力部に接続される負荷が、ある
一定値以上であるときに、前記ある回路ブロックと前記
他の回路ブロックとの間に接続されるものであり、か
つ、CMOSバッファ回路に接続されなかったときの前記あ
る回路ブロックの出力点は、該ある回路ブロックに接続
されるCMOSバッファ回路の出力点（11）が接続されるべ
き接続点（Ｂ）に接続されることを特徴とするマスタス
ライス方式半導体集積回路装置。1. A master slice type semiconductor in which a circuit cell row in which a plurality of circuit cells, which are constituent elements of a circuit block, are arranged, and a wiring channel row in which a wiring connecting between the circuit blocks is provided are alternately arranged. In an integrated circuit device,
Under the wiring channel, a circuit cell forming a CMOS buffer circuit is arranged, and the CMOS buffer circuit is provided at an output portion of a circuit block, and another circuit block is provided through a wiring existing in the wiring channel. Is connected between the certain circuit block and the other circuit block when the load connected to the output part of the certain circuit block is a certain value or more, and The output point of the certain circuit block when not connected to the CMOS buffer circuit is connected to the connection point (B) to which the output point (11) of the CMOS buffer circuit connected to the certain circuit block should be connected. A master slice type semiconductor integrated circuit device characterized by the above.