JP2504522Y2 - アドレスパタ―ン発生器 - Google Patents
アドレスパタ―ン発生器Info
- Publication number
- JP2504522Y2 JP2504522Y2 JP1987192279U JP19227987U JP2504522Y2 JP 2504522 Y2 JP2504522 Y2 JP 2504522Y2 JP 1987192279 U JP1987192279 U JP 1987192279U JP 19227987 U JP19227987 U JP 19227987U JP 2504522 Y2 JP2504522 Y2 JP 2504522Y2
- Authority
- JP
- Japan
- Prior art keywords
- address
- data
- memory
- serial
- address data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Dram (AREA)
- Tests Of Electronic Circuits (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
【考案の詳細な説明】 「産業上の利用分野」 この考案はアドレスデータがシリアルに入力されるメ
モリを試験する装置においてそのアドレスデータを発生
するアドレスパターン発生器に関する。
モリを試験する装置においてそのアドレスデータを発生
するアドレスパターン発生器に関する。
「従来の技術」 通常のメモリのアドレスデータはパラレル入力である
が、外部端子数を少なくする点からアドレスデータをシ
リアル入力としたメモリが在る。この種のメモリは第２
図に示すようにアドレスデータは１ビット単位でシリア
ルにアドレスレジスタ11に入力される。アドレスレジス
タ11ではこの入力されたシリアルデータをアドレスビッ
ト幅分蓄積し、パラレルデータとしてアドレスデコーダ
12へ伝える。アドレスデコーダ12ではそのパラレルアド
レスデータをデコードしてメモリセル13をアクセスす
る。
が、外部端子数を少なくする点からアドレスデータをシ
リアル入力としたメモリが在る。この種のメモリは第２
図に示すようにアドレスデータは１ビット単位でシリア
ルにアドレスレジスタ11に入力される。アドレスレジス
タ11ではこの入力されたシリアルデータをアドレスビッ
ト幅分蓄積し、パラレルデータとしてアドレスデコーダ
12へ伝える。アドレスデコーダ12ではそのパラレルアド
レスデータをデコードしてメモリセル13をアクセスす
る。
処が従来のメモリ試験装置のアドレス発生回路はパラ
レルアドレスを発生する構造となっているが、例えばア
ドレス発生回路の掛算機能を利用して、アドレスデータ
に２を掛算することにより、そのアドレスデータを１ビ
ット左シフトすることを利用してアドレスデータをシリ
アルに出力していた。
レルアドレスを発生する構造となっているが、例えばア
ドレス発生回路の掛算機能を利用して、アドレスデータ
に２を掛算することにより、そのアドレスデータを１ビ
ット左シフトすることを利用してアドレスデータをシリ
アルに出力していた。
一方ほとんどの半導体メモリは他社同一品種との互換
性やチップサイズの小形化などのために、外部から見た
アドレス（論理アドレス）と実際のチップのアドレス
（物理アドレス）とが異なっている。メモリセル間の干
渉による影響を試験するため、メモリの試験は実際のチ
ップのアドレス（物理アドレス）で行う必要がある。こ
のためメモリ試験装置では第３図に示すようにアドレス
発生回路14から発生したパラレルアドレスデータ（論理
アドレスデータ）をアドレススクランブルメモリ15に入
力してパラレルの物理アドレスデータに変換し、その物
理アドレスデータを被試験メモリ16へ供給している。
性やチップサイズの小形化などのために、外部から見た
アドレス（論理アドレス）と実際のチップのアドレス
（物理アドレス）とが異なっている。メモリセル間の干
渉による影響を試験するため、メモリの試験は実際のチ
ップのアドレス（物理アドレス）で行う必要がある。こ
のためメモリ試験装置では第３図に示すようにアドレス
発生回路14から発生したパラレルアドレスデータ（論理
アドレスデータ）をアドレススクランブルメモリ15に入
力してパラレルの物理アドレスデータに変換し、その物
理アドレスデータを被試験メモリ16へ供給している。
アドレスがシリアルに入力され、かつ物理アドレスが
論理アドレスと異なるメモリを試験する場合に、アドレ
ス発生回路からアドレスデータをシリアルに発生し、そ
のシリアルアドレスデータをアドレススクランブルメモ
リに通すと、意味のないデータとなってしまう。このた
め従来においてはアドレスがシリアルに入力されるメモ
リについては物理アドレスが論理アドレスと一致する場
合にしか高精度の試験をすることができず、物理アドレ
スが論理アドレスと異なるアドレスシリアル入力メモリ
については、単にアドレス推定してデータを書込み、そ
のアドレスのセルのデータを読み出す試験しかできず、
データの書込みにもとづく隣接セルへの影響などが隣接
セル間干渉の試験を行う高精度の試験をすることができ
なかった。
論理アドレスと異なるメモリを試験する場合に、アドレ
ス発生回路からアドレスデータをシリアルに発生し、そ
のシリアルアドレスデータをアドレススクランブルメモ
リに通すと、意味のないデータとなってしまう。このた
め従来においてはアドレスがシリアルに入力されるメモ
リについては物理アドレスが論理アドレスと一致する場
合にしか高精度の試験をすることができず、物理アドレ
スが論理アドレスと異なるアドレスシリアル入力メモリ
については、単にアドレス推定してデータを書込み、そ
のアドレスのセルのデータを読み出す試験しかできず、
データの書込みにもとづく隣接セルへの影響などが隣接
セル間干渉の試験を行う高精度の試験をすることができ
なかった。
この考案はアドレスがシリアルに入力され、かつ物理
アドレスが論理アドレスと異なるメモリを試験すること
ができるアドレスパターン発生器を提供するものであ
る。
アドレスが論理アドレスと異なるメモリを試験すること
ができるアドレスパターン発生器を提供するものであ
る。
「問題点を解決するための手段」 この考案によればアドレス発生器よりのパラレルの論
理アドレスデータはアドレススクランブルメモリにより
物理アドレスデータに変換され、そのパラレルの物理ア
ドレスデータはシリアルアウト回路によりシリアルアド
レスデータに変換し、かつ上記アドレス発生器により、
上位ビット又は下位ビットの何れから出力するかが制御
される。
理アドレスデータはアドレススクランブルメモリにより
物理アドレスデータに変換され、そのパラレルの物理ア
ドレスデータはシリアルアウト回路によりシリアルアド
レスデータに変換し、かつ上記アドレス発生器により、
上位ビット又は下位ビットの何れから出力するかが制御
される。
「実施例」 第１図はこの考案の実施例を示す。アドレス発生回路
14から発生したパラレルの論理アドレスデータはアドレ
ススクランブルメモリ15によりパラレルの物理アドレス
データに変換される。そのパラレルの物理アドレスデー
タはシリアルアウト回路17によりシリアルアドレスデー
タに変換されて被試験メモリ16へ供給される。
14から発生したパラレルの論理アドレスデータはアドレ
ススクランブルメモリ15によりパラレルの物理アドレス
データに変換される。そのパラレルの物理アドレスデー
タはシリアルアウト回路17によりシリアルアドレスデー
タに変換されて被試験メモリ16へ供給される。
シリアルアウト回路17は例えばマルチプレクサとそれ
を制御するカウンタを含む制御回路とからなり、アドレ
ス発生回路14からの制御信号により制御されてシリアル
アウト動作を行う。このシリアルアウトは上位ビット、
下位ビットの何れからの出力も可能であり、その動作も
アドレス発生回路14からの制御信号により行われる。シ
リアルアウト回路17はパラレルデータをシリアルデータ
に変換するものであり、シフトレジスタを用いたパラレ
ル−シリアル変換回路でもよい。被試験メモリ16のアド
レスが２ビット、あるいは４ビットシリアル入力の場合
はこれに応じてシリアルアウト回路17は２ビットあるい
は４ビットシリアルアウトとされる。
を制御するカウンタを含む制御回路とからなり、アドレ
ス発生回路14からの制御信号により制御されてシリアル
アウト動作を行う。このシリアルアウトは上位ビット、
下位ビットの何れからの出力も可能であり、その動作も
アドレス発生回路14からの制御信号により行われる。シ
リアルアウト回路17はパラレルデータをシリアルデータ
に変換するものであり、シフトレジスタを用いたパラレ
ル−シリアル変換回路でもよい。被試験メモリ16のアド
レスが２ビット、あるいは４ビットシリアル入力の場合
はこれに応じてシリアルアウト回路17は２ビットあるい
は４ビットシリアルアウトとされる。
「考案の効果」 以上述べたようにこの考案によればパラレルの論理ア
ドレスデータを先ず物理アドレスデータに変換し、その
後、シリアルデータに変換するものであるから、シリア
ル入力であり、かつ論理アドレスと物理アドレスとが異
なる半導体メモリに対する試験アドレスパターンを発生
することができ、隣接セル間干渉試験も含めた高精度の
試験が可能となった。
ドレスデータを先ず物理アドレスデータに変換し、その
後、シリアルデータに変換するものであるから、シリア
ル入力であり、かつ論理アドレスと物理アドレスとが異
なる半導体メモリに対する試験アドレスパターンを発生
することができ、隣接セル間干渉試験も含めた高精度の
試験が可能となった。
第１図はこの考案によるアドレスパターン発生器の一例
を示すブロック図、第２図はシリアル入力アドレスのメ
モリを示すブロック図、第３図は従来のパラレルアドレ
スデータのアドレスパターン発生器を示すブロック図で
ある。
を示すブロック図、第２図はシリアル入力アドレスのメ
モリを示すブロック図、第３図は従来のパラレルアドレ
スデータのアドレスパターン発生器を示すブロック図で
ある。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭61−64000（ＪＰ，Ａ) インターフェース、９［12］（昭58− 12）ＣＱ出版 Ｐ．330−332
Claims (1)
- 【請求項１】アドレス発生器と、 そのアドレス発生器より発生した論理アドレスデータを
物理アドレスデータに変換するアドレススクランブルメ
モリと、 上記アドレススクランブルメモリからの物理アドレスデ
ータをシリアルアドレスデータに変換し、かつ上記アド
レス発生器により、上位ビット又は下位ビットの何れか
ら出力するかが制御されるシリアルアウト回路とを具備
するアドレスパターン発生器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1987192279U JP2504522Y2 (ja) | 1987-12-17 | 1987-12-17 | アドレスパタ―ン発生器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1987192279U JP2504522Y2 (ja) | 1987-12-17 | 1987-12-17 | アドレスパタ―ン発生器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0197500U JPH0197500U (ja) | 1989-06-28 |
| JP2504522Y2 true JP2504522Y2 (ja) | 1996-07-10 |
Family
ID=31483146
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1987192279U Expired - Lifetime JP2504522Y2 (ja) | 1987-12-17 | 1987-12-17 | アドレスパタ―ン発生器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2504522Y2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6164000A (ja) * | 1985-08-23 | 1986-04-02 | Nec Corp | 半導体メモリの試験装置 |
-
1987
- 1987-12-17 JP JP1987192279U patent/JP2504522Y2/ja not_active Expired - Lifetime
Non-Patent Citations (1)
| Title |
|---|
| インターフェース、９［１２］（昭５８−１２）ＣＱ出版Ｐ．３３０−３３２ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0197500U (ja) | 1989-06-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR870002582A (ko) | 테스트 패턴 발생회로를 갖는 반도체 기억장치 | |
| KR960012012A (ko) | 동기형 반도체 기억 장치 | |
| US5854801A (en) | Pattern generation apparatus and method for SDRAM | |
| JP2504522Y2 (ja) | アドレスパタ―ン発生器 | |
| US20030021169A1 (en) | Method for on-chip testing of memory cells of an integrated memory circuit | |
| WO1998014954A1 (fr) | Controleur de memoire | |
| JPS57141760A (en) | Semiconductor information processor | |
| JPH056687A (ja) | アナログ信号記憶装置 | |
| KR960029806A (ko) | 반도체 메모리 | |
| TW205113B (ja) | ||
| JPS626482A (ja) | 半導体記憶装置 | |
| JPS58166275A (ja) | 集積回路装置 | |
| JP3548596B2 (ja) | Ｓｄｒａｍ用テストパターン発生装置及び方法 | |
| JPS6031040B2 (ja) | メモリ用集積回路装置 | |
| JPH0810724B2 (ja) | ゲ−トアレイ及びメモリを有する半導体集積回路装置 | |
| JP2940060B2 (ja) | 半導体メモリ装置 | |
| JP2629785B2 (ja) | 半導体記憶回路装置の検査装置 | |
| JP2641867B2 (ja) | 半導体記憶装置 | |
| JP3426271B2 (ja) | アドレス発生回路 | |
| JPS6153665B2 (ja) | ||
| Sakuta et al. | Circuit techniques for multi-bit parallel testing of 64 Mb DRAMs and beyond | |
| JPH0877796A (ja) | 半導体記憶装置 | |
| JPS54123841A (en) | Semiconductor integrated memory element | |
| JPH01140489A (ja) | 半導体記憶装置 | |
| JPH07141900A (ja) | 半導体記憶装置 |