JP2504413B2

JP2504413B2 - 表示制御装置

Info

Publication number: JP2504413B2
Application number: JP61080167A
Authority: JP
Inventors: 一男宮崎; 康夫酒井
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1986-04-09
Filing date: 1986-04-09
Publication date: 1996-06-05
Anticipated expiration: 2011-06-05
Also published as: JPS62237490A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、表示画面上に文字やイメージやグラフ等を
表示する表示制御装置、さらに詳細には、ビツトマツプ
方式デイスプレイの画素情報を記憶する画面メモリの改
良に関するものである。

〔従来の技術〕

文字やイメージやグラフを表示するためには、画面の
画素単位に明暗を1,0で記憶するビツトマツプリフレツ
シユ方式による表示制御回路が構成される。

しかして、従来、画面メモリデータの部分変更を行う
場合、マイクロコンピユータ（CPU）は、既にメモリに書かれているデータを読み出してCPUに
取り込む書き込む文字パターンをシフト処理するメモリの元のデータの非書換え部をマスクして取り出
し、シフト後の文字パターンの書込みビツトを取り出し
て、両者の論理和を取る出来上がつたデータを同一アドレスのメモリへ書き込
むという処理ステツプを取つていた。

表示制御回路が応用されるワードプロセツサ等にあつ
ては、オペレータの入力に応答して画面表示を行うに際
し、データ更新の高速性が要求されるが、元来、CPU
は、ビツト処理が遅く、特に、シフトにあつて複数ビツ
トシフトの命令は、１ビツトシフトのコマンドステツプ
を複数回繰り返す方式が従来一般的であつた。

表示制御装置のビツト処理を高速化すべく、特開昭59
−90156号公報には、シフトレジスタとカウンタとを利
用して、外部回路でビツト単位の書換えをおこなう技術
が開示されている。

〔発明が解決しようとする問題点〕

しかしながら、特開昭59−90156号公報に示されてい
る表示制御装置によれば、CPUが書込み動作を終わつて
も、シフトレジスタが動作を終つて実際にメモリにデー
タが書き込まれるまでに時間を要するため、連続して書
込みを指示できず、１ビツトの書込みには好適なもの
の、大量データの書込み用としては改良の余地がある。

ところで、ワードプロセッサのようなシステムの設計
を行う場合、次記する方式1,2の中から基本的な回路方
式の選定を行わなければならない。

方式１は、例えば特開昭56−61087号公報、特開昭57
−41753号公報、特開昭60−24587号公報等に示されるよ
うに、プログラムメモリと画面メモリとを１つの制御回
路で制御するというものである。

そして、その長所は、プログラムメモリと画面メモリ
とを１つの制御回路で制御するため、回路構成の簡略化
を図り、コストを低く押さえられる点にある。

反面、画面メモリへのデータ書込み処理をCPUが全て
負担しなければならないため、処理速度が遅くなる短所
がある。

方式２は、例えば特開昭59−52286号公報に示される
ように、プログラムメモリと画面メモリとをそれぞれ別
々の制御回路で制御するというものである。

そして、その長所は、画面メモリ用の支援回路（アド
レス縦／横切換え回路、論理演算回路等）が付加できる
ので、表示の高速化が図れる点にある。

反面、プログラムメモリと画面メモリとを別々に制御
する回路が必要になるため、回路構成が複雑になり、コ
ストアップとなる短所がある。

ユーザにとって、コストを低く押さえられることは魅
力的であるが、それにも増して処理の高速化が重要な関
心事である。

本発明の目的は、ワードプロセッサやパーソナルコン
ピュータ等の小規模システムのOA機器において、汎用の
CPUを用いて画面メモリに記憶されているデータの更新
を行う場合に、基本的な回路方式として前記方式２、す
なわち表示の高速化が図れる方式２を選定し、表示の高
速化と同時に方式２の短所であったコストをも低減でき
る表示制御装置、つまりプログラムメモリを制御する制
御回路から独立して画面メモリを制御する画面メモリ制
御回路を有する表示制御装置において、画面メモリに記
憶されているデータの更新を高速処理でき、しかも画面
メモリの一部をデータ領域として利用してメモリの有効
活用化を図り、ひいてはコストの低減化を図り、さらに
は画面メモリの一部をデータ領域として利用する場合の
処理の高速化をも図ることのできる、改良された表示制
御装置を提供することにある。

〔問題点を解決するための手段〕

前記目的を達成するため、本発明に係る表示制御装置
は、画像データを画素で記憶する画面メモリと、同期信
号と画面メモリ読出し信号とを発生するグラフィックデ
ィスプレイコントローラと、プログラムメモリを制御す
る制御回路から独立して画面メモリを制御する画面メモ
リ制御回路と、画面メモリ境界設定回路とを備え、画面
メモリのバンク分けを、前記画面メモリ境界設定回路に
より行って、画面メモリを画面表示領域とデータ領域と
に分割すると共に、CPUから画面メモリへのデータの書
込みを、前記画面メモリ制御回路を介して行い、かつ前
記CPUから画面メモリへのデータ書込み時、画面表示領
域のアドレス構成を、ラスタスキャン方向である横アド
レス、もしくはラスタ順方向である縦アドレスに設定す
ると共に、データ領域のアドレス構成を、前記画面表示
領域のアドレス切換えと独立してあらかじめ設定された
方向に固定としたことを特徴とするものである。

〔作用〕

しかして、本発明は、既述のごとく、プログラムメモ
リを制御する制御回路から独立して画面メモリを制御す
る画面メモリ制御回路を有する表示制御装置において、
CPUから画面メモリへのデータの更新に際し、画面表示
領域のアドレス構成を、ラスタスキヤン方向である横方
向のみならず、ラスタ順方向である縦方向にも設定した
ことにより、そのビツト処理を、バレルシフト処理の可
能な外部回路、すなわち画面メモリ制御回路により、ハ
ード的に高速性をもつて行うことができ、したがつて従
来ビツトシフト処理が遅いと指摘されていたCPUによる
ビツト処理上の問題点を効果的に解決することができ
る。これをさらに詳述すると、画面メモリのアドレス構
成において、ビデオ信号は、映像ビツトの直列な連なり
としてラスタ単位で構成されている。すなわち、画面リ
フレツシユのためのグラフイツクディスプレイコントロ
ーラからの読出しは、LSBから順に直列変換され、画面
リフレツシユのためのグラフイツクデイスプレイコント
ローラからの読出しが例えば画面の始めから16ビツト単
位であるとすると、MSBの次には、16ビツトのLSBが連な
る。一方、CPUにとつては、例えば24×24ビツトの文字
パターンを扱うとき、ラスタスキヤン方向には３バイト
の深さ、ラスタ順方向に対しては24バイトの深さとな
り、CPUには、順アドレスの繰返し処理に対してストリ
ング命令が用意されている。すなわち、所定のレジスタ
に指定した源アドレスから、行先アドレスへ指定された
バイト数の転送が、最小の命令ステツプと、最短の処理
時間で行われる。しかして、前記処理方式において、最
大の効果を得るには、１回の転送バイト数を大きく取る
のが有効であり、この点に着目すれば、CPUより画面メ
モリのアドレスは、ラスタ順方向に並ぶべきである。他
方、全画面クリアのごとき連続したラスタを含む大きな
領域に対して同じ動作をなすときは、従来のようなラス
タスキヤン方向のアドレス並びは処理の切換えの頻度を
少なくすることができるので、両者のアドレス構成を切
り換えできることは好ましい。

また、本発明においては、画面メモリを画面表示領域
としてのみならず、その一部をデータ領域として利用す
ることにより、メモリの有効活用化を図り、ひいてはコ
ストの低減化を図ることができる。

画面メモリとして使用する、例えばDRAM等の半導体メ
モリは容量が増大傾向にあり、パソコンやワープロのよ
うなシステムでの画面メモリとして最適な容量のデバイ
スを選択することが難しくなってきている〔本発明の実
施例では、画面表示のためのデータ領域として1024ドッ
ト（128バイト）×560ラスタ（＝70kバイト）の使用を
想定しており、使用するメモリとしては256kDRAMを４個
（128バイト）必要とする。したがって、画面メモリの
未使用容量は58kバイト（128k−70k）となる〕。

そして、本発明によれば、画面メモリの一部をデータ
領域として利用する場合、データ領域のアドレス方向
は、画面表示領域のアドレス切換えと独立してあらかじ
め設定された方向に固定であるので、頻繁に行われる画
面表示領域の縦／横アドレス切換えに影響されることな
く、余分なアドレス処理が不要となり（データ領域のア
ドレス方向が頻繁に切り換わると、その都度アドレス処
理が必要で、処理が非常に複雑となり、処理時間が長く
なる）、この点でも処理の高速化が図れる。

〔実施例〕

以下、本発明を、ワードプロセツサに適用した場合を
例にとり、第１図〜第５図に従つて詳細に説明すると、
第２図はワードプロセツサの全体的なブロツクダイヤグ
ラムである。

第２図において、201は装置全体の制御を行うCPUであ
り、例えばインテル社の8086や8088などが好適である。
202は不揮発性メモリ（ROM）からなり、電源投入時に実
行するプログラムを有するブートROM、203はCPU201に割
込み信号を与え、プログラムを分岐させる割込みコント
ローラ、204はCPU201の指令に従つてキーボード205を制
御し、キーボード205からの入力信号をCPU201に送出す
るキー入力コントローラ、206はCPU201の指令によりプ
リンタ207を制御する信号や、印字信号をプリンタ207に
送出したり、プリンタ207の状態信号をプリンタ207より
受け、CPU201に送出するプリンタコントローラ、208はC
PU201の指令によりFDD209を制御するフロツピーデイス
クコントローラ（FDC）、210はプログラムや情報を格納
するための随時読出し書込み可能なメモリ（以下RAMと
呼ぶ）からなるメインメモリ、211はCRTモニタ212に映
像信号を送出するCRTコントローラ（CRTC）である。

次に、第２図に示すワードプロセツサの全体動作につ
いて説明する。

すなわち、第２図の構成において、電源が投入される
と、本装置は、ブートROM202のプログラムに従い、FDD2
09のフレキシブルデイスクに格納されているワードプロ
セツサとして動作させるためのプログラムをメインメモ
リ210に移行せしめ、しかる後、メインメモリ210に移行
したプログラムに従つてワードプロセツサとしての動作
を始める。文書入力処理を行う場合は、メインメモリ21
0内の入力処理プログラムに従つて行われる。すなわ
ち、入力処理プログラムによりCRTC211にコマンドやデ
ータを送ることで、CRTC211は画面パターンを作成し、
それを映像信号に変換して、CRTモニタ212に与え、CRT
モニタ212の管面に表示画面を形成する。データ入力に
伴う処理の指令は、キーボード205より入力されたデー
タや、機能指示に従つて行われる。以後、データ入力の
終了指示があるまでこの動作を繰り返す。データ入力終
了の場合は、終了指示がキーボード205より入力される
と、CPU201はこれを検知し、終了処理を実行して、次の
処理に備える。

第２図に符号211で示すCRTCの詳細を第１図に示す。

第１図において、101は画面メモリ108の内容を順次読
み出すアドレス信号を作り出し、またCRTモニタ212を制
御する同期信号を発生するグラフイツクデイスプレイコ
ントローラ（GDC）、103は画面メモリ108に対するCPU20
1からの書込み信号と同期してCPU201の描画処理を支援
する画面メモリ制御回路、102は画面メモリ周辺の回路
に対するタイミング信号を発生する制御信号発生回路で
ある。108は画面の画像ビツトの１ビツト対応にビツト
マツプとして存在する画面メモリであり、ダイナミツク
RAMにより構成される。

また、画面メモリ108は、バンク0,バンク１の２つの
領域に分けられており、各バンクの領域は任意に設定可
能であり、またそれぞれのアドレス構成を、独立に縦形
と横形とに切り換えられる構成となつている。109は画
面メモリ108より読み出したデータをパラレル−シリア
ル変換するシフトレジスタ、110はGDC101からの水平，
垂直同期信号とシフトレジスタ109からの映像信号との
同期を取る同期回路、212は前記映像信号と同期信号と
を受けて画面表示を行うCRTモニタである。104はデータ
選択用のマルチプレクサ、107はアドレス選択用のマル
チプレクサであつて、共に入力信号線の内から一組の信
号を選択して出力する。105は画面メモリ108の出力に対
するバツフアを示す。106はCPU201からの画面メモリ108
に対するアクセス時のアドレスの並びを替えるアドレス
切替回路であり、例えばROMにより縦横アドレス切換え
を行う。111は画面メモリ108のメモリ領域を、バンク０
とバンク１との２つの領域に設定する画面メモリ境界設
定回路であり、画面メモリ108に与えられるアドレスお
よびデータ切換えのための信号をマルチプレクサ107,10
4に与える。

第１図に符号111で示す画面メモリ境界設定回路の詳
細を第３図に示す。

第３図において、301は画面メモリ108を画面表示領域
およびデータ領域に分けて使用するとき、それぞれの領
域を分けるための切換えを行うアドレスを指定するため
のレジスタであり、データはCPU201より与えられる。30
2は横アドレスを指定するためのレジスタであり、例え
ば画面メモリ108の内、データ領域として使用する領域
については、アドレス変換器（たし算器）を付加するこ
となく連続とするためには、アドレス構成を横アドレス
とすればよい。このとき、横アドレス指定レジスタ302
が使用される。データはCPU201により与えられる。303
は画面メモリ108にCPU201から与えられるアドレスと、
切替アドレス指定レジスタ301で指定されたアドレスと
を比較するコンパレータであり、このコンパレータ303
でアドレスが一致したと判定されると、ORゲート304を
介してマルチプレクサ107に選択信号が与えられ、画面
メモリ108への縦形または横形のアドレスが選択され
る。また、コンパレータ303の出力は、データ選択用の
マルチプレクサ104の選択信号としても使われており、
このマルチプレクサ104は、画面メモリ制御回路103から
のデータもしくは画面メモリ制御回路103をスルーしたC
PU201からの直接のデータの内のいずれかを選択するも
ので、つまり画面メモリ108の内、画面表示領域に対し
ては、画面メモリ制御回路103を通したデータを選択
し、また画面メモリ108の内、データ領域として使用す
る領域に対しては、画面メモリ制御回路103をスルーし
たデータが選択される。

次に、第４図を参照して、第１図および第３図に符号
108で示す画面メモリの動作モードについて説明する
と、第４図は第１図に符号103で示す画面メモリ制御回
路の詳細を説明するブロツクダイヤグラムである。

画面メモリ108は、CPU201が書き込みを行う場合は、
リードモデイフアイライトにより動作する。すなわち、
CPU201からのデータは、データラツチ401に一旦たくわ
えられ、バレルシフタ402により処理されて、ライトコ
ントローラ403に入力され、画面メモリ108の指定された
アドレスの内容が読み出されて、ライトコントローラ40
3のもう一方の入力端子に与えられる。前記２つの入力
は、操作レジスタ405に記憶された指示により、ビツト
単位に論理演算され、画面メモリ108の指定アドレスに
書き込まれる。

ここで、前記した画面メモリ108のアドレス構成につ
いて説明すると、既述のごとく、ビデオ信号は、映像ビ
ツトの直列な連なりとしてラスタ単位で構成されてい
る。すなわち、画面リフレツシユのためのGDC101からの
読出しは、LSBから順に直列変換され、画面リフレツシ
ユのためのGDC101からの読出しが例えば画面の始めから
16ビツト単位であるとすると、MSBの次には、16ビツト
のLSBが連なり、なお、従来一般に採用されている画面
メモリのアドレス構成を第６図に示す。一方、CPU201に
とつては、例えば24×24ビツトの文字パターンを扱うと
き、ラスタスキヤン方向には３バイトの深さ、ラスタ順
方向に対して24バイトの深さとなり、CPU201には、順ア
ドレスの繰返し処理に対してストリング命令が用意され
ている。すなわち、所定のレジスタに指定した源アドレ
スから、行先アドレスへ指定されたバイト数の転送が、
最小の命令ステツプと、最短の処理時間で行われるもの
である。しかして、前記処理方式において、最大の効果
を得るには、１回の転送バイト数を大きく取るのが有効
であり、この点に着目すれば、CPU201より画面メモリ10
8のアドレスはラスタ順方向に並ぶべきである。一方、
全画面クリアのごとき連続したラスタを含む大きな領域
にたいして同じ動作をなすときは、従来のようなラスタ
スキヤン方向のアドレス並びは処理の切換えの頻度を少
なくすることができるので、第７図に示すように、両者
のアドレス構成を切り換えできることは好ましい。

そして、本発明によれば、画面メモリの一部をデータ
領域として利用する場合、データ領域のアドレス方向
は、画面表示領域のアドレス切換えと独立してあらかじ
め設定された方向に固定であるので、頻繁に行われる画
面表示領域の縦／横アドレス切換えに影響されることな
く、余分なアドレス処理が不要となり、この点でも処理
の高速化が図れる。これに対し、データ領域のアドレス
方向が頻繁に切り換わると、既述のごとく、その都度ア
ドレス処理が必要で、処理が非常に複雑となり、処理時
間が長くなる。

ここで、本実施例の全体的動作系を、以下に項を分け
て総括的に説明する。

（１）CPU201からの処理（画面作成）画面表示情報は、ビツト単位で画面メモリ108に“1"
（輝点）あるいは“0"（暗点）を書き込むことで表示さ
れる。なお、文字の表示は、キヤラクタジエネレータよ
り指定された文字のパターンを、表示すべき画面メモリ
108のバイトアドレスへストリング命令を用いて書き込
むことにより、画面に文字が表示される。ところで、半
角文字は、横幅が1.5バイトになるので、文章の中に半
角文字が１文字でも入ると、画面メモリ108の中では、
文字パターンのビツト位置が４ビツトずれて整合しない
事態が発生する。このとき画面メモリ制御回路103を有
さない構成では、キヤラクタジエネレータから画面メモ
リ108への文字パターンの転送処理において、１バイト
転送する事にビツト処理をしなければならない。つま
り、CPU201にとつては、斯かる場合、ストリング命令に
よるメモリ移動を利用できなかつたが、本発明にあつて
は、画面メモリ制御回路103を備えることで、CPU201に
替わりビツトシフト処理，マスク処理等を行うことがで
きるので、前記ストリング命令を利用して、高速な画面
メモリ108への書込みを実現することができる。

（２）CPU201からの処理（データ処理）画面メモリ108の一部をデータ領域として使用する場
合であり、バンク分けされた画面メモリ108の内、CRT表
示用として使用しない法のバンク（バンク１）を使用す
る。CPU201からの書込みデータは、マルチプレクサ104
を介して画面メモリ108のバンク１へ書込まれる。この
ときのアドレスは、ラスタスキヤン方向のアドレスがマ
ルチプレクサ107で選択されて、画面メモリ108へ与えら
れるものであり、本実施例によれば、画面メモリ108の
一部をデータ領域として利用する場合に、アドレス変換
器（たし算器）を付加しなくともそのアドレスを切れ切
れとすることなく、連続的に使用することができ、画面
メモリ108の有効活用化を図ることができる。

そして、本発明によれば、画面メモリの一部をデータ
領域として利用する場合、データ領域のアドレス方向
は、画面表示領域のアドレス切換えと独立してあらかじ
め設定された方向に固定であるので、頻繁に行われる画
面表示領域の縦／横アドレス切換えに影響されることな
く、余分なアドレス処理が不要となり（先に述べたよう
に、データ領域のアドレス方向が頻繁に切り換わると、
その都度アドレス処理が必要で、処理が非常に複雑とな
り、処理時間が長くなる）、この点でも処理の高速化が
図れる。

（３）リフレツシユ動作（画面表示） CRTモニタ212の同期タイミングに応じて、GDC101は、
画面メモリ108に対してリード信号を発生する。GDC101
は、画面位置の順番にアドレスを生成し、リード信号を
制御信号発生回路102を通して画面メモリ108に加える。
CRT読み出しに与えられた時間に画面メモリ108から読み
出されたデータは、シフトレジスタ109に加えられた
後、映像クロツクによつて並列から直列に変換され、ビ
デオ信号としてCRTモニタ212に与えられる。

〔発明の効果〕

本発明は以上のごときであり、図示実施例の説明から
も明らかなように、本発明によれば、ワードプロセツサ
やパーソナルコンピユータ等の小規模システムのOA機器
において、汎用のCPUを用いて画面メモリに記憶されて
いるデータの更新を行う場合に、基本的な回路方式とし
て前記方式２、すなわち表示の高速化が図れる方式２を
選定し、表示の高速化と同時に方式２の短所であったコ
ストをも低減できる表示制御装置、つまりプログラムメ
モリを制御する制御回路から独立して画面メモリを制御
する画面メモリ制御回路を有する表示制御装置におい
て、画面メモリに記憶されているデータの更新を高速処
理でき、しかも画面メモリの一部をデータ領域として利
用してメモリの有効活用化を図り、ひいてはコストの低
減化を図り、さらには画面メモリの一部をデータ領域と
して利用する場合の処理の高速化をも図ることのでき
る、改良された表示制御装置を提供することができる。

【図面の簡単な説明】

第１図〜第５図は本発明に係る表示制御装置の一実施例
を示し、第１図はCRTコントローラ（CRTC）211の詳細を
説明するブロツクダイヤグラム、第２図は第１図に示す
CRTC211を含むワードプロセツサの全体的なブロツクダ
イヤグラム、第３図は第１図に符号111で示す画面メモ
リ境界設定回路の詳細を説明するブロツクダイヤグラ
ム、第４図は第１図に符号103で示す画面メモリ制御回
路の詳細を説明するブロツクダイヤグラム、第５図は第
１図および第３図に符号108で示す画面メモリのアドレ
ス構成を説明する図、第６図は従来一般に採用されてい
る画面メモリのアドレス構成を説明する図、第７図は本
発明の前提をなす改良形画面メモリのアドレス構成を説
明する図である。 101…グラフイツクデイスプレイコントローラ、102……
制御信号発生回路、103……画面メモリ制御回路、108…
…画面メモリ、111……画面メモリ境界設定回路、201…
…CPU、211……CRTコントローラ（CRTC）、212……CRT
モニタ。

Claims

(57)【特許請求の範囲】

【請求項１】画像データを画素で記憶する画面メモリ
と、同期信号と画面メモリ読出し信号とを発生するグラ
フィックディスプレイコントローラと、プログラムメモ
リを制御する制御回路から独立して画面メモリを制御す
る画面メモリ制御回路と、画面メモリ境界設定回路とを
備え、画面メモリのバンク分けを、前記画面メモリ境界
設定回路により行って、画面メモリを画面表示領域とデ
ータ領域とに分割すると共に、CPUから画面メモリへの
データの書込みを、前記画面メモリ制御回路を介して行
い、かつ前記CPUから画面メモリへのデータ書込み時、
画面表示領域のアドレス構成を、ラスタスキャン方向で
ある横アドレス、もしくはラスタ順方向である縦アドレ
スに設定すると共に、データ領域のアドレス構成を、前
記画面表示領域のアドレス切換えと独立してあらかじめ
設定された方向に固定としたことを特徴とする表示制御
装置。