JP2503639B2 - Semiconductor device - Google Patents
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は超高周波および超高速で動作する新規な半導
体装置に関する。Description: TECHNICAL FIELD The present invention relates to a novel semiconductor device which operates at an ultrahigh frequency and an ultrahigh speed.
（発明が解決しようとする問題点） 従来超高周波および超高速で動作する半導体装置とし
て、例えばサイエンスフォーラム刊行（昭和61年）化合
物半導体デバイスハンドブックにあるようにGaAs等化合
物半導体を用いたショットキゲート電界効果トランジス
タ（MESFET）や、ｎ−AlGaAs/GaAsヘテロ接合を用いた
２次元電子ガスFETが用いられている。しかしながらこ
れらのFETでは、電流駆動能力の小さいことや比較的大
きなソース抵抗が、高周波特性やIC特性を制限する要素
になっている。例えばMESFETではチャネルの高キャリア
密度化がゲート耐圧の低下で制限されること、２次元電
子ガスFETでは最大の２次元電子密度が小さいことによ
り電流駆動能力が小さいのが現状である。また２次元電
子ガスFETではAlGaAsはｎ型ドープされるためいわゆるD
Xセンターなるトラップが多いために、冷却すると電子
密度が低下したり特性の不安定性がおきるため大きな問
題となっている。(Problems to be Solved by the Invention) Conventionally, as a semiconductor device which operates at an ultrahigh frequency and an ultrahigh speed, for example, a Schottky gate electric field using a compound semiconductor such as GaAs can be found in the Science Forum published (1986) Compound Semiconductor Device Handbook. An effect transistor (MESFET) and a two-dimensional electron gas FET using an n-AlGaAs / GaAs heterojunction are used. However, in these FETs, the small current drive capability and the relatively large source resistance are factors that limit high frequency characteristics and IC characteristics. For example, in the MESFET, the current carrier capacity is small because the increase in the carrier density of the channel is limited by the decrease in the gate breakdown voltage, and in the two-dimensional electron gas FET, the maximum two-dimensional electron density is small. Also, in a two-dimensional electron gas FET, AlGaAs is n-type doped, so-called D
Since there are many X-center traps, cooling causes a decrease in electron density and instability of characteristics, which is a serious problem.
本発明はかかる従来のFETの問題点を解決し、さらに
はより高性能を実現する新規な超高周波・超高速半導体
装置を提供するものである。The present invention solves the problems of the conventional FET and further provides a novel ultra-high frequency / ultra-high speed semiconductor device which realizes higher performance.
（問題点を解決するための手段） 本発明は、電子チャネルとなるアンドープの第１の半
導体層と、前記第１の半導体層の上に第１の半導体層よ
り電子親和力及び電子親和力とバンドギャップの和がと
もに小さいアンドープの第２の半導体層とを有し、前記
第１の半導体層上にソース電極とドレイン電極が形成さ
れ、前記第２の半導体層上に正孔の注入電極とゲート電
極とが形成され、前記第２の半導体層は前記第１の半導
体層のチャンネル電子に対してゲート障壁層となり、前
記第１の半導体層は前記第２の半導体層に注入された正
孔に対し障壁層となり、注入された正孔とそれにより誘
起されたチャネル電子とが前記第１の半導体層と前記第
２の半導体層の界面において分離されていることを特徴
とする。さらにこの半導体装置で、第１の半導体層の第
２の半導体層との界面の反対側でかつ第１の半導体層側
に、第１の半導体層中のチャネル電子の障壁層として第
１の半導体層より電子親和力が小さい第３の半導体層を
設けたことを特徴とする。(Means for Solving the Problems) The present invention relates to an undoped first semiconductor layer that serves as an electron channel, and an electron affinity, an electron affinity, and a bandgap on the first semiconductor layer that is higher than that of the first semiconductor layer. And a source electrode and a drain electrode are formed on the first semiconductor layer, and a hole injection electrode and a gate electrode are formed on the second semiconductor layer. Are formed, the second semiconductor layer serves as a gate barrier layer for channel electrons of the first semiconductor layer, and the first semiconductor layer responds to holes injected into the second semiconductor layer. The barrier layer is formed, and the injected holes and the channel electrons induced thereby are separated at the interface between the first semiconductor layer and the second semiconductor layer. Furthermore, in this semiconductor device, the first semiconductor layer is provided on the opposite side of the interface between the first semiconductor layer and the second semiconductor layer and on the first semiconductor layer side as a barrier layer for channel electrons in the first semiconductor layer. A third semiconductor layer having an electron affinity smaller than that of the layer is provided.
また本発明は、正孔チャネルとなるアンドープの第４
の半導体層と、前記第４の半導体層の上に第４の半導体
層より電子親和力及び電子親和力とバンドギャップの和
がともに大きいアンドープの第５の半導体層とを有し、
前記第４の半導体層上にソース電極とドレイン電極が形
成され、前記第５の半導体層上に電子の注入電極とゲー
ト電極とが形成され、前記第５の半導体層は前記第４の
半導体層のチャンネル正孔に対してゲート障壁層とな
り、前記第４の半導体層は前記第５の半導体層に注入さ
れた電子に対し障壁層となり、注入された電子とそれに
より誘起されたチャネル正孔とが前記第４の半導体層と
前記第５の半導体層の界面において分離されていること
を特徴とする。さらにこの半導体装置で、第４の半導体
層の第５の半導体層との界面の反対側でかつ第４の半導
体層側に、第４の半導体層中のチャネル正孔の障壁層と
して第４の半導体層より電子親和力とバンドギャップの
和の大きい第６の半導体層を設けたことを特徴とする。The present invention also provides an undoped fourth layer which serves as a hole channel.
And an undoped fifth semiconductor layer having a larger electron affinity and a larger sum of electron affinity and band gap than the fourth semiconductor layer on the fourth semiconductor layer,
A source electrode and a drain electrode are formed on the fourth semiconductor layer, an electron injection electrode and a gate electrode are formed on the fifth semiconductor layer, and the fifth semiconductor layer is the fourth semiconductor layer. Gate hole layer for the channel holes, and the fourth semiconductor layer serves as a barrier layer for the electrons injected into the fifth semiconductor layer, and the injected electrons and the channel holes induced thereby are formed. Are separated at the interface between the fourth semiconductor layer and the fifth semiconductor layer. Further, in this semiconductor device, a fourth semiconductor layer is provided on the opposite side of the interface with the fifth semiconductor layer and on the fourth semiconductor layer side as a fourth barrier layer for channel holes in the fourth semiconductor layer. A sixth semiconductor layer having a larger sum of electron affinity and band gap than the semiconductor layer is provided.
（作用） 請求項１に記載した第１の発明によれば、正孔注入電
極からアンドープの第２の半導体層中に正孔が注入され
るが、第１の半導体層が正孔のバリアとなるため第１と
第２の半導体層界面の第２の半導体層に正孔が蓄積され
る。これに応じて、電気的中性を保つため、電子が誘起
されるがこの電子はよりエネルギーの低い第１の半導体
側に蓄積され、チャネルが形成される。このチャネルの
電子密度は正孔の注入量によって制御できるが、正孔と
電子がヘテロ界面の両側に分離されて蓄積されるため極
めて効率的に電流駆動能力が大きくできる。かつこのチ
ャネルの電流は注入電極よりドレイン側に設けられた容
量の小さいゲート電極で制御できるので超高周波超高速
動作に優れている。請求項３に記載した発明によれば、
電子を注入することによりヘテロ界面の第５の半導体層
側に電子を蓄積することにより界面の反対側に正孔チャ
ネルを誘起することができる。さらに請求項２または４
に記載したように第３または第６の半導体層としてチャ
ネル層のキャリアのバリヤ層を第１と第２のまたは第４
と第５の半導体層の界面の反対側で第１のまたは第４の
半導体層側に設けると、キャリアの蓄積効果を高めるこ
とができる。(Operation) According to the first invention described in claim 1, holes are injected from the hole injection electrode into the undoped second semiconductor layer, but the first semiconductor layer serves as a hole barrier. Therefore, holes are accumulated in the second semiconductor layer at the interface between the first and second semiconductor layers. In response to this, electrons are induced to maintain electric neutrality, but the electrons are accumulated on the side of the first semiconductor having a lower energy to form a channel. The electron density of this channel can be controlled by the injection amount of holes, but since the holes and electrons are separated and accumulated on both sides of the hetero interface, the current driving capability can be increased very efficiently. Moreover, since the current of this channel can be controlled by the gate electrode having a small capacitance provided on the drain side of the injection electrode, it is excellent in ultrahigh frequency ultrahigh speed operation. According to the invention described in claim 3,
A hole channel can be induced on the opposite side of the interface by injecting the electrons and accumulating the electrons on the fifth semiconductor layer side of the hetero interface. Furthermore, claim 2 or 4
The carrier barrier layer of the channel layer is used as the third or sixth semiconductor layer as described in 1st and 2nd or 4th.
When it is provided on the side of the first or fourth semiconductor layer opposite to the interface between the semiconductor layer and the fifth semiconductor layer, the effect of accumulating carriers can be enhanced.
（実施例１） 以下実施例に基づいて本発明の半導体装置の動作につ
いて詳述する。第１図は本発明の１実施例を示す構造断
面図である。また第２図は注入電極下における正孔注入
された時のバンドダイヤグラムを示す。ここで11は高抵
抗基板、例えば半絶縁性InP基板、12はアンドープの第
１の半導体層、例えばInP（キャリア密度〜1014c
m-3）、13はアンドープの第２の半導体層例えばInPより
0.3eV程度電子親和力が小さく、また電子親和力とバン
ドギャップの和も小さいAl0.5In0.5As（キャリア密度＜
１×1015cm-3）14、15はそれぞれソースおよびドレイン
オーム性電極、16はP+半導体層例えばP+−Al0.5In0.5As
（キャリア密度＞２×1019cm-3）、17は金属電極例えば
Alで16および17で正孔注入電極を成す。18はゲート電
極、例えばAl電極である。この本発明の半導体装置の動
作は次の様である。第１図中に示した様に、ソース電極
を接地し、バイアス電圧として正孔注入電極17およびド
レイン電極15に正の電圧が印加される。まず正孔第２の
半導体層に注入されると、第２図に示すように第１の半
導体層との界面において価電子帯に第１の半導体による
バリアがあるため注入正孔はソース側にかけて界面の第
２の半導体層側に蓄積される。この時電荷中性を保つた
めに電子が誘起されるが、電導帯のエネルギーレベルは
第１の半導体の方が小さいため、誘起された電子は界面
の第１の半導体層側に蓄積され電子チャネルを成す。蓄
積された電子はドレインに印加された正電圧によって加
速されドレイン電流として流れるが、この電流は第２の
半導体を実質的な絶縁層とした絶縁ゲート型のゲート電
極18によって制御できる。本発明の特徴は以下の様であ
る。チャネルの電子密度は注入正孔量に応じて増加でき
るが、上述の様に正孔は第２の半導体側に蓄積され、基
板側に散逸することがないこと及び正孔と電子が空間的
に隔てられ、再結合が少ないことにより効率的に電子密
度を増大できること、またドレイン電流の変調はゲート
電極18で独立に制御できる点にある。高周波高速動作の
面では、正孔注入電極自体は充分順方向にバイアスされ
るため容量が大きいが、制御信号が入力されるゲート電
極は絶縁ゲート型で容量が小さく極めて有利である。な
お正孔注入電極からソースにかけて極めて多量のキャリ
アが蓄積されるためソース抵抗は極めて小さくなるが、
正孔注入電極を例えばコンデンサ19を用いて高周波的に
接地すればそれが実質的にソースとなり更に有利であ
る。なおゲート電極下の第２の半導体層の厚みは他の領
域と同じでなくてももちろん良く、エッチング等により
薄くすることも可能である。Example 1 The operation of the semiconductor device of the present invention will be described in detail below based on examples. FIG. 1 is a structural sectional view showing one embodiment of the present invention. FIG. 2 shows a band diagram when holes are injected under the injection electrode. Here, 11 is a high resistance substrate, for example, a semi-insulating InP substrate, 12 is an undoped first semiconductor layer, for example, InP (carrier density ˜10 14 c
m -3 ), 13 is from an undoped second semiconductor layer such as InP
Al 0.5 In 0.5 As (carrier density <0.3 eV with small electron affinity and small sum of electron affinity and band gap)
1 × 10 15 cm -3 ) 14, 15 are source and drain ohmic electrodes respectively, 16 is a P + semiconductor layer such as P + −Al 0.5 In 0.5 As
(Carrier density> 2 × 10 19 cm -3 ), 17 is a metal electrode, for example
A and 16 form a hole injection electrode with Al. 18 is a gate electrode, for example, an Al electrode. The operation of the semiconductor device of the present invention is as follows. As shown in FIG. 1, the source electrode is grounded and a positive voltage is applied as a bias voltage to the hole injection electrode 17 and the drain electrode 15. First, when holes are injected into the second semiconductor layer, as shown in FIG. 2, there is a barrier of the first semiconductor in the valence band at the interface with the first semiconductor layer. It is accumulated on the second semiconductor layer side of the interface. At this time, electrons are induced to maintain charge neutrality, but since the energy level of the conduction band is smaller in the first semiconductor, the induced electrons are accumulated on the side of the first semiconductor layer at the interface and the electron channel. To make. The accumulated electrons are accelerated by a positive voltage applied to the drain and flow as a drain current, which can be controlled by an insulated gate type gate electrode 18 in which the second semiconductor is a substantial insulating layer. The features of the present invention are as follows. The electron density of the channel can be increased according to the amount of injected holes, but as described above, holes are accumulated on the second semiconductor side and are not dissipated on the substrate side, and holes and electrons are spatially dispersed. They are separated from each other and the recombination is small, so that the electron density can be efficiently increased, and the modulation of the drain current can be independently controlled by the gate electrode 18. In terms of high-frequency and high-speed operation, the hole injection electrode itself is sufficiently biased in the forward direction to have a large capacitance, but the gate electrode to which a control signal is input is an insulated gate type and has a small capacitance, which is extremely advantageous. Note that the source resistance is extremely low because an extremely large amount of carriers are accumulated from the hole injection electrode to the source,
It is even more advantageous if the hole injecting electrode is grounded at high frequency, for example using a capacitor 19, which essentially becomes the source. Note that the thickness of the second semiconductor layer below the gate electrode does not have to be the same as the other regions, and can be thinned by etching or the like.
（実施例２） 電子を注入し、正孔をチャネルとするもので、例えば
基板も兼ねる第４の半導体層としてGaSb、第５の半導体
層としてGaSbより電子親和力およびバンドギャップの和
の両方共大きい、GaAnAs、電子の注入電極として、n+Ga
InAs層とTi等の金属電極が用いられる。この場合は注入
電子は電子のエネルギーレベルの低い第５の半導体層の
GaInAsに蓄積され、誘起された正孔は正孔のエネルギー
レベルの小さい第４の半導体層のGaSbに蓄積されＰチャ
ネルが形成される。Example 2 Injecting electrons and using holes as channels, for example, GaSb as the fourth semiconductor layer also serving as the substrate and GaSb as the fifth semiconductor layer have both higher electron affinity and bandgap. , GaAnAs, n + Ga as electron injection electrode
An InAs layer and a metal electrode such as Ti are used. In this case, the injected electrons are of the fifth semiconductor layer having a low electron energy level.
The holes accumulated and induced in GaInAs are accumulated in GaSb of the fourth semiconductor layer having a small hole energy level to form a P channel.
（実施例３） 正孔あるいは電子の注入電極として、第２あるいは第
５の半導体層上にSiO2等の薄い絶縁膜を介して金属電極
を形成したものを用いることができる。Example 3 As a hole or electron injection electrode, a metal electrode formed on a second or fifth semiconductor layer via a thin insulating film such as SiO 2 can be used.
（実施例４） 第３図に本実施例の構造断面図を示す。ここでは実施
例１（あるいは実施例2:以下実施例２の場合は（ ）内
で示す）において、第１の（第４の）半導体層の第２の
（第５の）半導体層との界面の反対側すなわち基板側に
チャネルのキャリアのバリアとなる第３の（第６の）半
導体層21を設けたものである。この半導体層は第１の
（第４の）半導体より、電子チャネルの場合は電子親和
力が小さいもの、（正孔チャネルの場合は電子親和力と
バンドギャップの和の大きいもの）を用いることがで
き、第１の（第４の）半導体層に誘起蓄積された電子
（あるいは正孔）のチャネルのコンファイメントを改善
し、キャリアの蓄積効果を飛躍的に高めることができ
る。第３の（第６の）半導体層として、例えば電子チャ
ネルで第１の半導体層がInPではアンドープAlGaAsを、
（正孔チャネルで第４の半導体層がGaSbではアンドープ
のAlInAsSb）等を用いることができる。(Embodiment 4) FIG. 3 shows a structural sectional view of this embodiment. Here, in Example 1 (or Example 2: In the case of Example 2 below, shown in parentheses), the interface between the first (fourth) semiconductor layer and the second (fifth) semiconductor layer A third (sixth) semiconductor layer 21 which serves as a barrier for channel carriers is provided on the opposite side, that is, the substrate side. For this semiconductor layer, it is possible to use one having a smaller electron affinity in the case of an electron channel than that of the first (fourth) semiconductor (one having a larger sum of the electron affinity and the band gap in the case of a hole channel). The channel confinement of electrons (or holes) induced and accumulated in the first (fourth) semiconductor layer can be improved, and the carrier accumulation effect can be dramatically enhanced. As the third (sixth) semiconductor layer, for example, in the electron channel, the first semiconductor layer is InP, undoped AlGaAs,
(Undoped AlInAsSb when the fourth semiconductor layer is a hole channel and GaSb is the fourth semiconductor layer) or the like can be used.
本発明が適用される半導体材料の組合せは以上の実施
例に限定されず、所望の電子親和力と、電子親和力とバ
ンドギャップの和の関係を満たしていればよい。The combination of semiconductor materials to which the present invention is applied is not limited to the above examples, and may satisfy a desired electron affinity and a relationship of the sum of the electron affinity and the band gap.
（発明の効果） 以上本発明によれば、大電流がとれ、かつ低容量ゲー
トで変調できる極めて高性能な超高周波、超高速半導体
装置を実現でき、無線通信装置等の高性能化、高機能化
に寄与する所極めて大である。As described above, according to the present invention, it is possible to realize an extremely high-performance ultra-high-frequency and ultra-high-speed semiconductor device that can obtain a large current and can be modulated by a low-capacitance gate, and improve the performance and functionality of wireless communication devices. It is extremely large that it contributes to realization.
第１図および第３図は本発明の実施例の構造断面図、第
２図は正孔注入電極下におけるバンドダイヤグラムを示
す図である。ここで11は高抵抗基板、12は第１の半導体
層、13は第２の半導体層、14はソース電極、15はドレイ
ン電極、16はP+半導体層、17は正孔注入用の金属電極、
18はゲート電極、19はコンデンサ、21は第３の半導体層
である。1 and 3 are structural cross-sectional views of an embodiment of the present invention, and FIG. 2 is a diagram showing a band diagram under a hole injection electrode. Here, 11 is a high resistance substrate, 12 is a first semiconductor layer, 13 is a second semiconductor layer, 14 is a source electrode, 15 is a drain electrode, 16 is a P + semiconductor layer, and 17 is a metal electrode for hole injection. ,
Reference numeral 18 is a gate electrode, 19 is a capacitor, and 21 is a third semiconductor layer.
Claims (4)
導体層と、前記第１の半導体層の上に第１の半導体層よ
り電子親和力及び電子親和力とバンドギャップの和がと
もに小さいアンドープの第２の半導体層とを有し、前記
第１の半導体層上にソース電極とドレイン電極が形成さ
れ、前記第２の半導体層上に正孔の注入電極とゲート電
極とが形成され、前記第２の半導体層は前記第１の半導
体層のチャンネル電子に対してゲート障壁層となり、前
記第１の半導体層は前記第２の半導体層に注入された正
孔に対し障壁層となり、注入された正孔とそれにより誘
起されたチャネル電子とが前記第１の半導体層と前記第
２の半導体層の界面において分離されていることを特徴
とする半導体装置。1. An undoped first semiconductor layer which serves as an electron channel, and an undoped second semiconductor layer on the first semiconductor layer, which has a smaller electron affinity than the first semiconductor layer and a sum of electron affinity and band gap. A source electrode and a drain electrode are formed on the first semiconductor layer, a hole injection electrode and a gate electrode are formed on the second semiconductor layer, and the second semiconductor layer is formed on the second semiconductor layer. The semiconductor layer serves as a gate barrier layer for channel electrons of the first semiconductor layer, the first semiconductor layer serves as a barrier layer for holes injected into the second semiconductor layer, and the injected holes are provided. And a channel electron induced thereby is separated at an interface between the first semiconductor layer and the second semiconductor layer.
の反対側でかつ第１の半導体層側に、第１の半導体層中
のチャネル電子の障壁層として第１の半導体層より電子
親和力が小さい第３の半導体層を設けたことを特徴とす
る特許請求の範囲第１項記載の半導体装置。2. A first semiconductor layer as a barrier layer for channel electrons in the first semiconductor layer, on the side opposite to the interface between the first semiconductor layer and the second semiconductor layer and on the side of the first semiconductor layer. The semiconductor device according to claim 1, further comprising a third semiconductor layer having a smaller electron affinity.
導体層と、前記第４の半導体層の上に第４の半導体層よ
り電子親和力及び電子親和力とバンドギャップの和がと
もに大きいアンドープの第５の半導体層とを有し、前記
第４の半導体層上にソース電極とドレイン電極が形成さ
れ、前記第５の半導体層上に電子の注入電極とゲート電
極とが形成され、前記第５の半導体層は前記第４の半導
体層のチャンネル正孔に対してゲート障壁層となり、前
記第４の半導体層は前記第５の半導体層に注入された電
子に対し障壁層となり、注入された電子とそれにより誘
起されたチャネル正孔とが前記第４の半導体層と前記第
５の半導体層の界面において分離されていることを特徴
とする半導体装置。3. An undoped fourth semiconductor layer serving as a hole channel, and an undoped fourth semiconductor layer on the fourth semiconductor layer having an electron affinity larger than that of the fourth semiconductor layer and a sum of the electron affinity and the bandgap being larger than those of the fourth semiconductor layer. 5 semiconductor layers, source and drain electrodes are formed on the fourth semiconductor layer, electron injection electrodes and gate electrodes are formed on the fifth semiconductor layer, and The semiconductor layer serves as a gate barrier layer for channel holes of the fourth semiconductor layer, the fourth semiconductor layer serves as a barrier layer for electrons injected into the fifth semiconductor layer, and A semiconductor device, wherein channel holes induced thereby are separated at an interface between the fourth semiconductor layer and the fifth semiconductor layer.
の反対側でかつ第４の半導体層側に、第４の半導体層中
のチャネル正孔の障壁層として第４の半導体層より電子
親和力とバンドギャップの和の大きい第６の半導体層を
設けたことを特徴とする特許請求の範囲第３項記載の半
導体装置。4. A fourth semiconductor as a barrier layer for channel holes in the fourth semiconductor layer on the side opposite to the interface of the fourth semiconductor layer with the fifth semiconductor layer and on the side of the fourth semiconductor layer. The semiconductor device according to claim 3, further comprising a sixth semiconductor layer having a larger sum of electron affinity and band gap than the layer.
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| JP1077193A JP2503639B2 (en) | 1989-03-28 | 1989-03-28 | Semiconductor device |
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- 1989-03-28 JP JP1077193A patent/JP2503639B2/en not_active Expired - Lifetime
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