JP2502985B2 - Digital-analog conversion circuit - Google Patents
Digital-analog conversion circuitInfo
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Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は、特に半導体装置によって構成され、抵抗
によるマトリクス回路（Ｒストリングス回路）によって
構成されるようにしたディジタル・アナログ（D/A）変
換回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Industrial field of application] The present invention particularly relates to a digital-analog (D / A) conversion configured by a semiconductor device and configured by a matrix circuit (R strings circuit) by resistors. Regarding the circuit.
［従来の技術］ 抵抗を直列的に接続した抵抗回路を用いた逐次比較型
のA/D変換回路にあっては、その比較値を出力するため
のD/A変換回路を、抵抗アレイをマトリクス状に配列
し、このマトリクスの各タップに対して列状にアナログ
スイッチを配設設定するように構成しているもので、こ
のアナログスイッチをＸデコーダによって選択してオン
制御し、各行に選択したタップの電圧を出力させるよう
にする。そして、Ｙデコーダでは１本の行線を選択し
て、この行線から必要なタップ電圧を出力させるように
しているものである。[Prior Art] In a successive approximation type A / D conversion circuit using a resistance circuit in which resistors are connected in series, a D / A conversion circuit for outputting the comparison value is arranged in a resistance array matrix. The matrix switches are arranged in a matrix, and the analog switches are arranged and set in columns for each tap of the matrix. The analog switches are selected by the X decoder to be turned on and selected for each row. Make the tap voltage output. The Y decoder selects one row line and outputs the required tap voltage from this row line.
このような抵抗をマトリクス状に配列して構成される
D/A変換回路は、構成が充分に簡単となるものであり、
半導体装置で効果的に構成できるものであるが、D/A変
換の分解能を１ビット増加させるためには、タップ数を
２倍としなければならない。そして、このため行線をお
よび列線の寄生容量が、分解能の増加と共に増加するよ
うになる。Such resistors are arranged in a matrix.
The D / A conversion circuit has a sufficiently simple structure,
Although it can be effectively configured by a semiconductor device, the number of taps must be doubled in order to increase the resolution of D / A conversion by 1 bit. For this reason, the parasitic capacitances of the row lines and the column lines increase as the resolution increases.
このような寄生容量の増加は、各タップ部分からの基
準電圧の読み出しのための時間の増加を招くものであ
り、これはD/A変換速度の低下、変換精度の劣化の原因
となるものである。Such an increase in parasitic capacitance causes an increase in the time required to read the reference voltage from each tap part, which causes a decrease in D / A conversion speed and deterioration in conversion accuracy. is there.
上記読み出し時間の短縮を図るためには、抵抗マトリ
クス回路を構成する各抵抗の値を低いものとすればよい
ものであるが、この抵抗の値にはプロセス上で限界があ
り、あまり低い値とすることができない。ここで、クロ
ム抵抗のように抵抗値の低い材料によって抵抗回路を構
成することも考えられるものであるが、このような材料
を用いて抵抗マトリクス回路を構成するようにすると、
より製造プロセスの複雑化を招くようになる。In order to shorten the read time, it is sufficient to lower the value of each resistor that constitutes the resistance matrix circuit, but the value of this resistor has a limit in the process and is too low. Can not do it. Here, it is conceivable that the resistance circuit is made of a material having a low resistance value such as a chrome resistance. However, if the resistance matrix circuit is made of such a material,
This makes the manufacturing process more complicated.
［発明が解決しようとする問題点］ この発明は上記のような点に鑑みなされたもので、抵
抗を用いて構成したマトリクス回路によって逐次比較型
のD/A変換回路を構成するようにしているものであり、
特に選択されるタップに寄生する容量を減少させ、基準
電圧の読み出し時間が短縮されるようにして、変換速度
さらに変換精度が向上されるようにするディジタル・ア
ナログ変換回路を提供しようとするものである。[Problems to be Solved by the Invention] The present invention has been made in view of the above points, and a successive approximation type D / A conversion circuit is configured by a matrix circuit configured by using resistors. Is something
In particular, the present invention intends to provide a digital-analog conversion circuit that reduces the capacitance parasitic on the selected tap, shortens the reference voltage read time, and improves the conversion speed and conversion accuracy. is there.
［問題点を解決するための手段］ すなわち、この発明に係るディジタル・アナログ変換
回路は、抵抗を用いたマトリクスを複数に分割するよう
にしているものであり、この各分割された抵抗マトリク
ス回路は少なくとも列方向に並べて配設されるようにす
る。そして、上記各抵抗マトリクス回路には、それぞれ
Ｘデコーダを設けるものであり、また抵抗マトリクス回
路群には行線の１つを選択させるアナログスイッチ回路
を設け、このスイッチ回路を列方向に並べた抵抗マトリ
クス回路の間に挿入する形で配置したＹデコーダで制御
して行線の１つを選択させ、上記Ｙデコーダで指定され
るアナログスイッチを介して導出される信号を出力信号
として取出されるようにしているものである。[Means for Solving the Problems] That is, the digital-analog conversion circuit according to the present invention is configured to divide a matrix using resistors into a plurality of resistance matrix circuits. At least it is arranged side by side in the column direction. An X decoder is provided in each of the resistance matrix circuits, and an analog switch circuit for selecting one of the row lines is provided in the resistance matrix circuit group, and the switch circuits are arranged in the column direction. A row decoder is controlled by a Y decoder arranged so as to be inserted between matrix circuits to select one of the row lines, and a signal derived through an analog switch designated by the Y decoder is taken out as an output signal. Is what you are doing.
［作用］ 上記のように構成されるディジタル・アナログ変換回
路にあっては、各抵抗マトリクス回路それぞれにおいて
Ｘデコーダが設定されるものであり、各抵抗マトリクス
回路毎に列線が選択制御されるようになる。また、列方
向に並べた抵抗マトリクス回路の間にＹデコーダを挿入
するように配置していることにより、各行線に接続され
るスイッチ素子数を減らすことができる。そのため、そ
の各行線の寄生容量は充分に減少された状態とされるも
のであり、ディジタル・アナログ変換精度が効果的に向
上され、その変換分解能が向上され、変換速度の向上に
も大きな効果が発揮されるものである。[Operation] In the digital-analog conversion circuit configured as described above, the X decoder is set in each resistance matrix circuit, and the column line is selectively controlled for each resistance matrix circuit. become. Further, by disposing the Y decoder so as to be inserted between the resistor matrix circuits arranged in the column direction, the number of switch elements connected to each row line can be reduced. Therefore, the parasitic capacitance of each row line is sufficiently reduced, the digital-analog conversion accuracy is effectively improved, the conversion resolution is improved, and the conversion speed is greatly improved. It is demonstrated.
［発明の実施例］ 以下、図面を参照してこの発明の一実施例を説明す
る。第１図はこの抵抗回路を用いたD/A変換回路の構成
を示している。このD/A変換回路は、４組のＲストリン
グスによる抵抗マトリクス回路111〜114によって構成さ
れているものであり、この抵抗マトリクス回路111〜114
は行および列の方向にそれぞれ並ぶように配列設定され
るものである。すなわち、ＲストリングスによるD/A回
路が４分割されたような状態となっている。[Embodiment of the Invention] An embodiment of the present invention will be described below with reference to the drawings. FIG. 1 shows the configuration of a D / A conversion circuit using this resistance circuit. The D / A conversion circuit is composed of four resistance matrix circuits 111 to 114 each including R strings.
Are arranged so that they are aligned in the row and column directions, respectively. That is, the D / A circuit by R strings is in a state of being divided into four.
上記４分割された状態の各抵抗マトリクス回路111〜1
14は、それぞれ複数の抵抗12を行方向に直列に接続した
複数の抵抗回路を有するものであり、この複数の抵抗回
路の各抵抗の接続部分で共通に交差するように複数の行
線13が設定されているものである。そして、この各行線
13と上記抵抗回路の抵抗相互の接続部分との交差部とな
るタップ部には、上記交差部それぞれが半導体スイッチ
素子14によって接続されるようになっているものであ
り、上記スイッチ素子14は列線15からの信号によってオ
ン・オフ制御されるようになっている。Each of the resistance matrix circuits 111 to 1 in the above four-divided state
14 has a plurality of resistance circuits in each of which a plurality of resistors 12 are connected in series in the row direction, and a plurality of row lines 13 are formed so as to commonly intersect at a connection portion of each resistance of the plurality of resistance circuits. It is set. And this each line
The tap portion, which is the intersection of 13 and the connection between the resistors of the resistance circuit, is such that each of the intersections is connected by a semiconductor switch element 14, and the switch element 14 is a column. It is controlled to be turned on / off by a signal from the line 15.
そして、上記４分割された各抵抗マトリクス回路111
〜114には、それぞれＸデコーダ161〜164が設定されて
いるものであり、この各Ｘデコーダ161〜164からそれぞ
れ発生される列線信号によって、抵抗マトリクス111〜1
14のそれぞれ列線が選択的に制御されるようになってい
る。Then, each of the four divided resistance matrix circuits 111
To 114, X decoders 161 to 164 are set, respectively, and the resistance matrixes 111 to 1 are generated by the column line signals generated from the X decoders 161 to 164, respectively.
Each of the 14 column lines is selectively controlled.
また、上記４組の抵抗マトリクス回路111〜114は、行
方向に並ぶグループでブロック化して構成されるもの
で、この各ブロックに対応する抵抗マトリクスの回路群
それぞれに対応してアナログスイッチ回路171、172が設
けられている。このアナログスイッチ回路171、172は、
１本の行線それぞれに対応して独立的に制御されるスイ
ッチ素子を有するように構成されているもので、この各
スイッチ素子の入力側はそれぞれ対応する行線に接続さ
れ、上記各スイッチ素子のそれぞれ出力側は、各スイッ
チ回路171および172それぞれで一括され、出力ライン18
1および182に導かれて、出力回路18に導かれるようにな
っている。The four resistance matrix circuits 111 to 114 are formed by grouping them in groups arranged in the row direction. The analog switch circuit 171 corresponds to each circuit group of the resistance matrix corresponding to each block. 172 is provided. These analog switch circuits 171, 172 are
It is configured to have a switch element that is independently controlled corresponding to each one of the row lines, and the input side of each switch element is connected to the corresponding row line. The output side of each of the switch circuits 171 and 172 is grouped together, and the output line 18
It is adapted to be guided to the output circuit 18 by being guided to 1 and 182.
上記アナログスイッチ回路171および172は、それぞれ
Ｙデコーダ19によって制御されるようになっているもの
であり、このＹデコーダ19からの指令によってアナログ
スイッチ回路171、172の１つが選択されオン制御される
ようになっている。Each of the analog switch circuits 171 and 172 is controlled by the Y decoder 19, and one of the analog switch circuits 171 and 172 is selected by a command from the Y decoder 19 to be ON-controlled. It has become.
20は左右に分割された抵抗マトリクス回路群を接続す
る配線である。Reference numeral 20 is a wiring that connects the resistor matrix circuit groups divided into the left and right.
すなわち、上記のように構成されるD/A変換回路にあ
っては、入力ディジタルデータに基づいてＸデコーダ16
1〜164およびＹデコーダ19が制御されるものであり、入
力ディジタルデータに対応したタップが選択され、この
選択されたタップを介して上記入力ディジタルデータに
対応するアナログ状の電圧信号が出力されるようになる
ものである。That is, in the D / A conversion circuit configured as described above, the X decoder 16 is used based on the input digital data.
1 to 164 and the Y decoder 19 are controlled, a tap corresponding to the input digital data is selected, and an analog voltage signal corresponding to the input digital data is output via the selected tap. It will be like this.
第２図は、第１図に示したD/A変換回路を逐次比較型A
/D変換回路に適用した際の動作時にＲストリングスによ
る抵抗マトリクスからの出力電圧Vrの変化の状態を示し
たものである。FIG. 2 shows the D / A conversion circuit shown in FIG.
FIG. 9 shows a state of a change in the output voltage Vr from the resistance matrix due to R strings during operation when applied to the / D conversion circuit.
Ｘデコーダによって選択されたタップの電位は、その
タップ部のスイッチ素子14を介して行線13に出力される
ものであるが、その１本の行線13には通常列線の数に等
しい数のスイッチ素子14が接続されている。この各々の
スイッチ素子には、それぞれジャンクション容量が存在
するものであり、このジャンクション容量が負荷となっ
て、スイッチ素子が制御されても、そのタップ電位は直
ぐには所定の電位まで上昇されない。上記第２図におい
て逐次比較の出力電圧Vrの波形がこの状態を示している
ものでMSBの比較時に要する時間が最も大きくなってい
る。The potential of the tap selected by the X-decoder is output to the row line 13 via the switch element 14 of the tap portion, and one row line 13 has a number equal to the number of normal column lines. Switch element 14 of is connected. Each switch element has a junction capacitance, and even if the junction capacitance serves as a load and the switch element is controlled, the tap potential is not immediately raised to a predetermined potential. In FIG. 2, the waveform of the output voltage Vr of the successive approximation shows this state, and the time required for comparing the MSBs is the longest.
この出力電圧Vrが所定の電位まで上昇するに必要な時
間は、D/A変換速度に影響するものであり、この変換速
度を低下させる大きな要因となっている。The time required for the output voltage Vr to rise to a predetermined potential affects the D / A conversion speed, and is a major factor in reducing the conversion speed.
上記実施例に示したD/A変換回路にあっては、複数例
えば４組に分割された抵抗マトリクス回路111〜114によ
って構成されているものであり、したがって１本の行線
に接続されるスイッチ素子の数が充分に減少されるよう
になっている。具体的には、上記のように４分割するこ
となくD/A変換回路を構成した場合に比較して、各行線
に接続されるスイッチ素子の数が半分となるものであ
り、したがって各行線において存在する負荷容量が充分
に減少されるようになって、D/A変換速度が効果的に向
上されるものである。The D / A conversion circuit shown in the above embodiment is composed of a plurality of resistance matrix circuits 111 to 114 divided into, for example, four sets, and therefore switches connected to one row line. The number of elements is sufficiently reduced. Specifically, the number of switch elements connected to each row line is halved as compared with the case where the D / A conversion circuit is configured without being divided into four as described above, and therefore, in each row line. The existing load capacity is sufficiently reduced, and the D / A conversion speed is effectively improved.
上記実施例では抵抗マトリクスを４分割した状態で示
したが、これは２分割して１本の行線に接続されるスイ
ッチ素子の数を減少させるようにしても同等の効果が発
揮されるものであり、もちろんさらに大きな数に分割す
るようにしてもよいものである。Although the resistance matrix is divided into four in the above embodiment, the same effect can be obtained even if the resistance matrix is divided into two to reduce the number of switch elements connected to one row line. Of course, it may be divided into a larger number.
［発明の効果］ 以上のようにこの発明に係るディジタル・アナログ変
換回路にあっては、各行線に存在する負荷容量が充分に
減少されるようになるものであり、したがって基準電圧
の読み出し時間が短縮されて、変換速度が確実に向上さ
れるようになると共に、その変換精度も効果的に向上さ
れるようになるものである。[Advantages of the Invention] As described above, in the digital-analog conversion circuit according to the present invention, the load capacitance existing in each row line can be sufficiently reduced, and therefore, the read time of the reference voltage is reduced. The conversion speed is shortened, the conversion speed is surely improved, and the conversion accuracy is effectively improved.
第１図はこの発明の一実施例に係るアナログ・ディジタ
ル変換回路を説明する構成図、第２図は抵抗マトリクス
によるD/A変換回路の出力電圧の状態を説明する図であ
る。 111〜114……抵抗マトリクス回路、12……抵抗、13……
行線、14……スイッチ素子、15……列線、161〜164……
Ｘデコーダ、171、172……アナログスイッチ回路、19…
…Ｙデコーダ。FIG. 1 is a configuration diagram for explaining an analog / digital conversion circuit according to an embodiment of the present invention, and FIG. 2 is a diagram for explaining a state of an output voltage of a D / A conversion circuit by a resistance matrix. 111-114 …… Resistance matrix circuit, 12 …… Resistance, 13 ……
Row line, 14 …… Switch element, 15 …… Column line, 161-164 ……
X decoder, 171, 172 ... Analog switch circuit, 19 ...
... Y decoder.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 藤井 裕志 刈谷市昭和町１丁目１番地 日本電装株 式会社内 (72)発明者 藤橋 好典 刈谷市昭和町１丁目１番地 日本電装株 式会社内 (56)参考文献 特開 昭60−72325（ＪＰ，Ａ) 特開 昭58−198922（ＪＰ，Ａ) 特開 昭60−96925（ＪＰ，Ａ) ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Hiroshi Fujii, 1-1, Showamachi, Kariya city, Nippon Denso Co., Ltd. (72) Inventor, Yoshinori Fujihashi, 1-1, Showamachi, Kariya city, Nippondenso Co., Ltd. (56) References JP-A-60-72325 (JP, A) JP-A-58-198922 (JP, A) JP-A-60-96925 (JP, A)
Claims (1)
た抵抗回路、および前記抵抗回路の各抵抗の接続部で交
差するように配列した行線を備え、この各行線と上記抵
抗回路とのそれぞれの交差部で、この両者をスイッチ素
子によって結合するように構成した抵抗マトリクス回路
において、 上記抵抗マトリクス回路の行線を選択出力させるスイッ
チ回路と、 前記スイッチ回路に読み出し行線を指定するＹデコーダ
と、 を前記抵抗マトリクス回路を列方向に分断するように配
設し、分断された各抵抗マトリクス回路に前記スイッチ
回路が各々配設され、 かつ分断された抵抗マトリクス回路それぞれに設けら
れ、上記列方向に並ぶスイッチ素子にそれぞれ列線を介
して選択動作信号を供給する複数のＸデコーダと を具備し、上記スイッチ回路から導出される信号が出力
信号として取り出されるようにしたことを特徴とディジ
タル・アナログ変換回路。1. A resistance circuit formed by connecting a plurality of resistors in series in a row direction, and row lines arranged so as to intersect at a connection portion of each resistance of the resistance circuit. Each row line and the resistance circuit are provided. In a resistance matrix circuit configured such that both of them are connected by a switch element at each crossing point of and, a switch circuit for selectively outputting a row line of the resistance matrix circuit, and a read row line is specified for the switch circuit. Y decoders are arranged so as to divide the resistance matrix circuit in the column direction, and the switch circuits are provided in the respective divided resistance matrix circuits, and the switch circuits are respectively provided in the divided resistance matrix circuits, A plurality of X-decoders for supplying selection operation signals to the switch elements arranged in the column direction through column lines, respectively. Wherein a digital-analog converter circuit that signals et derived has to be taken out as an output signal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61220742A JP2502985B2 (en) | 1986-09-18 | 1986-09-18 | Digital-analog conversion circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61220742A JP2502985B2 (en) | 1986-09-18 | 1986-09-18 | Digital-analog conversion circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6374322A JPS6374322A (en) | 1988-04-04 |
| JP2502985B2 true JP2502985B2 (en) | 1996-05-29 |
Family
ID=16755816
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61220742A Expired - Lifetime JP2502985B2 (en) | 1986-09-18 | 1986-09-18 | Digital-analog conversion circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2502985B2 (en) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5183531A (en) * | 1989-08-11 | 1993-02-02 | Sanyo Electric Co., Ltd. | Dry etching method |
| US5228950A (en) * | 1990-12-04 | 1993-07-20 | Applied Materials, Inc. | Dry process for removal of undesirable oxide and/or silicon residues from semiconductor wafer after processing |
| JP3131937B2 (en) * | 1993-10-05 | 2001-02-05 | 株式会社デンソー | Analog-to-digital converter |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58198922A (en) * | 1982-05-17 | 1983-11-19 | Hitachi Ltd | D/a converting circuit using semiconductor integrated circuit |
| JPS59219008A (en) * | 1983-05-27 | 1984-12-10 | Hitachi Ltd | Decoder circuit |
| JPS6017260A (en) * | 1983-07-11 | 1985-01-29 | Toyota Motor Corp | Fuel injection system of carburetor |
| US4543560A (en) * | 1984-02-17 | 1985-09-24 | Analog Devices, Incorporated | Two-stage high resolution digital-to-analog converter |
-
1986
- 1986-09-18 JP JP61220742A patent/JP2502985B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6374322A (en) | 1988-04-04 |
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