JP2502397B2 - 信号発生回路 - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、たとえばインバータ回路を有する空気調和
装置に使用されるコンプレッサまたはステッピングモー
タなどのパルス幅変調（PWM）信号によって制御される
モータなどの回転を制御するためなどに好適に実施され
る信号発生回路に関する。

従来の技術 たとえばエアコンディショナなどに使用されるステッ
ピングモータや３相交流モータなどの回転制御には、ト
ランスのタップ切換えや位相制御などによる電圧可変方
式が用いられてきたが、モータのトルク不足や騒音発生
などの問題があり、代わってインバータ方式が使用され
るようになってきた。前記方式では、いわゆるワンチッ
プマイクロコンピュータなどで信号発生回路を構成し、
前記信号発生回路から制御信号を出力して直流／交流イ
ンバータを制御し、所望の回転数に対応した周波数の電
力でモータを駆動することによって、回転制御を円滑に
行うものである。

第13図は、従来技術の信号発生回路１を使用してコン
プレッサ12の制御を行う構成を示すブロック図である。
信号発生回路１はデータバス２を介して接続されるレジ
スタ４、リードオンリメモリ（ROM）５、中央処理回路
（CPU）３、内部タイマ６および入出力用のレジスタ７
を含んで構成される。

ROM5には信号発生回路１の動作プログラムおよび波形
データが記憶されている。CPU3はこの動作プログラムに
したがって、レジスタ４に記憶されるデータなどを参照
してROM5から波形データを選択的に読出す。さらにレジ
スタ４に記憶されるデータに基づいてデータ変換などの
信号処理を施し、入出力用レジスタ７を介して外部に信
号を出力する。このとき、内部タイマ６によって発生さ
れる割込信号がライン８を介してCPU3に与えられ、これ
によって出力される信号のタイミングが制御される。

信号発生回路１から出力された信号は、遅延回路９お
よびホトカプラ10を介してインバータ13のトランジスタ
T1〜T6に与えられる。遅延回路９はトランジスタT1〜T6
におけるターンオフ時間を考慮して設けられており、ホ
トカプラ10は外来ノイズが信号発生回路１に入力される
ことを防止している。トランジスタT1,T2、トランジス
タT3,T4およびトランジスタT5,T6はそれぞれ直列に接続
されており、トランジスタT1,T3,T5のコレクタには電源
回路11からの電源電圧が並列に与えられている。ホトカ
プラ10の出力信号S1,▲▼はトランジスタT1,T2のベ
ースにそれぞれ与えられ、出力信号S2,▲▼はトラ
ンジスタT3,T4のベースにそれぞれ与えられ、出力信号S
3,▲▼はトランジスタT5,T6のベースにそれぞれ与
えられる。トランジスタT1,T2の接続部、トランジスタT
3,T4の接続部およびトランジスタT5,T6の接続部におけ
る信号がラインla,lb,lcを介してそれぞれコンプレッサ
12に与えられる。

コンプレッサ12はたとえば３相交流モータによって動
作され、等価的にコイル12a,12b,12cによって表すこと
ができる。コイル12a〜12cの一端部は相互に接続されて
おり、前述したラインla〜lcはコイル12a〜12cの他端部
にそれぞれ接続されている。

このようにしてインバータ13によって電源回路11から
の直流出力を３相交流と等価な矩形波に変換し、前記コ
イル12a〜12cへ印加することによって、コンプレッサ12
における動作状態、すなわちモータの回転速度が制御さ
れる。

発明が解決しようとする課題 上記信号発生回路１を用いてコンプレッサ12の動作状
態を制御する場合には、信号発生回路１を動作させるた
めに、ROM5に記憶されるプログラムを作成する必要があ
る。このプログラムに従ってROM5からの波形データの読
出しや、この波形データの変換などのすべての動作が行
われるので、プログラム自体が大きくなり、ソフトウエ
ア作成の上でその負担が大きくなってしまうという問題
がある。しかも、プログラムの各サブルーチンなどを実
行するための時間やプログラムに含まれる各命令を実行
するための時間（サイクルタイム）によって出力される
信号の波形が微妙に変化する。したがってこの信号発生
回路１には、高精度のパルス波形を有する信号を発生す
ることができないという問題がある。

上述の問題点を解決するために、第14図に示される信
号発生回路15の構成が考えられる。なお、第13図と同一
もしくは対応する部分には同一の参照符を付して示す。

信号発生回路15は、マイクロコンピュータなどで実現
される中央処理回路（CPU）３、ランダムアクセスメモ
リ（RAM）16、複数のリードオンリメモリ（ROM）17,18,
波形発生回路19の各ブロックで構成されている。複数の
ROM17,18において、プログラム専用ROM17にはCPU3の動
作に必要な動作プログラムが予めストアされており、波
形データ専用ROM18にはコンプレッサ12へ印加する３相
交流波形（たとえば60HZ）に関する波形データが予めス
トアされている。またRAM16には、図示しない外部コン
トローラなどで設定されたモータの回転数や、温度セン
サからの温度情報などのデータが書込まれる。

各ブロックは、データバス１、コントロールバスl
2,l3を介して相互に接続される。CPU3はコントロールバ
スl2,l3を介して各ブロックの読出／書込モードを命令
し、読出しに必要なアドレスはアドレスバスl4を介して
指定する。プログラム専用ROM17から読出された動作プ
ログラム、およびRAM16から読出された設定データにお
いて対応するデータは前記データバス１を介してCPU3
および波形発生回路19にそれぞれ入力される。

波形発生回路19と波形データ専用ROM18との間には、
波形データバスl5とアドレスバスl6が接続され、モータ
に要求される回転数に対応した読取速度で、波形データ
専用ROM18から前記波形データが選択的に読出される。
この読出しに必要なアドレス指定は前記アドレスバスl6
を介して行われる。

波形発生回路19では、波形データ専用ROM18から読出
された波形データに基づき、予めCPU3から設定される初
期値データに応じてデータ変換等の信号処理が行われ
る。また図示しない内部タイマからの割込信号によって
タイミングが制御され、モータの所望する回転数に対応
した各相ごとの制御信号S1,▲▼、S2,▲▼,S3,
▲▼が作成される。

前記制御信号S1〜▲▼によって、前述のようにト
ランジスタT1〜T6の導通／遮断のタイミングが所定の相
順に制御され、インバータ13は供給される直流出力を３
相交流と等価な矩形波に変換し、コンプレッサ12の各コ
イル12a〜12cに印加する。このようにしてモータの回転
速度が制御される。

前述の構成によって、CPU3から波形発生回路19へ予め
定める初期値データが設定された後は、ハードウエアか
ら成る波形発生回路19がアドレスの指定データの変換を
自動的に実行し、波形データ専用ROM18から波形データ
を読出し、データ変換後、制御信号S1〜▲▼として
インバータ13へ出力する。すなわち前記初期値データの
設定後に前記波形データの変換処理には、CPU3は関与す
る必要がない。したがって、このようなアドレス指定お
よび波形データの変換のためのプログラムを作成する必
要がなく、プログラム作成の負担が大幅に軽減される。
しかも、CPU3の命令サイクルタイムがプログラムのサブ
ルーチンの長さに依存して波形に変化が生じることがな
いので、高精度の信号を出力することができると考えら
れる。

けれども、前記信号発生回路15の構成においては、CP
U3に関連して動作プログラム専用ROM17、および波形発
生回路７に関連して波形データ専用ROM18の少なくとも
２個のメモリが個別に必要である。

一方、マイクロコンピュータを用いたシステムの開発
段階では、当該システムを構成するROMを書込み消去自
在なEPROM（Erasable Programmable ROM）に置換え、試
行錯誤によってプログラムを作成する手法が一般的であ
り、そのために第15図に示されるピギーバック51が使用
される。ピギーバック51は、マイクロコンピュータを内
蔵したパッケージ51a上にEPROM用のソケット51bを搭載
し、ソケット51bにEPROMを挿着して応用プログラムを自
由に何回でも書換え、最終プログラムを完成させて行く
ためのツールである。またピギーバック51を用いて製品
の実装チェックを行うこともできる。

したがってこのようなピギーバック51を用いて前述の
信号発生回路15に必要なプログラムを作成しようとすれ
ば、パッケージ51aにはソケット51bを少なくとも２個搭
載しなければならないが、これはパッケージ51aのスペ
ースからみて困難である。したがって一方のEPROMに動
作プログラムを書込んで検討し、次に他方のEPROMに波
形データを書込んで検討するという手間がかかり、プロ
グラム作成の時間、労力のコストが高いものになってし
まう。

したがって本発明の目的は、プログラムの作成におけ
る負担を大幅に軽減し、高精度のパルス波形を有する信
号を発生することができる信号発生回路を提供すること
である。

課題を解決するための手段 本発明は、動作プログラムに基づいて、信号を処理す
る中央処理回路と、 前記中央処理回路にデータバスを介して接続され、出
力する信号に関し基準となる初期値データが記憶される
１つまたは複数のレジスタと、 前記動作プログラム、および出力する信号に関する波
形データが記憶されるメモリと、 前記レジスタに記憶される初期値データに基づいて前
記メモリに記憶される波形データのアドレスを指定する
アドレス指定手段と、 前記メモリからの波形データに応答し、前記レジスタ
に記憶される初期値データに基づいて、前記波形データ
に信号処理を施して、外部に信号を出力する信号処理手
段と、 前記メモリから中央処理回路への動作プログラムの読
出し、および前記メモリから信号処理手段への波形デー
タの読出しに対応して、中央処理回路とメモリとの間の
データバス、および信号処理手段とメモリとの間のデー
タバスを切換える切換手段とを含むことを特徴とする信
号発生回路である。

作用 本発明の信号発生回路に従えば、メモリには中央処理
回路で処理される動作プログラムと出力する信号に関す
る波形データとが記憶されている。１つまたは複数のレ
ジスタには、前記中央処理回路から出力する信号に関し
基準となる初期値データが設定され、前記初期値データ
に基づいてアドレス指定手段は前記メモリに記憶される
波形データのアドレスを指定する。指定されたアドレス
の波形データは信号処理手段に読出され、前記信号処理
手段によって波形データに信号処理が施されて外部に信
号が出力される。したがって、アドレス指定手段によっ
て指定されるアドレスから波形データが読出されるの
で、中央処理回路はメモリのアドレス指定には直接には
関与せず、波形データを読出すためのプログラムを必要
としない。また読出された波形データは信号処理手段に
よって信号処理が施されるので、このような信号処理に
関するプログラムを必要としない。しかもアドレス指定
手段および信号処理手段を中央処理回路とは独立に設け
られており、高速度で処理動作を実行することができる
ので、本発明に従う信号発生回路は、高精度のパルス波
形を有する信号を出力することができる。

また、前記信号処理手段への波形データの読出しは、
中央処理回路を介する必要がないので、前記波形データ
の読出しの際にのみ、メモリおよび中央処理回路間のバ
スラインから、メモリおよび波形発生回路間のバスライ
ンへ切換手段によって切換える。したがって、前記波形
データと動作プログラムとを同一のメモリに記憶させる
ことができ、開発段階時におけるプログラム作成の時間
およびピギーバックによるスペース占有量を大幅に軽減
することができる。

実施例 第１図は本発明の一実施例である信号発生回路21の簡
略化した構成を示すブロック図であり、第２図は信号発
生回路21を用いてコンプレッサ42の動作状態を制御する
場合の構成を示すブロック図である。たとえば、本実施
例の信号発生回路21から出力される制御信号がインバー
タ43に与えられ、コンプレッサ42の動作、すなわち負荷
であるモータの回転数などが制御される。前記信号発生
回路21とインバータ43との間には、雑音などの外乱抑制
のためのホトカプラ40が介在して接続されている。

信号発生回路21は、マイクロコンピュータなどで実現
される中央処理回路（以下、「CPU」と言う。）34、ラ
ンダムアクセスメモリ（以下、「RAM」と言う。）45、
リードオンリメモリ（以下、「ROM」と言う。）28、波
形発生回路46の各ブロックと、切換手段であるライン切
換スイッチ47a,47b,47cとで構成され、波形発生回路46
のブロックは内部に、後述する複数のレジスタとアドレ
ス指定手段35と、さらに信号処理手段36とを含む。

ROM28には、CPU34の動作に必要な動作プログラムＰ
と、コンプレッサ42へ印加する３相交流波形に関する波
形データとが予め定める領域にストアされている。また
RAM45には、外部コントローラ20などで設定されたモー
タの回転数や、温度センサからの温度情報などのデータ
が書込まれる。本実施例においては、前記ライン切換ス
イッチ47a〜47cを設け、CPU34とROM28との間で必要なア
ドレス指定およびプログラムデータの転送を実行する際
には、前記ライン切換スイッチ47a〜47cの各切換接片SW
1〜SW3はCPU34側に設定され、アドレスデータ用として
バスライン15,16およびプログラムデータ用として
バスライン11,12、さらに読出用コントロールバス
18,19がそれぞれ接続される。CPU34は、読込んだ動
作プログラムＰに基づいて、波形発生回路46を構成する
レジスタにバスラインl24を介して初期値データＦを設
定するなど、他のブロックを制御する。

一方、ROM28から波形データの読出しを要求する際に
は、前記波形発生回路46からCPU34へ切換要求信号Dkが
ラインl22を介して出力され、CPU34では前記切換要求信
号Dkに応じて、ラインl23を介してバス切換信号Bkを出
力し、前記ライン切換スイッチ47a〜47cの切換接片SW1
〜SW3を波形発生回路46側へ切換える。これによって波
形データ用のバスライン12,13およびアドレスデー
タ用のバスライン16,17、さらに読出用コントロー
ルバス19,l20が相互に接続される。初期値データＦが
設定された波形発生回路46へはCPU34が関与することが
なく、したがって、波形発生回路46から、RAM45およびR
OM28へアドレスデータを転送し、前記RAM45のデータお
よびROM28の波形データを読出す際には、前記CPU34へア
ドレスデータ用および波形データ用のバスラインが接続
される必要がない。

すなわち前記CPU34は待機状態である。こうして波形
発生回路46は読出命令▲▼を出力し、前記波形発生
回路46とROM28との間で必要なアドレス指定および波形
データの転送が実行される。前記波形データが波形発生
回路46内へ格納されると、前記バス切換信号Bkによって
前記ライン切換スイッチ47a〜47cの切換接片SW1〜SW3が
CPU34側へ復帰し、以後、CPU34は中断していた動作プロ
グラムを実行する。なお、書込用コントロールバスl21
は常にCPU34、波形発生回路46およびRAM45の間で接続さ
れている。

したがって本実施例によれば、CPU34において動作プ
ログラムＰの読出すタイミングおよび波形発生回路46に
おいて波形データの読出すタイミングに応じて、前記メ
モリからCPU34へ、および波形発生回路46へのバスライ
ンをそれぞれ切換えるように構成しているので、異なる
種類のデータを共通のROM28にストアさせても、データ
読出しの際のデータバス占有の問題は生じることはな
い。このように、１個のメモリであるROM28へ前記動作
プログラムＰおよび波形データをストアすることができ
るので、開発段階時において従来で述べたピギーバック
によるプログラム作成時のスペース、時間また労力のコ
ストの軽減化を十分図ることができる。

さらに、波形発生回路46はROM28へアドレスを直接指
定して読出された波形データを直接読込む、いわゆるダ
イレクトメモリアクセス（略称DMA）転送方式を用い、C
PU34を介在させずに直接波形データを読取ることができ
るので、前記ROM28には、波形データ読出し用のプログ
ラムを書込む必要がなく、また前記波形データを処理す
るプログラムを必要としない。したがってプログラム作
成の負担が格段に軽減され、また高速で波形データを読
出すことができるので、制御の即応性が格段に向上す
る。

以下、第２図を参照して、信号発生回路21からの制御
信号によってコンプレッサ42を制御する構成を説明す
る。信号発生回路21を動作させるためのクロック信号CK
は、クロック信号発生回路39から端子T9を介して与えら
れている。

この信号発生回路21から出力された信号は、前述のよ
うにホトカプラ40を介してコンバータ43のトランジスタ
Tr1〜Tr6に与えられる。トランジスタTr1,Tr2、トラン
ジスタTr3,Tr4およびトランジスタTr5,Tr6はそれぞれ直
列に接続されており、トランジスタTr1,Tr3,Tr5のコレ
クタには電源回路41からの直流電源電圧が並列に与えら
れている。ホトカプラ40の出力信号R1,▼▼はトラ
ンジスタTr1,Tr2のベースにそれぞれ与えられ、出力信
号R2,▼▼はトランジスタTr3,Tr4のベースにそれぞ
れ与えられ、出力信号R3,▼▼はトランジスタTr5,T
r6のベースにそれぞれ与えられる。トランジスタTr1,Tr
2の接続部、トランジスタTr3,Tr4の接続部およびトラン
ジスタTr5,Tr6の接続部における信号がラインLa,Lb,Lc
を介してそれぞれコンプレッサ42に与えられる。

コンプレッサ42はたとえば３相交流モータによって動
作され、等価的にコイル42a,42b,42cによって表すこと
ができる。コイル42a〜42cの一端部は相互に接続されて
おり、前述したラインLa〜Lcはコイル42a〜42cの他端部
にそれぞれ接続されている。

このようにしてインバータ43によって電源回路41から
の直流出力を３相交流と等価な矩形波に変換し、前記コ
イル42a〜42cへ印加することによって、コンプレッサ42
における動作状態、すなわちモータの回転速度が制御さ
れる。

なおホトカプラ40はたとえばホトダイオードとホトト
ランジスタとから成り、出力電圧が入力電圧とは反転す
るので、第２図においては反転器の記号を用いて表して
ある。

以下、信号発生回路21の具体的構成を第３図を参照し
て説明する。

この信号発生回路21はアドレス指定手段35と波形デー
タが記憶されるROM28と、信号処理手段36と、さらに複
数のレジスタとを含んで構成される。なお複数のレジス
タについては、そのレジスタ名と同一の参照符を用いて
表す。これらのレジスタは、図示しないアドレスバスお
よびデータバスl24を介してCPU34に接続され、予め定め
るタイミングで初期値データＦが設定される。各レジス
タのアドレスとレジスタ名とは第１表に示される。

アドレス指定手段35は、たとえば論理積回路22、アッ
プカウンタ23、アドレス信号発生回路24、一致判定回路
26およびマルチプレクサ27を含んで構成されている。前
述したクロック信号発生回路39によって発生された、た
とえば4MHzのクロック信号CKは端子T9を介して論理積回
路22の一方の入力端子に与えられる。またレジスタCONT
の第７ビットはスタートフラグとなっており、この第７
ビットの論理値が論理積回路22の他方の入力端子に与え
られる。

たとえば10ビット構成のアップカウンタ23にはレジス
タSAMPに設定される初期値データＦが初期値としてセッ
トされ、前記論理積回路22からの出力によって計数動作
を行う。このアップカウンタ23がオーバフローしたとき
に、たとえばハイレベルとなる信号はアドレス信号発生
回路24に与えられる。このアドレス信号発生回路24は、
たとえば13ビットのアップダウンカウンタなどであっ
て、アップカウンタ23からの信号の立上りで計数動作を
行う。その計数動作の動作態様はデコーダ29からの制御
信号に基づいて後述するように設定される。

また前記ハイレベルとなる信号は、前記切換要求信号
DkとしてCPU34へ与えられる。CPU34では、前記信号Dkに
応答して、前記第１図に示されるラインl23を介してバ
ス切換信号Bkを出力し、ライン切換スイッチ47a〜47cの
切換接片SW1〜SW3を波形発生回路46側に切換え、後述の
ようにROM28へのアドレスデータの指定および波形デー
タの転送を実行する。

アドレス信号発生回路24の初期値は、マルチプレクサ
27から与えられる。このマルチプレクサ27は、レジスタ
STRTおよびレジスタENDに記憶される値を後述するデコ
ーダ29からの信号によって選択して前記アドレス信号発
生回路24に出力する。マルチプレクサ27からの出力は一
致判定回路26にも与えられる。この一致判定回路26は、
マルチプレクサ27から導出されるデータと、アドレス信
号発生回路24から出力されるアドレスデータとを比較
し、両者が一致したときに、たとえばハイレベルとなる
信号を出力する。

レジスタCNT12は、たとえば「０」〜「11」までを計
数するカウンタであって、一致判定回路26からの一致判
定信号に基づいて計数動作を行う。このときレジスタCO
NTに設定される初期値データＦにおいて第４ビットが
「０」である場合には、レジスタCONTの第６ビットおよ
び第５ビットによってそのカウントアップ数が予め設定
される。またレジスタCONTの第４ビットが「１」である
場合には、レジスタCNT12は、カウンタとして使用され
ず、CPU34によって任意の値が設定される。

レジスタCNT12に記憶されるデータはデコーダ29によ
ってデコードされ、この数値に基づいてアドレス信号発
生回路24におけるアドレスの指定態様、マルチプレクサ
27における導出データの選択態様およびデータ変換回路
30におけるデータの変換態様が設定される。

なお、レジスタCONTの第４ビットが「０」である場
合、すなわちレジスタCNT12がカウンタとして使用され
ている場合には、スイッチ25によってレジスタCNT12が
オーバフローしたときに、たとえばハイレベルとなる信
号がライン38に導出される。また、レジスタCONTの第４
ビットが「１」である場合には、スイッチ25によって一
致判定回路26からの信号がライン38に導出される。ライ
ン38の信号は、CPU34に割込信号として与えられる。レ
ジスタCONTの第４ビットが「１」である場合には、この
割込信号による割込処理で、レジスタCNT12の第３ビッ
ト〜第０ビット所望の数値が設定される。またライン38
の信号は、１バイトカウンタであるレジスタCNTFFにも
与えられ、これによってCPU34には256周期の信号発生毎
に割込信号が与えられる。すなわち、これら割込信号の
タイミングで実行される割込処理などによって、各レジ
スタへの初期値データＦなどが更新され、その結果、モ
ータへ印加する電力の周波数を円滑に変化させ、最適な
制御を実現する。

ROM28は、たとえば8Kバイト×３ビット構成のリード
オンリメモリであって、アドレス信号発生回路24から出
力され、ライン切換スイッチ47aを介するアドレスデー
タによって指定されたアドレスの３ビットのデータをそ
れぞれ波形データDa,Db,Dcとして、ライン切換スイッチ
47bを介して信号処理手段36に出力する。

信号処理手段36は、データ変換回路30と立上り遅延回
路31と、さらに出力回路32とを含んで構成される。ROM2
8からの波形データDa,Db,Dcはデータ変換回路30に与え
られる。データ変換回路30は前述したデコーダ29からの
信号に基づいてデータの変換を行い、信号Ea,▲▼,
Eb,▲▼,Ec,▲▼を立上り遅延回路31に出力す
る。立上り遅延回路31はこれらの信号Ea〜Ec,▲▼
〜▲▼の立上りをレジスタCONTの第３ビット〜第０
ビットによって設定される遅延時間ｄだけ遅延し、信号
号Fa〜Fc,▲▼〜▲▼として出力回路32に出力
する。出力回路32は、この信号Fa〜Fc,▲▼〜▲
▼に基づいて、前述したホトカプラ40を駆動するため
に、20mAの吸込み電流で、前述したコンプレッサ42を制
御するための信号Pa〜Pc,▲▼〜▲▼を、端子T
1〜T6を介して出力する。なお、外部から端子T7を介し
てラッチ回路33に停止信号を送出することによって前記
出力回路32の出力動作を停止することができる。また、
この停止信号は、CPU34への割込信号となる。

以下、第４図のフローチャートを参照して信号発生回
路21における動作を簡単に説明する。信号発生回路21か
らコンプレッサ42の制御を行うための信号を発生するに
先立って、ステップn1で信号発生回路21の各レジスタ群
に記憶される初期値データＦが設定される。次にステッ
プn2で、レジスタに記憶される初期値データＦに基づい
てアドレス指定手段35によってROM28のアドレスが指定
される。このとき、ライン切換スイッチ47a〜47cの切換
接片SW1〜SW3は、波形発生回路46側に設定される。これ
によってステップn3でそのアドレスの波形データDa,Db,
Dcが出力され、信号処理手段36によって読出される。前
記読出後、前記切換接片SW1〜SW3は、CPU34からのバス
切換信号Bkに基づいて、CPU34側へ切換えて設定され
る。

ステップn4において、信号処理手段36は、この波形デ
ータDa,Db,Dcに信号処理を施し、ステップn5で信号処理
の結果を出力信号Pa〜Pc,▲▼〜▲▼として出
力する。

次にステップn6でマルチプレクサ27によって導出され
ている信号と、アドレス信号発生回路24から出力されて
いるアドレスデータとが一致するか否かが判断される。
一致していない場合には、アドレス信号発生回路24から
出力されるアドレスデータがインクリメントまたはデク
リメントされ、前述したステップn2に戻る。ステップn6
における判断が肯定である場合には、レジスタCONTの第
４ビットの論理値によって処理動作が分岐する。この論
理値が「０」である場合には、レジスタCNT12を使用し
てカウント動作が行われる。このときのカウントアップ
数は前述したようにレジスタCONTの第５ビットおよび第
６ビットによって設定される。

この後ステップn9においてレジスタCNT12における計
数値が所定の値、すなわち12以上であるか否かが判断さ
れる。この判断が否定である場合にはアドレス信号発生
回路24から出力されるアドレスデータの初期値が再び設
定され、前述したステップn2に戻る。またこの判断が肯
定である場合には後述するステップn10に移る。

ステップn7において、レジスタCONTの第４ビットの値
が「１」である場合には、ステップn10において割込み
が発生され、CPU34は割込処理ルーチン内で、レジスタC
NT12に所望の値を設定できる。

この割込信号によって、ステップn11にてレジスタCNT
FFのカウントアップ動作が行われ、ステップn12でレジ
スタCNTFFの計数値が予め定めた値256以上であるか否か
が判断される。この判断が否定の場合には、アドレス信
号発生回路24から発生されるアドレス信号が再び設定さ
れて前述したステップn2に戻る。またこの判断が肯定で
ある場合には、ステップn13に移って割込信号が発生さ
れる。

なお本実施例では、CPU34は割込信号が入力されるこ
とによって各レジスタの初期値データＦの更新などの所
定の割込動作を行うように構成することができる。

このようにして信号処理手段36からはコンプレッサ42
の動作状態を制御するための信号Pa〜Pc,▲▼〜▲
▼が出力される。

以下、信号発生回路21における各動作について詳細に
説明する。

サンプリング時間の設定 信号発生回路21では、ROM28から波形データDa〜Dcを
読出す時間間隔（以下、サンプリング時間という）をレ
ジスタSAMPに設定される初期値データに基づいて変更す
ることができる。レジスタSAMPはアドレス番号FF25h
（「ｈ」は16進表示であることを表す）およびアドレス
番号FF26hで指定される記憶領域から成り、各ビットの
意味は第２表に示されるとおりである。

すなわちアドレス番号FF25hはサンプリング時間を表
すデータの下位８ビットを表し、アドレス番号FF26hの
下位２ビットはサンプリング時間を表すデータの上位２
ビットを表す。したがってサンプリング時間を表すデー
タは00h〜3FFhまでの値を取ることができる。この値が
アップカウンタ23の初期値となる。

アップカウンタ23は最大4MHzのクロック信号によって
計数動作を行うので、サンプリングタイムは00h〜3FFh
に対応して256μ秒から0.25μ秒まで0.25μ秒毎に選択
することができる。なおサンプリング時間を表すデータ
が00hのときにはサンプリング時間は256μ秒となる。

またアドレス番号FF26hの第７ビットはアップカウン
タセットフラグとなっており、論理値「１」が設定され
ると、前記サンプリング時間を表すデータがアップカウ
ンタ23に初期値として設定される。初期値として設定さ
れた後にはこのアップカウンタセットフラグは「０」と
される。

波形データの作成 アップカウンタ23からの信号の立上り毎にアドレス信
号発生回路24はROM28にアドレスデータを出力する。こ
のROM28に記憶される波形データは以下に説明するよう
にして作成され、予め記憶されている。

３相交流モータの駆動に必要な３相交流の波形は、第
５図（１）に示されるように、位相が互いに２π/3（＝
120°）だけ隔たった３相の正弦波１〜l3であり、そ
の周波数を変化させることによって前記モータの回転数
が制御される。前記周波数の可変範囲は、たとえば20〜
180Hzである。前記波形データDa〜Dcは、第５図（２）
で示される周期２π/n（ｎは整数であり、第５図（２）
においてはｎ＝24）の三角波l4を前記正弦波形１〜l3
によるパルス幅変調（PWM）でサンプリングすることに
よって求められる。

第６図には、例として第５図の時間θ１で示される30
度分の波形データDa〜Dcの生成を説明するために、前記
時間θ１における３相交流の波形を示す波形図が示され
ている。

すなわち時間θ１をさらに、たとえば16ビットに対応
する16に時分割し、各時刻t0〜t15における正弦波１
〜l3と三角波l4との大きさを比較する。正弦波１と三
角波l4との比較によって波形データDaが作成され、正弦
波l2と三角波l4との比較によって波形データDbが作成さ
れ、さらに正弦波l3と三角波l4との比較によってデータ
Dcが作成される。つまり各時刻t0〜t15において、正弦
波１〜l3の値が三角波l4の値以下である場合には、波
形データの論理値は「０」となり、正弦波１〜l3の値
が三角波l4の値を越える場合には波形データの論理値は
「１」となる。このようにして作成された30度分の波形
データDa〜Dcは第３表に示される。なお、前記分割数に
よってデータのビット長が増減し、パルス変調を施す三
角波l4の周期によってサンプリング精度が定まる。した
がって、前記三角波l4の周期が短く分割数が多いほど精
度は向上する。

後述するように30度分の波形データから１周期分の信
号を発生する場合には、データ変換回路30によって前記
30度分の波形データに後述するようなデータ変換が施さ
れ、一周期に亘る波形データが得られる。たとえば第３
表に示される30度分の波形データDaからはデータ変換に
よって第４表に示される波形データが作成される。

第４表において波形データ（−Da）は波形データDaの
時系列的に並ぶ各論理値を逆方向にしたものであり、ア
ドレスの指定方向を逆方向に更新させて指定することに
より得ることができる。また波形データ▲▼は波形
データDaを反転することによって得ることができる。し
たがって波形データ（−▲▼は、波形データ（−D
a）の反転である。

波形データの変換 ROM28から出力される波形データDa〜Dcは、レジスタC
ONT、CNT12に設定される初期値データＦによって複数態
様で変換される。レジスタCONTの内容は第５表に示され
る。

レジスタCONTの第０ビット〜第３ビットは後述するよ
うな遅延時間ｄを設定するために使用される。また第４
ビットは前述したようにレジスタCNT12をカウンタとし
て使用するか否かを選択するための選択フラグとなって
いる。

第５ビットおよび第６ビットは波形データの種類を選
択するために設けられる。なお第７ビットはスタートフ
ラグとなっており、論理値「０」のときには前記信号発
生回路21からの信号の出力が停止される。このスタート
フラグが「０」から「１」に変化したときレジスタCNT1
2および後述するレジスタCNTFFは初期値「０」に設定さ
れ、前述したレジスタSTRT,END,SAMPの最上位ビットは
リセットされる。

レジスタCNT12の第３ビット〜第０ビットは波形デー
タの変換態様を設定するために設けられており、前述し
たレジスタCONTの第４ビットが「１」である場合には、
CPU34から任意の数値（０〜11）を設定することができ
る。レジスタCNT12の第３ビット〜第０ビットの値とデ
ータの変換態様との関係は、後述するように第７表に示
されている。

またレジスタCONTの第４ビットが「０」の場合には、
このレジスタCNT12の第３ビット〜第０ビットはカウン
タとして使用される。レジスタCONTの第６ビットおよび
第５ビットの数値とレジスタCNT12におけるカウントア
ップ数との関係は第６表に示される。

以下、レジスタCONTの第６ビット〜第４ビットの数値
毎に波形データDa〜Dcの変換について詳述する。

（ａ）レジスタCONTの第６ビット〜第４ビットが「00
0」の場合 レジスタCONTの第６ビット〜第４ビットが「000」で
ある場合には30度分の波形データから１周期の出力信号
が生成される。ことのきレジスタCNT12はカウントアッ
プ数が「＋１」に設定され、「０」から「11」までカウ
ントアップ数「＋１」で順次計数動作を行う。これによ
って30度分の波形データDa〜Dcは１周期において、第７
図の角度θa1〜θa12までに亘って12回読出されること
になる。

またデコーダ29からアドレス信号発生回路24およびマ
ルチプレクサ27にはレジスタCNT12の第０ビットに基づ
いて信号が導出される。したがってレジスタCNT12の第
０ビットが「０」である場合には、マルチプレクサ27は
まずレジスタSTRTに記憶される数値を導出する。これに
よってアドレス信号発生回路24の初期値はレジスタSTRT
に記憶される初期値データＦとなる。またアドレス信号
発生回路24はデコーダ29からの信号によってアップカウ
ンタとして機能し、順次アドレス値をインクリメントし
ながら指定することになる。このときマルチプレクサ27
はレジスタENDを導出するように切換わり、一致判定回
路26ではアドレス信号発生回路24からのアドレスデータ
とレジスタENDに記憶される初期値データＦとを比較す
る。この場合にはアドレス信号発生回路24によって、た
とえば16回アドレスが指定されると、一致判定回路26の
出力はたとえばハイレベルに変わる。

またレジスタCNT12の第０ビットが「１」である場合
には、マルチプレクサ27はまずレジスタENDに記憶され
る初期値データＦをアドレス信号発生回路24に導出す
る。この場合にはデコーダ29からの制御信号によってア
ドレス信号発生回路24はダウンカウンタとして機能す
る。アドレス信号発生回路24によって16回アドレスが指
定されると、マルチプレクサ27から切換えられて導出さ
れているレジスタSTRTの初期値データＦとアドレス信号
発生回路24からのアドレスデータとが一致し、一致判定
回路26の出力がハイレベルになる。

このようにしてROM28から出力される波形データDa〜D
cにはデータ変換回路30によってデータの変換が施され
る。すなわちデコーダ29からはレジスタCNT12の第３ビ
ット〜第０ビットのデータが導出され、これに基づいて
前述したようにデータの変換が施される。データ変換回
路30における変換態様は第７表に示される。

すなわちたとえば一例として、角度θa1においては、
レジスタCNT12に記憶される値が「０」であから、波形
データDa〜Dcがそのまま波形デーEa〜Ecとして出力され
る。波形データ▲▼〜▲▼は波形データEa〜Ec
をそれぞれ反転したデータである。また角度θa2におい
ては、レジスタCNT12の値は「１」であるから、波形デ
ータDcが波形データEaとして出力され、波形データDbが
波形データEbとして出力され、波形データDaが波形デー
タEcとして出力される。

このように各角度θa1〜θa12においては第７表に示
されるように、データ変換回路30は波形データDa〜Dcお
よび波形データ▲▼〜▲▼を、デコーダ29から
のデータに基づいて異なる態様で波形データEa〜Ecおよ
び波形データ▲▼〜▲▼に変換して導出する。

このようにしてデータ変換回路30によって30度分の波
形データDa〜Dcから１周期分の波形データEa〜Ec,▲
▼〜▲▼がデータ変換によって作成される。

したがって、波形データEa〜Ecに基づいて動作される
コンプレッサ42の各コイル42a〜42cには、第７図に示さ
れる３相交流を構成する正弦波1a〜1cに近い電圧降
下が生じる。なお第７図において、正弦波1a〜1cは
波形データEa〜Ecに個別的に対応している。

すなわち第４表に示されるような、少なくとも３種類
の波形データDa〜DcをROM28にストアさせておけば、モ
ータの駆動に必要な３相交流波形を容易に復調させるこ
とができる。またROM28からの波形データDa〜Dcのサン
プリング速度を可変することにより、容易にモータに要
求される回転数に対応させることができる。

（ｂ）レジスタCONTの第６ビット〜第４ビットが「01
0」の場合 レジスタCONTの第６ビット〜第４ビットが「010」で
ある場合には、60度分の波形データから１周期の出力信
号が生成される。このときレジスタCNT12はカウントア
ップ数が「＋２」に設定され、「０」から「10」までカ
ウントアップ数「＋２」で順次計数動作を行う。これに
よって60度分の波形データDa〜Dcは１周期において、第
８図の角度θb1〜θb6までに亘って６回読出されること
になる。したがってレジスタCNT12の数値は常に偶数で
あり、その第０ビットが「０」であるから、マルチプレ
クサ27はまずレジスタSTRTに記憶される初期値データＦ
を導出する。これによってアドレス信号発生回路24の初
期値はレジスタSTRTに記憶される初期値データＦとな
る。またアドレス信号発生回路24はデコーダ29からの信
号によってアップカウンタとして機能し、順次アドレス
値をインクリメントしながら指定することになる。この
ときマルチプレクサ27はレジスタENDを導出するように
切換わり、一致判定回路26ではアドレス信号発生回路24
からのアドレスデータとレジスタENDに記憶される初期
値データＦとを比較する。この場合にはアドレス信号発
生回路24によって、たとえば各角度θb1〜θb6をそれぞ
れ時分割する32回分のアドレスが指定されると、一致判
定回路26の出力はたとえばハイレバルに変わる。

このようにしてROM28から出力される波形データDa〜D
cには、データ変換回路30によってデータの変換が施さ
れる。すなわちデコーダ29からはレジスタCNT12の第３
ビット〜第０ビットのデータが導出され、これに基づい
て前述したようにデータの変換が施される。データ変換
回路30における変換態様は第８表に示される。

すなわちたとえば一例として、角度θb1においては、
レジスタCNT12に記憶される値が「０」であるから、波
形データDa〜Dcがそのまま波形データEa〜Ecとして出力
される。波形データ▲▼〜▲▼は波形データEa
〜Ecをそれぞれ反転したデータである。また角度θb2に
おいては、レジスタCNT12の値は「２」であるから波形
データ▲▼が波形データEaとして出力され、波形デ
ータ▲▼が波形データEbとして出力され、波形デー
タ▲▼が波形データEcとして出力される。

このように各角度θb1〜θb6においては第８表に示さ
れるようにデータ変換回路30は波形データDa〜Dcおよび
波形データ▲▼〜▲▼を、デコーダ29からのデ
ータに基づいて異なる態様で波形データEa〜Ecおよび波
形データ▲▼〜▲▼として導出する。

このようにしてデータ変換回路30によって60度分の波
形データDa〜Dcから１周期分の波形データEa〜Ec,▲
▼〜▲▼がデータ変換によって作成される。

したがって、波形データEa〜Ecに基づいて動作される
コンプレッサ42の各コイル42a〜42cには、第８図に示さ
れる３相交流を構成する正弦波l2a〜l2cに近い電圧降下
が生じる。なお第８図において、正弦波l2a〜l2cは波形
データEa〜Ecに個別的に対応している。

（ｃ）レジスタCONTの第６ビット〜第４ビットが「10
0」の場合 レジスタCONTの第６ビット〜第４ビットが「100」で
ある場合には、120度分の波形データから１周期の出力
信号が生成される。このときレジスタCNT12はカウント
アップ数が「＋４」に設定され、「０」から「８」まで
カウントアップ数「＋４」で順次計数動作を行う。これ
によって120度分の波形データDa〜Dcは１周期におい
て、第９図の角度θc1〜θc3までに亘って３回読出され
ることになる。したがってレジスタCNT12の数値は常に
偶数であり、その第０ビットが「０」であるから、マル
チプレクサ27はまずレジスタSTRTに記憶される初期値デ
ータＦを導出する。これによってアドレス信号発生回路
24の初期値はレジスタSTRTに記憶される初期値データＦ
となる。またアドレス信号発生回路24はデコーダ29から
の信号によってアップカウンタとして機能し、順次アド
レス値をインクリメントしながら指定することになる。
このときマルチプレクサ27はレジスタENDを導出するよ
うに切換わり、一致判定回路26ではアドレス信号発生回
路24からのアドレスデータとレジスタENDに記憶される
初期値データＦとを比較する。この場合にはアドレス信
号発生回路24によって、たとえば各角度θc1〜θc3をそ
れぞれ時分割する64回分のアドレスが指定されると、一
致判定回路26の出力はたとえばハイレベルに変わる。

このようにしてROM28から出力される波形データDa〜D
cには、データ変換回路30によってデータの変換が施さ
れる。すなわちデコーダ29からはレジスタCNT12の第３
ビット〜第０ビットのデータが導出され、これに基づい
て前述したようにデータの変換が施される。データ変換
回路30における変換態様は第９表に示される。

すなわちたとえば一例として、角度θc1においては、レ
ジスタCNT12に記憶される値が「０」であるから、波形
データDa〜Dcがそのまま波形データEa〜Ecとして出力さ
れる。波形データ▲▼〜▲▼は波形データEa〜
Ecをそれぞれ反転したデータである。また角度θc2にお
いては、レジスタCNT12の値は「４」であるから、波形
データDcが波形データEaとして出力され、波形データDa
が波形データEbとして出力され、波形データDbが波形デ
ータEcとして出力される。

このように各角度θc1〜θc3においては、第９表に示
されるようにデータ変換回路30は波形データDa〜Dcおよ
び波形データ▲▼〜▲▼を、デコーダ29からの
データに基づいて異なる態様で波形データEa〜Ecおよび
波形データ▲▼〜▲▼として導出する。

このようにしてデータ変換回路30によって120度分の
波形データDa〜Dcから１周期分の波形データEa〜Ec,▲
▼〜▲▼がデータ変換によって作成される。

したがって、波形データEa〜Ecに基づいて動作される
コンプレッサ42の各コイル42a〜42cには、第９図に示さ
れる３相交流を構成する正弦波l3a〜l3cに近い電圧降下
が生じる。なお第９図において、正弦波l3a〜l3cは波形
データEa〜Ecに個別的に対応している。

（ｄ）レジスタCONTの第４ビットが「１」の場合（90度
分の波形データがROM28に記憶されている場合） レジスタCONTの第４ビットが「１」である場合には、
任意の角度分の波形データから１周期の出力信号が生成
される。以下、90度分の波形データから１周期の出力信
号が生成される場合について、第10図を参照して説明す
る。このときレジスタCNT12には、第10表に示されるよ
うな数値が各角度θd1〜θd4において設定される。この
レジスタCNT12の数値が偶数、すなわち第０ビットが
「０」である場合には、マルチプレクサ27はまずレジス
タSTRTに記憶される初期値データＦを導出する。これに
よってアドレス信号発生回路24の初期値はレジスタSTRT
に記憶される初期値データＦとなる。またアドレス信号
発生回路24はデコーダ29からの信号によってアップカウ
ンタとして機能し、順次アドレス値をインクリメントし
ながら指定することになる。このときマルチプレクサ27
はレジスタENDの初期値データＦを導出するように切換
わり、一致判定回路26ではアドレス信号発生回路24から
のアドレスデータとレジスタENDに記憶される初期値デ
ータＦとを比較する。この場合にはアドレス信号発生回
路24によって所定の回数（たとえば各角度θd1〜θd4を
時分割する48回）だけアドレスが指定されると、一致判
定回路26の出力はたとえばハイレベルに変わる。

またレジスタCNT12の第０ビットが「１」である場合
には、マルチプレクサ27はまずレジスタENDに記憶され
る初期値データＦをアドレス信号発生回路24に導出す
る。この場合にはデコーダ29からの制御信号によってア
ドレス信号発生回路24はダウンカウンタとして機能す
る。アドレス信号発生回路24によって48回アドレスが指
定されると、マルチプレクサ27から切換えられて導出さ
れているレジスタSTRTの初期値データＦとアドレス信号
発生回路24からのアドレスデータとが一致し、一致判定
回路26の出力がハイレベルになる。

このようにしてROM28から出力される波形データDa〜D
cにはデータ変換回路30によってデータの変換が施され
る。すなわちデコーダ29からはレジスタCNT12の第３ビ
ット〜第０ビットのデータが導出され、これに基づいて
前述したようにデータの変換が施される。データ変換回
路30における変換態様は第10表に示される。

すなわちたとえば一例として、角度θd1においては、レ
ジスタCNT12に記憶される値が「０」であるから、波形
データDa〜Dcがそのまま波形データEa〜Ecとして出力さ
れる。波形データ▲▼〜▲▼は波形データEa〜
Ecをそれぞれ反転したデータである。また角度θd2にお
いては、レジスタCNT12の値は「５」であるから波形デ
ータDaが波形データEaとして出力され、波形データDcが
波形データEbとして出力され、波形データDbが波形デー
タEcとして出力される。

このように各角度θd1〜θd4においては第10表に示さ
れるようにデータ変換回路30は波形データDa〜Dcおよび
波形データ▲▼〜▲▼を、デコーダ29からのデ
ータに基づいて異なる態様で波形データEa〜Ecおよび波
形データ▲▼〜▲▼として導出する。

このようにしてデータ変換回路30によって90度分の波
形データDa〜Dcから１周期分の波形データEa〜Ec,▲
▼〜▲▼がデータ変換によって作成される。

したがって、波形データEa〜Ecに基づいて動作される
コンプレッサ42の各コイル42a〜42cには、第10図に示さ
れる３相交流を構成する正弦波l4a〜l4cに近い電圧降下
が生じる。なお第10図において、正弦波l4a〜l4cは波形
データEa〜Ecに個別的に対応している。

（ｅ）レジスタCONT第４ビットが「１」の場合（180度
分の波形データがROM28に記憶されている場合） レジスタCONT第４ビットが「１」であり、180度分の
波形データから１周期の出力信号が生成される場合につ
いて、第11図を参照して説明する。このときレジスタCN
T12には、第11表に示されるような数値が各角度θe1,θ
e2において設定される。このレジスタCNT12の数値は常
に偶数であり、第０ビットが「０」であるから、マルチ
プレクサ27はまずレジスタSTRTに記憶される初期値デー
タＦを導出する。これによってアドレス信号発生回路24
の初期値はレジスタSTRTに記憶される初期値データＦと
なる。またアドレス信号発生回路24はデコーダ29からの
信号によってアップカウンタとして機能し、順次アドレ
ス値をインクリメントしながら指定することになる。こ
のときマルチプレクサ27はレジスタENDの初期値データ
Ｆを導出するように切換わり、一致判定回路26ではアド
レス信号発生回路24からのアドレスデータとレジスタEN
Dに記憶される初期値データＦとを比較する。この場合
にはアドレス信号発生回路24によって所定の回数（たと
えば各角度θe1,θe2を時分割する96回）だけアドレス
が指定されると、一致判定回路26の出力はたとえばハイ
レベルに変わる。

このようにしてROM28から出力される波形データDa〜D
cにはデータ変換回路30によってデータの変換が施され
る。すなわちデコーダ29からはレジスタCNT12の第３ビ
ット〜第０ビットのデータが導出され、これに基づいて
前述したようにデータの変換が施される。データ変換回
路30における変換態様は第11表に示される。

すなわち角度θe1においては、レジスタCNT12に記憶さ
れる値が「０」であるから、波形データDa〜Dcがそのま
ま波形データEa〜Ecとして出力される。波形データ▲
▼〜▲▼は波形データEa〜Ecをそれぞれ反転した
データである。また角度θe2においては、レジスタCNT1
2の値は「６」であるから、波形データ▲▼が波形
データEaとして出力され、波形データ▲▼が波形デ
ータEbとして出力され、波形データ▲▼が波形デー
タEcとして出力される。

このように各期間θe1,θe2においては第11表に示さ
れるようにデータ変換回路30は波形データDa〜Dcおよび
波形データ▲▼〜▲▼を、デコーダ29からのデ
ータに基づいて異なる態様で波形データEa〜Ecおよび波
形データ▲▼〜▲▼として導出する。

このようにしてデータ変換回路30によって180度分の
波形データDa〜Dcから１周期分の波形データEa〜Ec,▲
▼〜▲▼がデータ変換によって作成される。

したがって、波形データEa〜Ecに基づいて動作される
コンプレッサ42の各コイル42a〜42cには、第11図に示さ
れる三相交流を構成する正弦波l5a〜l5cに近い電圧降下
が生じる。なお第11図において、正弦波l5a〜l5cは波形
データEa〜Ecに個別的に対応している。

遅延動作 上述したように変換された波形データEa〜Ec,▲
▼〜▲▼は立上り遅延回路31によって所望の遅延時
間ｄでその立上りが遅延される。このような出力信号に
遅延を必要とする理由は、前述したパワートランジスタ
Tr1〜Tr6はターンオフ時間が遅いので、たとえばトラン
ジスタTr1とTr2との各ベースに相互に反転された信号が
与えられた場合、一時的に双方のトランジスタTr1,Tr2
が導通状態となる。これによってトランジスタTr1,Tr2
を介して過大な電流が流れてしまうことがある。このよ
うな事態を防止するために立上り遅延回路31は波形デー
タEa〜Ec,▲▼〜▲▼の立上りを遅延してい
る。すなわち第12図（１）に示されるように波形データ
Da（第３表の波形データDa）がデータ変換回路30に出力
された場合にはレジスタCNT12の数値が「０」である場
合には、データ変換回路31からは第12図（２）および第
12図（３）に示されるような波形データEaおよび波形デ
ータ▲▼がそれぞれ出力される。

この波形データEaおよび波形データ▲▼は立上り
遅延回路31でその立上りだけが遅延時間ｄだけ遅延され
る。立上り遅延回路31からの出力信号Faおよび出力信号
▲▼は第12図（４）および第12図（５）にそれぞれ
示されるとおりである。

なお立上り遅延回路31からの出力信号Fa〜Fc,▲
▼〜▲▼は出力回路32によって20mAの吸込み電流で
出力される。したがって出力端子T1〜T6からは反転され
た信号が出力される。出力端子T1,T2から出力される信
号Pa,▲▼は第12図（６）および第12図（７）にそ
れぞれ示されるとおりである。前記信号Pa,▲▼は
ホトラプラ40を介して反転され、制御信号R1,▲▼
となる。したがって、前記出力信号R1,▲▼は第12
図（４）および第12図（５）にそれぞれ示される出力信
号Fa,▲▼に対応し、トランジスタTr1,Tr2の同時導
通が免れる。

信号発生回路21においては、レジスタCONTの第３ビッ
ト〜第０ビットは遅延時間ｄを設定するために設けられ
ている。遅延時間ｄとレジスタCONTの第３ビット〜第０
ビットとの値の関係は第12表に示されるとおりである。

このように本実施例においては使用されるパワートラ
ンジスタTr1〜Tr6の種類によって所望の遅延時間ｄを選
択的に与えることができる。

このようにして端子T1〜T6から出力される信号Pa〜P
c,▲▼〜▲▼はホトカプラ40を介してパワート
ランジスタTr1〜Tr6に与えられ、これによってコンプレ
ッサ42に与えられる印加電圧を制御し、コンプレッサ42
における回転が制御される。

このように本実施例においては各レジスタに記憶され
る初期値データＦに基づいてアドレスの指定データの変
換がハードウエアによって行われる。したがってこのよ
うなアドレスの指定およびデータの変換のためのプログ
ラムを作成する必要がなく、プログラム作成の負担が大
幅に軽減される。しかもCPU34の命令サイクルタイムが
プログラムのサブルーチンの長さに依存して波形に変化
が生ずることがないので、高精度の信号を出力すること
ができる。したがってたとえば遅延時間ｄを最適な値に
細かく設定するなどの信号処理を施すこともできる。

さらに、ライン切換スイッチによって、メモリ−CPU
間およびメモリ−波形発生回路間のデータ転送を転送す
べきデータの読出しのタイミングに応じて切換えるよう
に構成し、データバス占有の問題を解消しているので、
前記波形データおよび動作プログラムを同一のメモリに
ストアすることができる。したがって前記信号発生回路
の開発段階時におけるピギーバックによるスペース占有
量が軽減でき、その結果、プログラムおよびデータの作
成での負担が大幅に軽減される。

本実施例においては、モータを駆動する構成に関連し
て説明しているけれども、このことは制限されることで
はない。

発明の効果 以上のように本発明によれば、中央処理回路に関与す
ることなく、アドレス指定手段によって指定されたアド
レスからメモリ上の波形データが読出されるので、前記
波形データを読出すためのプログラムを必要としない。
また読取られた波形データは信号処理手段によって信号
処理が施されるので、このような信号処理に関するプロ
グラムも必要としない。さらにアドレス指定手段および
信号処理手段は中央処理回路とは独立して設けられてお
り、高速度で実行することができるので、高精度のパル
ス波形を有する信号を出力することができる。さらにま
た切換手段によって信号処理手段への波形データの読出
しおよび中央処理回路への動作プログラムの読出しを切
換えるので、前記波形データおよび動作プログラムを同
一のメモリに記憶することができる。

したがって、開発段階時からのプログラムの作成およ
び波形データなどの調整における負担を大幅に軽減する
ことができる。

【図面の簡単な説明】

第１図は本発明の一実施例である信号発生回路21の簡略
化した構成を示すブロック図、第２図は信号発生回路21
によってコンプレッサ42の動作状態を制御する場合の構
成を示すブロック図、第３図は信号発生回路21の具体的
構成を示すブロック図、第４図は信号発生回路21の動作
を説明するためのフローチャート、第５図は波形データ
の作成に使用される３相交流および三角波の波形を示す
波形図、第６図は第５図の時間θ１部分を拡大して示す
波形図、第７図は30度分の波形データから１周期分の信
号を発生する信号の変換動作を説明するための３相交流
の波形図、第８図は60度分の波形データから１周期分の
信号を発生する信号の変換動作を説明するための３相交
流の波形図、第９図は120度分の波形データから１周期
分の信号を発生する信号の変換動作を説明するための３
相交流の波形図、第10図は90度分の波形データから１周
期分の信号を発生する信号の変換動作を説明するための
３相交流の波形図、第11図は180度分の波形データから
１周期分の信号を発生する信号の変換動作を説明するた
めの３相交流の波形図、第12図は立上り遅延回路31にお
ける遅延動作を説明するための波形図、第13図は先行技
術の信号発生回路１の構成を示すブロック図、第14図は
先行技術の問題を解決するために考えられる信号発生回
路15の簡略化した構成を示すブロック図、第15図は開発
段階時でのEPROMへのプログラム作成に用いられるピギ
ーバック51の構成を示す斜視図である。 21……信号発生回路、23……アップカウンタ、24……ア
ドレス信号発生回路、26……一致判定回路、27……マル
チプレクサ、28……リードオンリメモリ（ROM）、29…
…デコーダ、30……データ変換回路、31……立上り遅延
回路、32……出力回路、34……中央処理回路（CPU）、3
5……アドレス指定手段、36……信号処理手段、40……
ホトカプラ、41……電源、42……コンプレッサ、47a〜4
7c……ライン切換スイッチ、CONT,STRT,END,SAMP,CNT1
2,CNTFF……レジスタ、Bk……バス切換信号、Ｐ……動
作プログラム、Da〜Dc……波形データ

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】動作プログラムに基づいて、信号を処理す
   る中央処理回路と、 前記中央処理回路にデータバスを介して接続され、出力
   する信号に関し基準となる初期値データが記憶される１
   つまたは複数のレジスタと、 前記動作プログラム、および出力する信号に関する波形
   データが記憶されるメモリと、 前記レジスタに記憶される初期値データに基づいて前記
   メモリに記憶される波形データのアドレスを指定するア
   ドレス指定手段と、 前記メモリからの波形データに応答し、前記レジスタに
   記憶される初期値データに基づいて、前記波形データに
   信号処理を施して、外部に信号を出力する信号処理手段
   と、 前記メモリから中央処理回路への動作プログラムの読出
   し、および前記メモリから信号処理手段への波形データ
   の読出しに対応して、中央処理回路とメモリとの間のデ
   ータバス、および信号処理手段とメモリとの間のデータ
   バスを切換える切換手段とを含むことを特徴とする信号
   発生回路。