JP2024520565A - サンプリング位相ロックループ - Google Patents

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Abstract

特定の態様では、サンプラは、サンプリングキャパシタと、サンプリングキャパシタに結合されているプリチャージスイッチと、サンプリングキャパシタに結合されている１つ以上の放電回路と、サンプリングキャパシタに結合されている基準電圧回路とを含む。基準電圧回路は、供給電圧に基づいて基準電圧を生成し、サンプリングキャパシタ上の電圧と基準電圧との電圧差を生成するように構成されている。

Description

関連出願の相互参照
[0001] 本出願は、２０２１年６月７日に米国特許庁に出願され、２０２２年３月１５日に米国特許庁によって特許第１１，２７７，１４０号として発行された、非仮出願第１７／３４０，９１４号に対する優先権及び利益を主張するものであり、この非仮出願の内容全体は、その全体が以下に完全に記載されるかのように、かつ全ての適用可能な目的のために、本明細書に組み込まれる。
発明の背景
分野
[0002] 本開示の諸態様は、全般的に、位相ロックループ（phase-locked loop；ＰＬＬ）に関し、より詳細には、サンプリングＰＬＬに関する。
[0003] 位相ロックループ（ＰＬＬ）は、基準信号の周波数を対応する量で逓倍することによって、所望の周波数を有する信号を生成するために、使用することができる。例えば、ＰＬＬは、ワイヤレスデバイスにおいて、所望の周波数を有する局部発振器信号を生成するために使用することができる。
[0004] 以下では、１つ以上の実装形態の簡略化された概要が、そのような実装形態の基本的理解をもたらすために提示される。この「発明の概要」は、想到されている全ての実装形態の広範囲にわたる概観ではなく、全ての実装形態の主要な要素又は重要な要素を特定することも、いずれか又は全ての実装形態の範囲を明示することも意図するものではない。その唯一の目的は、後に提示される「発明を実施するための形態」に対する導入部として、１つ以上の実装形態のいくつかの構想を簡略化された形式で提示することである。
[0005] 第１の態様は、サンプラに関する。このサンプラは、サンプリングキャパシタと、サンプリングキャパシタに結合されているプリチャージスイッチと、サンプリングキャパシタに結合されている１つ以上の放電回路と、サンプリングキャパシタに結合されている基準電圧回路とを含む。基準電圧回路は、供給電圧に基づいて基準電圧を生成し、サンプリングキャパシタ上の電圧と基準電圧との電圧差を生成するように構成されている。
[0006] 第２の態様は、装置に関する。この装置は、サンプリングキャパシタと、サンプリングキャパシタに結合されているプリチャージスイッチと、サンプリングキャパシタに結合されている１つ以上の放電回路と、サンプリングキャパシタに結合されている基準電圧回路とを含む。基準電圧回路は、第１のキャパシタと、第２のキャパシタと、第１のキャパシタと第２のキャパシタとの間に結合されている、第１のスイッチと、第２のキャパシタと並列に結合されている、第２のスイッチと、サンプリングキャパシタ及び第１のキャパシタに結合されている、差分回路とを含む。
[0007] 第３の態様は、サンプリングの方法に関する。この方法は、サンプリングキャパシタを供給電圧まで充電することと、サンプリング電圧を生成するために、位相誤差に基づいてサンプリングキャパシタ上の電荷の一部分を放電することと、供給電圧に基づいて基準電圧を生成することと、サンプリング電圧と基準電圧との差分電圧を生成することとを含む。
[0008] 第４の態様は、サンプリングするための装置に関する。この装置は、サンプリングキャパシタを供給電圧まで充電するための手段と、サンプリング電圧を生成するために、位相誤差に基づいてサンプリングキャパシタ上の電荷の一部分を放電するための手段と、供給電圧に基づいて基準電圧を生成するための手段と、サンプリング電圧と基準電圧との差分電圧を生成するための手段とを含む。
[0009] 本開示の特定の態様による、位相ロックループ（ＰＬＬ）の一実施例を示す。 [0010] 本開示の特定の態様による、ループフィルタの例示的実装形態を示す。 [0011] 本開示の特定の態様による、サンプラの例示的実装形態を示す。 [0012] 本開示の特定の態様による、位相補間を使用するサンプラの例示的実装形態を示す。 [0013] 本開示の特定の態様による、基準電圧回路の一実施例を示す。 [0014] 本開示の特定の態様による、基準電圧回路の別の実施例を示す。 [0015] 本開示の特定の態様による、サンプラ内のスイッチの例示的実装形態を示す。 [0016] 本開示の特定の態様による、図７に示された例示的なサンプラにおける例示的な信号を示すタイミング図である。 [0017] 本開示の特定の態様による、位相検出器の例示的実装形態を示す。 [0018] 本開示の特定の態様による、例示的なワイヤレスデバイスを示す。 [0019] 本開示の特定の態様による、トランシーバを含む電子デバイスを含む、環境の図である。 [0020] 本開示の特定の態様による、サンプリングの方法を示すフローチャートである。
[0021] 添付図面に関連して、以下に記載される「発明を実施するための形態」は、様々な構成の説明として意図されているものであり、本明細書で説明される構想を実践することが可能な、唯一の構成を表すことを意図するものではない。「発明を実施するための形態」は、様々な構想の完全な理解をもたらすことを目的とする、具体的な詳細を含む。しかしながら、当業者には、これらの具体的な詳細を伴わずとも、これらの構想を実践することができる点が明らかとなるであろう。場合によっては、そのような構想を不明瞭にすることを回避するために、周知の構造及び構成要素は、ブロック図の形式で示されている。
[0022] 図１は、本開示の特定の態様による、位相ロックループ（ＰＬＬ）１１０の一実施例を示す。ＰＬＬ１１０は、例えば、ワイヤレスデバイスにおいて、（例えば、周波数アップコンバージョン及び／又は周波数ダウンコンバージョンのための）局部発振器信号を生成するために使用することができる。この実施例では、ＰＬＬ１１０は、位相検出器１２０、サンプラ１３０、ループフィルタ１３５、電圧制御発振器（voltage controlled oscillator；ＶＣＯ）１４０、及び分周器１５０を含む。位相検出器１２０はまた、位相周波数検出器（phase frequency detector；ＰＦＤ）、位相比較器、又は別の用語で呼ばれる場合もある。
[0023] 位相検出器１２０は、第１の入力１２２、第２の入力１２４、及び出力１２６を有する。第１の入力１２２は、基準信号（「ｒｅｆ」と標識）を受信するように構成されている。基準信号（例えば、基準クロック信号）は、水晶発振器（図示せず）又は別の供給源から入来し得る。サンプラ１３０は、位相検出器１２０の出力１２６に結合されている入力１３２と、出力１３４とを有する。ループフィルタ１３５は、サンプラ１３０の出力１３４とＶＣＯ１４０の制御入力１４２との間に結合されている。以下で更に論じられるように、ＶＣＯ１４０は、ＶＣＯ１４０の制御入力１４２における電圧によって制御される周波数（「ｆＶＣＯ」と標識）を有する、出力信号を生成するように構成されている。この出力信号は、ＰＬＬ１１０の出力１１２に結合されている、ＶＣＯ１４０の出力１４４において出力される。それゆえ、この実施例では、ＶＣＯ１４０の出力信号が、ＰＬＬ１１０の出力信号を提供する。
[0024] 分周器１５０は、入力１５２及び出力１５４を有する。分周器１５０の入力１５２は、ＶＣＯ１４０の出力１４４に結合されており、分周器１５０の出力１５４は、位相検出器１２０の第２の入力１２４に結合されている。それゆえ、この実施例では、ＶＣＯ１４０の出力信号は、フィードバックループ１５５を介して、分周器１５０を経て位相検出器１２０の第２の入力１２４にフィードバックされる。一実施例では、分周器１５０は、フィードバック信号（「ｆｂ」と標識）を生成するために、ＶＣＯ１４０の出力信号の周波数を、分周比Ｎで分周するように構成されている。それゆえ、この実施例では、フィードバック信号は、ｆＶＣＯ／Ｎにほぼ等しい周波数を有する。フィードバック信号は、分周器１５０の出力１５４において出力され、位相検出器１２０の第２の入力１２４に入力される。
[0025] 動作中、位相検出器１２０は、第１の入力１２２において基準信号を受信し、第２の入力１２４においてフィードバック信号を受信する。位相検出器１２０は、基準信号とフィードバック信号との位相誤差を検出して、検出された位相誤差を示す位相誤差信号を生成し、その位相誤差信号を出力１２６において出力するように構成されている。いくつかの実装形態では、位相誤差信号は、検出された位相誤差の関数である幅を有する、パルスを含む。一実施例では、検出された位相誤差は、フィードバック信号のエッジ（例えば、立ち上がりエッジ又は立ち下がりエッジ）と基準信号のエッジ（例えば、立ち上がりエッジ又は立ち下がりエッジ）との時間誤差（すなわち、時間差）として表すことができる。この実施例では、パルスの幅は、フィードバック信号のエッジと基準信号のエッジとの時間誤差に等しいか、又は比例している。
[0026] サンプラ１３０は、位相検出器１２０からの位相誤差信号をサンプリングして、そのサンプリングされた位相誤差信号をループフィルタ１３５に出力するように構成されている。サンプリングされた位相誤差信号は、電圧又は電流とすることができる。ループフィルタ１３５は、サンプリングされた位相誤差信号を、ＶＣＯ１４０の制御入力１４２に入力される電圧へとフィルタリングして、ＶＣＯ１４０の出力周波数を制御する。
[0027] ＰＬＬ１１０のフィードバックループ１５５は、位相検出器１２０、サンプラ１３０、及びループフィルタ１３５に、ＶＣＯ１４０の制御入力１４２における電圧を、フィードバック信号と基準信号との位相誤差を低減する方向に調節させる。ＰＬＬ１１０がロックされている場合、ＶＣＯ１４０の出力周波数は、分周器１５０の分周比Ｎによって逓倍された、基準信号の周波数にほぼ等しい。換言すれば、出力周波数は、次式によって与えられる：
ｆＶＣＯ＝Ｎ・ｆｒｅｆ （１）
ここで、ｆｒｅｆは、基準周波数（すなわち、基準信号の周波数）である。それゆえ、この実施例では、ＶＣＯ１４０の出力周波数は、基準周波数の倍数であり、式（１）に基づいて、分周器１５０の分周比Ｎを適宜に設定することによって、所望の周波数に設定することができる。
[0028] 一実施例では、分周器１５０の分周比Ｎは、２以上の整数である。この実施例では、ＶＣＯ１４０の出力周波数は、基準周波数の整数倍である。
[0029] いくつかの実装形態では、ＰＬＬ１１０は、分周器１５０を使用して非整数分周比を実現するために、デルタシグマ変調器（delta－sigma modulator；ＤＳＭ）１６０を更に含む。本明細書で使用される場合、「非整数分周比」という用語は、小数部を含む分周比を指す場合がある。この実施例では、ＤＳＭ１６０は、入力１６２及び出力１６４を有する。ＤＳＭ１６０の出力１６４は、分周器１５０の制御入力１５６に結合されている。この実施例では、分周器１５０は、制御入力１５６を介してＤＳＭ１６０から受信される分周比制御信号に基づいて、分周器１５０の分周比Ｎを、複数の整数値のうちのいずれか１つに設定するように構成されている。
[0030] 動作中、ＤＳＭ１６０は、所望の非整数分周値を示す周波数制御信号（例えば、周波数制御ワード）を受信するように構成されている。次いで、ＤＳＭ１６０は、基準信号の複数のサイクルにわたって、分周比の平均値が所望の非整数分周値にほぼ等しくなるように、分周器１５０の分周比を変調する。ＤＳＭ１６０は、分周比の平均値が所望の非整数分周値にほぼ等しくなるように、分周比制御信号を使用して、基準信号の複数のサイクルにわたって分周比の整数値を変化させることによって、分周比を変調することができる。例えば、ＤＳＭ１６０は、分周器１５０の分周比を、４サイクルのうちの３つに関して６に設定し、４サイクルのうちの１つに関して７に設定することによって、基準信号の４サイクルにわたる６．２５の平均非整数分周値を実現することができる。ＤＳＭ１６０は、一次ＤＳＭ、二次マルチステートノイズシェーピング（multi-state noise shaping；ＭＡＳＨ）ＤＳＭ、三次ＭＡＳＨ ＤＳＭ、又は別のタイプのＤＳＭを用いて実装することができる。この実施例では、分周器１５０及びＤＳＭ１６０は、「フラクショナルＮ型分周器」を実装している。
[0031] 図２は、特定の態様による、ループフィルタ１３５の例示的実装形態を示す。この実施例では、ループフィルタ１３５は、キャパシタ２１０及び積分経路２２０を含む。更には、ＶＣＯ１４０の制御入力１４２は、第１の制御入力１４２－１及び第２の制御入力１４２－２を含む。
[0032] この実施例では、キャパシタ２１０の第１の端子２１２は、サンプラ１３０の出力１３４とＶＣＯ１４０の第１の制御入力１４２－１との間のノードに結合されており、キャパシタ２１０の第２の端子２１４は、接地（又は、接地として機能するように構成されている何らかの基準電圧）に結合されている。キャパシタ２１０上の電圧（「ｖｔｕｎｅ」と標識）は、ＶＣＯ１４０の出力周波数を調整するために、ＶＣＯ１４０の第１の制御入力１４２－１に入力される。
[0033] 積分経路２２０は、サンプラ１３０の出力１３４とＶＣＯ１４０の第２の制御入力１４２－２との間に結合されている。積分経路２２０は、電圧ｖｔｕｎｅを積分して、その積分に基づいて、ＶＣＯ１４０の出力周波数を、第２の制御入力１４２－２を介して更に調整するように構成されている。図２の実施例では、積分経路２２０は、アナログデジタル変換器（analog-to-digital converter；ＡＤＣ）２２５及びアキュムレータ２３０を含む。ＡＤＣ２２５は、電圧ｖｔｕｎｅをデジタル信号に変換するように構成されており、アキュムレータ２３０は、そのデジタル信号を積分するように構成されている。それゆえ、この実施例では、積分経路２２０は、デジタル領域における積分を実行する。
[0034] しかしながら、ループフィルタ１３５は、図２に示されている例示的実装形態に限定されるものではない点を理解されたい。例えば、他の実装形態では、ループフィルタ１３５は、サンプラ１３０の出力１３４に結合されているローパスフィルタ（例えば、抵抗器－キャパシタ（resistor-capacitor；ＲＣ）フィルタ）を含み得る。
[0035] 一実施例では、ＶＣＯ１４０は、インダクタ－キャパシタ（inductor-capacitor；ＬＣ）タンク（図示せず）を含み得るものであり、この場合、ＬＣタンクの静電容量を調整することによって、ＶＣＯ１４０の出力周波数が調整される。この実施例では、ＬＣタンクは、第１の制御入力１４２－１を介した電圧ｖｔｕｎｅによって静電容量が調整される、１つ以上のキャパシタ（例えば、バラクタ）と、第２の制御入力１４２－２を介した積分経路２２０の出力によって静電容量が調整される、１つ以上のキャパシタ（例えば、キャパシタバンク）とを含み得る。しかしながら、ＶＣＯ１４０は、この実施例に限定されるものではなく、ＶＣＯ１４０は、他のタイプのＶＣＯ回路を用いて実装することができる点を理解されたい。
[0036] 図３は、特定の態様による、サンプラ１３０の例示的実装形態を示す。この実施例では、サンプラ１３０は、放電回路３０８、サンプリングキャパシタ３２０、プリチャージスイッチ３２５、及びサンプリングスイッチ３３０を含む。
[0037] 以下で更に論じられるように、放電回路３０８は、基準信号とフィードバック信号との位相誤差を示す、サンプリングされた電圧（「Ｖｓ」と標識）を生成するために、位相検出器１２０からの位相誤差信号に基づいて、サンプリングキャパシタ３２０を放電させるように構成されている。図３に示されている実施例では、放電回路３０８は、トランジスタ３１０及び抵抗器３１５を含む。トランジスタ３１０のゲートは、サンプラ１３０の入力１３２に結合されており、抵抗器３１５は、トランジスタ３１０のドレインとサンプリングキャパシタ３２０の第１の端子３２２との間に結合されている。この実施例では、トランジスタ３１０のソースは、接地に結合されており、サンプリングキャパシタ３２０の第２の端子３２４は、接地に結合されている。しかしながら、サンプラ１３０は、図３に示されている実施例に限定されるものではない点を理解されたい。他の実装形態では、抵抗器３１５を、トランジスタ３１０のソースとサンプリングキャパシタ３２０の第１の端子３２２との間に結合させることができ、トランジスタ３１０のドレインを、接地に結合させることができる。図３では１つの放電回路３０８が示されているが、サンプラ１３０は、並列に結合されている複数の放電回路を含む得るものであり、この場合、各放電回路が、それぞれの抵抗器及びそれぞれのトランジスタを含み得る点を理解されたい。
[0038] プリチャージスイッチ３２５は、電圧レギュレータ３４０の出力３４４とサンプリングキャパシタ３２０の第１の端子３２２との間に結合されており、サンプリングスイッチ３３０は、サンプリングキャパシタ３２０の第１の端子３２２とサンプラ１３０の出力１３４との間に結合されている。この実施例では、電圧レギュレータ３４０は、給電レール３５０に結合されている入力３４２を有する。電圧レギュレータ３４０は、給電レール３５０上の電圧から、電圧レギュレータ３４０の出力３４４における調整された供給電圧Ｖｄｄを生成するように構成されている。それゆえ、この実施例では、供給電圧Ｖｄｄが、サンプラ１３０に供給される。電圧レギュレータ３４０は、低ドロップアウト（low-dropout；ＬＤＯ）レギュレータ、スイッチングレギュレータ、又は別のタイプの電圧レギュレータを用いて実装することができる。
[0039] この実施例では、プリチャージスイッチ３２５及びサンプリングスイッチ３３０は、コントローラ３６０によって制御される。この点に関連して、コントローラ３６０は、プリチャージスイッチ３２５の制御入力３２７に結合されており、サンプリングスイッチ３３０の制御入力３３２に結合されている。この実施例では、コントローラ３６０は、制御入力３２７を介してプリチャージスイッチ３２５のオン／オフ状態を制御し、制御入力３３２を介してサンプリングスイッチ３３０のオン／オフ状態を制御するように構成されている。プリチャージスイッチ３２５は、制御入力３２７に結合されているゲートを有するトランジスタ、トランスミッションゲート、又は別のタイプのスイッチを用いて実装することができる。同様に、サンプリングスイッチ３３０は、制御入力３３２に結合されているゲートを有するトランジスタ、トランスミッションゲート、又は別のタイプのスイッチを用いて実装することができる。
[0040] 位相誤差信号をサンプリングするために、サンプリングキャパシタ３２０は、最初に、プリチャージ段階中に供給電圧Ｖｄｄまでプリチャージされる。このことを達成するために、コントローラ３６０が、プリチャージスイッチ３２５をオンにすることにより、サンプリングキャパシタ３２０は、プリチャージスイッチ３２５を介して供給電圧Ｖｄｄまでプリチャージされることが可能となる。コントローラ３６０はまた、プリチャージ段階中に、サンプリングスイッチ３３０をオフにすることもできる。サンプリングキャパシタ３２０がプリチャージされた後、コントローラ３６０は、プリチャージスイッチ３２５をオフにする。
[0041] プリチャージ段階の後、トランジスタ３１０のゲートが、位相検出器１２０からの位相誤差信号によって駆動される。一実施例では、位相誤差信号は、基準信号とフィードバック信号との検出された位相誤差（例えば、フィードバック信号のエッジと基準信号のエッジとの時間誤差）の関数である幅を有する、パルスを含む。この実施例では、位相誤差信号は、検出された位相誤差の関数であるパルスの幅に等しい持続時間にわたって、トランジスタ３１０をオンにする。それゆえ、トランジスタ３１０は、検出された位相誤差の関数である持続時間にわたって、オンにされる。
[0042] トランジスタ３１０が、位相誤差信号によってオンにされると、トランジスタ３１０は、抵抗器３１５を接地に結合する。このことにより、サンプリングキャパシタ３２０上の電荷の一部分が、抵抗器３１５を介して接地に放電される。この段階中、プリチャージスイッチ３２５及びサンプリングスイッチ３３０は、オフにされたままである。時間の関数としてのサンプリングされた電圧は、次式によって与えられる：
Figure 2024520565000002
ここで、Ｖｓ（ｔ）は、時間の関数としてのサンプリングされた電圧であり、ｔは、放電の開始からの時間であり、Ｒは、抵抗器３１５の抵抗であり、Ｃは、サンプリングキャパシタ３２０の静電容量である。
[0043] サンプリングキャパシタ３２０から放電される電荷の量は、検出された位相誤差の関数である位相誤差信号によって、トランジスタ３１０がオンにされる持続時間の、関数である。結果として、サンプリングキャパシタ３２０から放電される電荷の量は、検出された位相誤差の関数である。それゆえ、放電の終了時における、サンプリングキャパシタ３２０上のサンプリングされた電圧Ｖｓは、検出された位相誤差の関数であり、それゆえ、位相誤差情報を提供している。一実施例では、放電の終了時におけるサンプリングされた電圧Ｖｓは、次式によって与えられる：
Figure 2024520565000003
ここで、Δｔは、位相誤差信号のパルス幅であり、式（３）におけるＶｓが、放電の終了時におけるサンプリングされた電圧である。この実施例では、パルス幅Δｔは、フィードバック信号のエッジと基準信号のエッジとの時間誤差に、ほぼ等しいものとすることができる。位相誤差信号がサンプリングされた後（すなわち、トランジスタ３１０がパルスの終了時にオフにされた後）、コントローラ３６０は、サンプリングスイッチ３３０をオンにして、サンプリングキャパシタ３２０をサンプラ１３０の出力１３４に結合する。
[0044] 特定の態様では、基準信号の各サイクルにおいて、位相検出器１２０は、基準信号とフィードバック信号との位相誤差を検出して、対応する位相誤差信号をサンプラ１３０に出力し、サンプラ１３０は、その位相誤差信号をサンプリングして、対応するサンプリングされた電圧Ｖｓを出力する。それゆえ、これらの態様では、位相誤差は、基準信号の１サイクルごとに１回、検出されてサンプリングされる。
[0045] 上述のように、ＤＳＭ１６０を使用して、分周器１５０の分周比を変調することによって、非整数分周値を実現することができる。しかしながら、分周器１５０の分周比を変調することにより、フィードバック信号内に量子化誤差が導入される。量子化誤差は、基準信号とフィードバック信号との時間誤差の変動を引き起こすことにより、性能を低下させる。量子化誤差は、以下で更に論じられるように、サンプラ１３０において位相補間を実行することによって、実質的に相殺することができる。
[0046] 図４は、本開示の特定の態様による、位相補間を採用している、サンプラ１３０及び位相検出器１２０の例示的実装形態を示す。この実施例では、サンプラ１３０は、サンプリングキャパシタ３２０の第１の端子３２２と接地との間に、並列に結合されている複数の放電回路３０８－１～３０８－Ｍを含む。放電回路３０８－１～３０８－Ｍのそれぞれは、それぞれのトランジスタ３１０－１～３１０－Ｍと、それらそれぞれのトランジスタ３１０－１～３１０－Ｍのドレイン又はソースとサンプリングキャパシタ３２０の第１の端子３２２との間に結合されている、それぞれの抵抗器３１５－１～３１５－Ｍとを含む。この実施例では、サンプラ１３０の入力１３２は、複数の入力１３２－１～１３２－Ｍを含み、この場合、入力１３２－１～１３２－Ｍのそれぞれが、放電回路３０８－１～３０８－Ｍのうちのそれぞれの１つに結合されており、より詳細には、放電回路３０８－１～３０８－Ｍのうちのそれぞれの１つの、トランジスタ３１０－１～３１０－Ｍのゲートに結合されている。
[0047] この実施例では、位相検出器１２０は、遅延回路４１０、第１のパルス回路４２０、第２のパルス回路４３０、及び複数のマルチプレクサ４５０－１～４５０－Ｍを含む。第１のパルス回路４２０は、第１の入力４２２、第２の入力４２４、及び出力４２６を有する。第１の入力４２２は、位相検出器１２０の第１の入力１２２に結合されており、第２の入力４２４は、位相検出器１２０の第２の入力１２４に結合されている。それゆえ、第１の入力４２２は、基準信号を受信し、第２の入力４２４は、フィードバック信号を受信する。図４では、このフィードバック信号は、位相検出器１２０の内部で「ｆｂ１」と呼ばれる。
[0048] 第２のパルス回路４３０は、第１の入力４３２、第２の入力４３４、及び出力４３６を有する。第１の入力４３２は、位相検出器１２０の第１の入力１２２に結合されており、それゆえ、基準信号を受信する。遅延回路４１０は、位相検出器１２０の第２の入力１２４と第２のパルス回路４３０の第２の入力４３４との間に結合されている。遅延回路４１０は、フィードバック信号を（例えば、ＶＣＯ１４０の約１サイクル（すなわち、周期）に等しい遅延で）遅延させて、結果として得られる遅延されたフィードバック信号（「ｆｂ２」と標識）を、第２のパルス回路４３０の第２の入力４３４に出力するように構成されている。一実施例では、遅延回路４１０は、ＶＣＯ１４０の出力信号によってクロックされる、遅延フリップフロップを用いて実装することができる。
[0049] マルチプレクサ４５０－１～４５０－Ｍのそれぞれは、第１の入力４５２－１～４５２－Ｍ、第２の入力４５４－１～４５４－Ｍ、出力４５６－１～４５６－Ｍ、及び選択入力４５８－１～４５８－Ｍを有する。マルチプレクサ４５０－１～４５０－Ｍのそれぞれの第１の入力４５２－１～４５２－Ｍは、第１のパルス回路４２０の出力４２６に結合されており、マルチプレクサ４５０－１～４５０－Ｍのそれぞれの第２の入力４５４－１～４５４－Ｍは、第２のパルス回路４３０の出力４３６に結合されている。図４の実施例では、位相検出器１２０の出力１２６は、複数の出力１２６－１～１２６－Ｍを含み、この場合、出力１２６－１～１２６－Ｍのそれぞれが、サンプラ１３０の入力１３２－１～１３２－Ｍのうちのそれぞれの１つに結合されている。この実施例では、マルチプレクサ４５０－１～４５０－Ｍのそれぞれの出力４５６－１～４５６－Ｍは、出力１２６－１～１２６－Ｍのうちのそれぞれの１つに結合されている。図４に示されているように、マルチプレクサ４５０－１～４５０－Ｍのそれぞれの出力４５６－１～４５６－Ｍは、放電回路３０８－１～３０８－Ｍのうちのそれぞれの１つに結合されており、より詳細には、放電回路３０８－１～３０８－Ｍのうちのそれぞれの１つの、トランジスタ３１０－１～３１０－Ｍのゲートに結合されている。
[0050] マルチプレクサ４５０－１～４５０－Ｍのそれぞれの選択入力４５８－１～４５８－Ｍは、デジタルコードｄ＜Ｍ－１：０＞の、それぞれのビットを受信するように構成されている。マルチプレクサ４５０－１～４５０－Ｍのそれぞれは、それぞれのビットのビット値に基づいて、それぞれの第１の入力４５２－１～４５２－Ｍ又はそれぞれの第２の入力４５４－１～４５４－Ｍを選択し、その選択された入力をそれぞれの出力４５６－１～４５６－Ｍに結合するように構成されている。例えば、高ビット値は、それぞれの第１の入力４５２－１～４５２－Ｍの選択をトリガすることができ、その一方で、低ビット値は、それぞれの第２の入力４５４－１～４５４－Ｍの選択をトリガすることができ、又は、その逆も可能である。以下で更に論じられるように、デジタルコードｄ＜Ｍ－１：０＞は、サンプラ１３０における位相補間を制御する。
[0051] 動作中、第１のパルス回路４２０は、基準信号とフィードバック信号ｆｂ１との第１の時間誤差を検出して、第１の時間誤差にほぼ等しい幅を有する第１のパルスを生成し、その第１のパルスを出力４２６において出力するように構成されている。例えば、第１のパルス回路４２０は、フィードバック信号ｆｂ１のエッジ（例えば、立ち上がりエッジ又は立ち下がりエッジ）で、第１のパルスの立ち上がりエッジを生成し、基準信号のエッジ（例えば、立ち上がりエッジ又は立ち下がりエッジ）で、第１のパルスの立ち下がりエッジを生成するように構成することができる。
[0052] 第２のパルス回路４３０は、基準信号とフィードバック信号ｆｂ２との第２の時間誤差を検出して、第２の時間誤差にほぼ等しい幅を有する第２のパルスを生成し、その第２のパルスを出力４３６において出力するように構成されている。例えば、第２のパルス回路４３０は、フィードバック信号ｆｂ２のエッジ（例えば、立ち上がりエッジ又は立ち下がりエッジ）で、第２のパルスの立ち上がりエッジを生成し、基準信号のエッジ（例えば、立ち上がりエッジ又は立ち下がりエッジ）で、第２のパルスの立ち下がりエッジを生成するように構成することができる。遅延回路４１０の存在により、第２のパルスの立ち上がりエッジは、第１のパルスの立ち上がりエッジに対して、（例えば、ＶＣＯ１４０の約１サイクル）遅延してシフトされる。マルチプレクサ４５０－１～４５０－Ｍとの組み合わせで、遅延回路４１０は、以下で更に論じられるように、分周器１５０の分周比の変調によって引き起こされる量子化誤差の影響を相殺するための、位相補間を可能にする。
[0053] それゆえ、この実施例では、マルチプレクサ４５０－１～４５０－Ｍのそれぞれの第１の入力４５２－１～４５２－Ｍは、第１のパルス回路４２０から第１のパルスを受信し、マルチプレクサ４５０－１～４５０－Ｍのそれぞれの第２の入力４５４－１～４５４－Ｍは、第２のパルス回路４３０から第２のパルスを受信する。マルチプレクサ４５０－１～４５０－Ｍのそれぞれは、デジタルコードｄ＜Ｍ－１：０＞の、それぞれのビットのビット値に基づいて、第１のパルス又は第２のパルスを選択し、その選択されたパルスをそれぞれのトランジスタ３１０－１～３１０－Ｍのゲートに出力する。それゆえ、この実施例では、デジタルコードｄ＜Ｍ－１：０＞は、マルチプレクサ４５０－１～４５０－Ｍのパルス選択を制御することによって、第１のパルスによって駆動されるトランジスタ３１０－１～３１０－Ｍの数と、第２のパルスによって駆動されるトランジスタ３１０－１～３１０－Ｍの数とを制御する。
[0054] この実施例では、サンプラ１３０は、フィードバック信号ｆｂ１とフィードバック信号ｆｂ２との位相補間を実行し、この場合、デジタルコードｄ＜Ｍ－１：０＞が、第１のパルスによって駆動されるトランジスタ３１０－１～３１０－Ｍの数と、第２のパルスによって駆動されるトランジスタ３１０－１～３１０－Ｍの数とを制御することによって、位相補間を制御する。位相補間は、次式によって与えられるサンプリングされた電圧Ｖｓをもたらす：
Figure 2024520565000004
ここで、ｋは、第１のパルスによって駆動されるトランジスタ３１０－１～３１０－Ｍの数であり、Ｍは、トランジスタ３１０－１～３１０－Ｍの総数であり、ＴＶＣＯは、ＶＣＯ１４０の１サイクル（すなわち、周期）であり、Δｔは、フィードバック信号ｆｂ２と基準信号との時間誤差である。この実施例では、フィードバック信号ｆｂ１の立ち上がりエッジとフィードバック信号ｆｂ２の立ち上がりエッジとが、ＴＶＣＯの間隔で離れているため、第１のパルスは、ＴＶＣＯ＋Δｔにほぼ等しい幅を有し、第２のパルスは、Δｔにほぼ等しい幅を有する点に留意されたい。
[0055] 式（４）に示されているように、位相補間は、デジタルコードｄ＜Ｍ－１：０＞を使用して、第１のパルスによって駆動されるトランジスタ３１０－１～３１０－Ｍの数ｋを調節することによって、サンプリングされる電圧Ｖｓを調節する。特定の態様では、分周器１５０の分周比の変調によって引き起こされる量子化誤差の影響を相殺するために、位相補間を使用して、サンプリングされる電圧Ｖｓを調節することができる。
[0056] この点に関連して、ＰＬＬ１１０は、特定の態様による、位相補間を使用して量子化誤差を相殺するように構成されている、位相補間（phase interpolation；ＰＩ）制御回路４７０を含み得る。図４の実施例では、ＰＩ制御回路４７０は、複数の出力４７２－１～４７２－Ｍを有し、この場合、出力４７２－１～４７２－Ｍのそれぞれが、マルチプレクサ４５０－１～４５０－Ｍのうちのそれぞれの１つの、選択入力４５８－１～４５８－Ｍに結合されている。説明を容易にするために、ＰＩ制御回路４７０とマルチプレクサ４５０－１～４５０－Ｍとの個々の接続は、図４では明示的に示されていない。
[0057] 動作中、ＰＩ制御回路４７０は、ＤＳＭ１６０による分周比の変調によって引き起こされる量子化誤差の影響を相殺するために、第１のパルスによって駆動される必要があるトランジスタ３１０－１～３１０－Ｍの数ｋを決定する。例えば、ＤＳＭ１６０は、分周比の変調に起因する量子化誤差を示す、ＤＳＭ誤差信号を生成して、そのＤＳＭ誤差信号をＰＩ制御回路４７０に入力することができる。この実施例では、ＰＩ制御回路４７０は、ＤＳＭ誤差信号によって示される量子化誤差を相殺するために、第１のパルスによって駆動される必要があるトランジスタ３１０－１～３１０－Ｍの数ｋを決定することができる。次いで、ＰＩ制御回路４７０は、決定された数ｋに対応するデジタルコードｄ＜Ｍ－１：０＞を生成し、そのデジタルコードｄ＜Ｍ－１：０＞を、それぞれの出力４７２－１～４７２－Ｍを介してマルチプレクサ４５０－１～４５０－Ｍに出力することができる。これに応答して、マルチプレクサ４５０－１～４５０－Ｍは、トランジスタ３１０－１～３１０－Ｍのうちのｋ個を第１のパルスで駆動し、残りのトランジスタ３１０－１～３１０－Ｍ（すなわち、トランジスタ３１０－１～３１０－ＭのうちのＭ－ｋ個）を第２のパルスで駆動する。
[0058] この実施例で位相誤差信号をサンプリングするために、コントローラ３６０は、プリチャージスイッチ３２５をオンにして、プリチャージスイッチ３２５を介してサンプリングキャパシタ３２０を供給電圧Ｖｄｄまでプリチャージする。サンプリングキャパシタ３２０がプリチャージされた後、コントローラ３６０がプリチャージスイッチ３２５をオフにし、トランジスタ３１０－１～３１０－Ｍのゲートがオンにされ、この場合、上述のように、デジタルコードｄ＜Ｍ－１：０＞に基づいて、トランジスタ３１０－１～３１０－Ｍのうちのｋ個が第１のパルスによって駆動され、残りのトランジスタ３１０－１～３１０－Ｍ（すなわち、トランジスタ３１０－１～３１０－ＭのうちのＭ－ｋ個）が第２のパルスによって駆動される。このことにより、サンプリングキャパシタ３２０上の電荷の一部分が、抵抗器３１５－１～３１５－Ｍを介して接地に放電されることにより、上記の式（４）で与えられるサンプリングされた電圧Ｖｓがもたらされる。位相誤差信号がサンプリングされた後、コントローラ３６０は、サンプリングスイッチ３３０をオンにして、サンプリングキャパシタ３２０をサンプラ１３０の出力１３４に結合する。上記の手順を、基準信号の各サイクルにおいて実行することにより、基準信号の各サイクルにおいて、位相誤差を検出し、検出された位相誤差をサンプリングすることができる。
[0059] サンプラ１３０に関する課題は、サンプリングキャパシタ３２０をプリチャージするために電圧レギュレータ３４０（例えば、ＬＤＯレギュレータ）によって供給される供給電圧Ｖｄｄが、電圧レギュレータ３４０の有限の帯域幅に起因して変動することである。供給電圧Ｖｄｄの変動（fluctuation）（すなわち、変動（variation））は、所与の位相誤差に関して、サンプリングされる電圧Ｖｓを基準信号のサイクルごとに変化させることにより、サンプラ１３０の性能を低下させ、位相ノイズをもたらす。それゆえ、電圧レギュレータ３４０からの供給電圧Ｖｄｄのサイクルごとの変動に対する、サンプラ１３０のサンプリングされる電圧Ｖｓの依存性を、低減する必要がある。
[0060] 本開示の諸態様は、供給電圧に基づいて基準電圧を生成することによって、供給電圧変動の影響を低減する。基準電圧Ｖｒｅｆを、サンプリングされた電圧Ｖｓから減算することにより、制御電圧ｖｔｕｎｅが生成される。基準電圧Ｖｒｅｆは、供給電圧に基づいて生成されるため、基準電圧は、供給電圧変動に起因する、サンプリングされた電圧Ｖｓの変化に追従している。結果として、以下で更に論じられるように、サンプリングされた電圧Ｖｓから基準電圧Ｖｒｅｆを減算することにより、供給電圧変動の影響が相殺される。
[0061] 図５は、本開示の特定の態様による、サンプラ１３０が基準電圧回路５１５を更に含む一実施例を示す。基準電圧回路５１５は、以下で更に論じられるように、供給電圧に基づいて基準電圧Ｖｒｅｆを生成し、サンプリング電圧Ｖｓと基準電圧Ｖｒｅｆとの電圧差を生成するように構成されている。
[0062] 基準電圧回路５１５は、第１のキャパシタ５３０、第２のプリチャージスイッチ５５０、第２のキャパシタ５４０、第１のスイッチ５６０、第２のスイッチ５７０、及び差分回路５２０を含む。第２のプリチャージスイッチ５５０は、第１のキャパシタ５３０の第１の端子５３２と電圧レギュレータ３４０の出力３４４との間に結合されている。第１のキャパシタ５３０の第２の端子５３４は、接地に結合されている。第２のキャパシタ５４０と第２のスイッチ５７０とは、並列に結合されている。第１のスイッチ５６０は、第１のキャパシタ５３０の第１の端子５３２と第２のキャパシタ５４０の第１の端子５４２との間に結合されている。第２のキャパシタ５４０の第２の端子５４４は、接地に結合されている。
[0063] この実施例では、コントローラ３６０が、第２のプリチャージスイッチ５５０、第１のスイッチ５６０、及び第２のスイッチ５７０を制御する。この点に関連して、コントローラ３６０は、第２のプリチャージスイッチ５５０の制御入力５５２、第１のスイッチ５６０の制御入力５６２、及び第２のスイッチ５７０の制御入力５７２に結合されている。この実施例では、コントローラ３６０は、制御入力５５２を介して第２のプリチャージスイッチ５５０のオン／オフ状態を制御し、制御入力５６２を介して第１のスイッチ５６０のオン／オフ状態を制御し、制御入力５７２を介して第２のスイッチ５７０のオン／オフ状態を制御するように構成されている。第２のプリチャージスイッチ５５０、第１のスイッチ５６０、及び第２のスイッチ５７０はそれぞれ、トランジスタ、トランスミッションゲート、又は別のタイプのスイッチを用いて実装することができる。以下の論考では、プリチャージスイッチ３２５は、第１のプリチャージスイッチ３２５と呼ばれる。
[0064] 差分回路５２０は、サンプリングキャパシタ３２０に結合されている第１の入力５２２と、第１のキャパシタ５３０に結合されている第２の入力５２４と、サンプラ１３０の出力１３４に結合されている出力５２６とを有する。以下で更に論じられるように、差分回路５２０は、サンプリングキャパシタ３２０上のサンプリングされた電圧Ｖｓと基準電圧Ｖｒｅｆとの電圧差を生成し（例えば、サンプリングされた電圧Ｖｓから基準電圧Ｖｒｅｆを減算し）、その電圧差を出力５２６において出力するように構成されている。
[0065] プリチャージ段階中、コントローラ３６０は、第１のスイッチ５６０をオフにして、第１のキャパシタ５３０を第２のキャパシタ５４０から絶縁し、第２のスイッチ５７０をオンにして、第２のキャパシタ５４０を接地に放電させる。コントローラ３６０はまた、第１のプリチャージスイッチ３２５をオンにして、サンプリングキャパシタ３２０を供給電圧Ｖｄｄまでプリチャージし、第２のプリチャージスイッチ５５０をオンにして、第１のキャパシタ５３０を供給電圧Ｖｄｄまでプリチャージする。それゆえ、プリチャージ段階中、サンプリングキャパシタ３２０及び第１のキャパシタ５３０は、双方とも供給電圧Ｖｄｄまでプリチャージされる。いくつかの実装形態では、第１のプリチャージスイッチ３２５と第２のプリチャージスイッチ５５０とを、同期させてオン及びオフにすることができる。
[0066] サンプリング段階中、コントローラ３６０は、第１のプリチャージスイッチ３２５をオフにする。放電回路３０８－１～３０８－Ｍは、サンプリングされた電圧Ｖｓを（例えば、式（４）に基づいて）生成するために、位相検出器１２０（図５には示さず）によって検出された位相誤差に基づいて、サンプリングキャパシタ３２０上の電荷の一部分を放電する。いくつかの実装形態では、放電回路３０８－１～３０８－Ｍは、図４を参照して上記で論じられたように、（例えば、量子化誤差を相殺するために）位相補間を実行する。しかしながら、他の実装形態では、放電回路３０８－１～３０８－Ｍは、位相補間を行うことなく、検出された位相誤差に基づいてサンプリングキャパシタ３２０を放電させることができる（例えば、全てのトランジスタ３１０－１～３１０－Ｍを同じパルスによって駆動することができる）点を理解されたい。また、サンプラ１３０は、任意の数の放電回路を含み得る点も理解されたい。
[0067] 電荷共有段階中、コントローラ３６０は、第２のスイッチ５７０及び第２のプリチャージスイッチ５５０をオフにし、第１のスイッチ５６０をオンにする。第１のスイッチ５６０をオンにすることにより、第１のキャパシタ５３０と第２のキャパシタ５４０との電荷共有が可能となる。この電荷共有は、次式によって与えられる基準電圧Ｖｒｅｆを生成する：
Figure 2024520565000005
ここで、Ｃ１は、第１のキャパシタ５３０の静電容量であり、Ｃ２は、第２のキャパシタ５４０の静電容量である。式（５）に示されているように、基準電圧Ｖｒｅｆは、供給電圧Ｖｄｄに基づくものであり、それゆえ、供給電圧Ｖｄｄの変動に起因する、サンプリングされた電圧Ｖｓの変化に追従している。これは、第１のキャパシタ５３０が、サンプリングキャパシタ３２０と同じ供給電圧Ｖｄｄでプリチャージされ、それゆえ、サンプリングされた電圧Ｖｓと同じ供給電圧Ｖｄｄの変動を被るためである。いくつかの実装形態では、電荷共有段階は、サンプリング段階と重複し得る。他の実装形態では、電荷共有段階は、以下で更に論じられるように、サンプリング段階の後とすることができる。
[0068] 次いで、差分回路５２０が、サンプリングされた電圧Ｖｓから基準電圧Ｖｒｅｆを減算し、その電圧差（すなわち、Ｖｓ－Ｖｒｅｆ）を出力５２６において出力する。基準電圧Ｖｒｅｆは、供給電圧変動に起因する、サンプリングされた電圧Ｖｓの変化に追従しているため、この減算により、条件Ｖｓ－Ｖｒｅｆ＝０が満たされる場合、供給電圧変動の影響が相殺される。条件Ｖｓ－Ｖｒｅｆ＝０は、ＰＬＬ１１０がロックされている場合、ＰＬＬループ自体によって維持することができる。
[0069] ＰＬＬ１１０が積分経路２２０を含む実施例に関しては、この条件は、ＰＬＬ１１０がロックされている場合、積分経路２２０によって維持することができる。これは、積分経路２２０が、電圧ｖｔｕｎｅを低周波数の約ゼロまで低減するように、ＶＣＯ１４０の出力周波数を調節することにより、条件Ｖｓ－Ｖｒｅｆ＝０がもたらされるためである。条件Ｖｓ－Ｖｒｅｆ＝０は、基準信号とフィードバック信号との位相誤差を、第１のキャパシタ５３０の静電容量と第２のキャパシタ５４０の静電容量との（すなわち、Ｃ１とＣ２との）比率に基づいて、固定位相誤差にロックする。この位相誤差は固定されているため、この位相誤差は、基準周波数に所望の分周値を掛けたものに等しいＶＣＯ出力周波数を維持するためのＰＬＬの能力には、殆ど又は全く影響を及ぼさない。
[0070] 第１のキャパシタ５３０と第２のキャパシタ５４０との電荷共有により、式（５）に基づいて、第１のキャパシタ５３０の静電容量及び／又は第２のキャパシタ５４０の静電容量を適宜に設定することによって、基準電圧Ｖｒｅｆを、供給電圧Ｖｄｄの所望の比率に設定することが可能となる。一実施例では、基準電圧Ｖｒｅｆは、条件Ｖｓ－Ｖｒｅｆ＝０が満たされる場合にサンプラ１３０の利得を最大化する電圧に設定することができる。この実施例では、サンプリング段階中のサンプリングキャパシタ３２０の放電時間と、サンプラ１３０のＲＣ時定数とがほぼ等しい場合に、サンプラ１３０の利得が最大となり得る。式（２）における時間ｔに、ＲＣ時定数を代入することにより、Ｖｄｄ／ｅにほぼ等しい電圧が得られる。それゆえ、この実施例では、式（５）に基づいて、第１のキャパシタ５３０の静電容量及び／又は第２のキャパシタ５４０の静電容量を適宜に設定することによって、基準電圧Ｖｒｅｆの電圧を、ほぼＶｄｄ／ｅに設定することにより、利得を最大化することができる。
[0071] 図６は、特定の態様による、差分回路５２０の例示的実装形態を示す。この実施例では、差分回路５２０は、サンプリングキャパシタ３２０の第１の端子３２２と第１のキャパシタ５３０の第１の端子５３２との間に結合されている、第３のスイッチ６１０と、第１のキャパシタ５３０の第２の端子５３４とサンプラ１３０の出力１３４との間に結合されている、第４のスイッチ６２０とを含む。この実施例では、サンプラ１３０はまた、第１のキャパシタ５３０の第２の端子５３４と接地との間に結合されている、第５のスイッチ６３０も含み得る。第５のスイッチ６３０はまた、図６の実施例に示されているように、第２のキャパシタ５４０の第２の端子５４４と接地との間にも結合させることができる。
[0072] この実施例では、コントローラ３６０が、第３のスイッチ６１０、第４のスイッチ６２０、及び第５のスイッチ６３０を制御する。この点に関連して、コントローラ３６０は、第３のスイッチ６１０の制御入力６１２、第４のスイッチ６２０の制御入力６２２、及び第５のスイッチ６３０の制御入力６３２に結合されている。この実施例では、コントローラ３６０は、制御入力６１２を介して第３のスイッチ６１０のオン／オフ状態を制御し、制御入力６２２を介して第４のスイッチ６２０のオン／オフ状態を制御し、制御入力６３２を介して第５のスイッチ６３０のオン／オフ状態を制御するように構成されている。第３のスイッチ６１０、第４のスイッチ６２０、及び第５のスイッチ６３０はそれぞれ、トランジスタ、トランスミッションゲート、又は別のタイプのスイッチを用いて実装することができる。
[0073] この実施例では、第２のプリチャージスイッチ５５０が省略されている。これは、以下で更に論じられるように、第１のキャパシタ５３０は、差分回路５２０の第３のスイッチ６１０を介してプリチャージすることができるためである。しかしながら、他の実装形態では、第１のキャパシタ５３０をプリチャージするために、第２のプリチャージスイッチ５５０を含めることができる点を理解されたい。
[0074] プリチャージ段階中、コントローラ３６０は、プリチャージスイッチ３２５、第３のスイッチ６１０、第５のスイッチ６３０、及び第２のスイッチ５７０をオンにする。コントローラ３６０は、第４のスイッチ６２０及び第１のスイッチ５６０をオフにする。プリチャージ段階中、サンプリングキャパシタ３２０は、プリチャージスイッチ３２５を介して供給電圧Ｖｄｄまでプリチャージされ、第１のキャパシタ５３０は、プリチャージスイッチ３２５及び第３のスイッチ６１０を介して供給電圧Ｖｄｄまでプリチャージされ、第２のキャパシタ５４０は、第２のスイッチ５７０及び第５のスイッチ６３０を介して接地に放電される。それゆえ、プリチャージ段階中、サンプリングキャパシタ３２０及び第１のキャパシタ５３０は、双方とも供給電圧Ｖｄｄまでプリチャージされる。いくつかの実装形態では、プリチャージスイッチ３２５と第３のスイッチ６１０とを、同期させてオンにすることができる。
[0075] サンプリング段階中、コントローラ３６０は、プリチャージスイッチ３２５をオフにし、第３のスイッチ６１０をオフにする。放電回路３０８－１～３０８－Ｍは、サンプリングされた電圧Ｖｓを（例えば、式（４）に基づいて）生成するために、位相検出器１２０（図６には示さず）によって検出された位相誤差に基づいて、サンプリングキャパシタ３２０上の電荷の一部分を放電する。
[0076] 電荷共有段階中、コントローラ３６０は、第２のスイッチ５７０をオフにし、第１のスイッチ５６０をオンにする。第１のスイッチ５６０をオンにすることにより、第１のキャパシタ５３０と第２のキャパシタ５４０との電荷共有が可能となり、これにより（例えば、式（４）に基づいて）基準電圧Ｖｒｅｆが生成される。電荷共有段階中、コントローラ３６０は、第３のスイッチ６１０及び第４のスイッチ６２０をオフにし、第５のスイッチ６３０をオンにする。いくつかの実装形態では、電荷共有段階は、サンプリング段階と重複し得る。他の実装形態では、電荷共有段階は、サンプリング段階の終了後に開始することができる。例えば、サンプリング段階は、接地レール上にノイズを生成し得る。この実施例で接地レール上のノイズが電荷共有段階に影響を及ぼすことを防止するために、電荷共有段階は、サンプリング段階の終了後に開始することができる。
[0077] 差分段階中、コントローラ３６０は、第３のスイッチ６１０及び第４のスイッチ６２０をオンにし、第５のスイッチ６３０をオフにする。このことにより、第１のキャパシタ５３０がサンプリングキャパシタ３２０と直列に結合されて、サンプリングキャパシタ３２０上のサンプリングされた電圧Ｖｓから、第１のキャパシタ５３０上の基準電圧Ｖｒｅｆが減算されることにより、サンプラ１３０の出力１３４において電圧差Ｖｓ－Ｖｒｅｆが得られる。差分段階中、プリチャージスイッチ３２５及び第２のスイッチ５７０はオフにされる。いくつかの実装形態では、基準電圧はまた、電荷共有に起因して第２のキャパシタ５４０上にも存在しているため、第１のスイッチ５６０は、差分段階中にオンにすることができる。他の実装形態では、第１のスイッチ５６０は、差分段階中にオフにすることもできる。
[0078] 上記のスイッチングシーケンスを、基準信号の１サイクルごとに１回実行することにより、基準信号の１サイクルごとに位相誤差を１回サンプリングすることができる。上述のように、基準電圧Ｖｒｅｆは供給電圧変動を追従しているため、電圧差Ｖｓ－Ｖｒｅｆは、サイクルごとの供給電圧変動の影響を相殺することによって、ＰＬＬ１１０の性能を向上させる。
[0079] 図７は、本開示の特定の態様による、スイッチの例示的実装形態を示す。この実施例では、プリチャージスイッチ３２５は、ｐ型電界効果トランジスタ（p-type field effect transistor；ＰＦＥＴ）７１０を用いて実装され、第２のスイッチ５７０は、ｎ型電界効果トランジスタ（n-type field effect transistor；ＮＦＥＴ）７４５を用いて実装され、第４のスイッチ６２０は、ＮＦＥＴ７４０を用いて実装され、第５のスイッチ６３０は、ＮＦＥＴ７５０を用いて実装されている。また、この実施例では、第３のスイッチ６１０は、並列に結合されているＮＦＥＴ７２２とＰＦＥＴ７２７とを含む、トランスミッションゲートを用いて実装され、第１のスイッチ５６０は、並列に結合されているＮＦＥＴ７３２とＰＦＥＴ７３７とを含む、トランスミッションゲートを用いて実装されている。
[0080] スイッチ３２５、５７０、６２０、及び６３０のそれぞれの制御入力は、それぞれのトランジスタのゲートに位置している。図７の実施例では、スイッチ３２５、５７０、６２０、及び６３０の制御入力は、それぞれ、制御信号ｐｒｅｂ、ｐｒｅ、ｐｈ４、及びｐｈ２によって駆動され、この場合、ｐｒｅｂとｐｒｅとは相補信号である。第３のスイッチ６１０内のＮＦＥＴ７２２のゲート及びＰＦＥＴ７２７のゲートは、それぞれ、相補制御信号ｐｈ３及びｐｈ３ｂによって駆動される。第１のスイッチ５６０内のＮＦＥＴ７３２のゲート及びＰＦＥＴ７３７のゲートは、それぞれ、相補制御信号ｐｈ１及びｐｈ１ｂによって駆動される。これらの制御信号は、コントローラ３６０（図７には示さず）によって生成される。
[0081] 図８は、本開示の特定の態様による、サンプラ１３０における信号の実施例を示すタイミング図である。時間ｔ１～ｔ２（例えば、プリチャージ段階）の間、プリチャージスイッチ３２５がオンにされ、第３のスイッチ６１０がオンにされる。結果として、サンプリングキャパシタ３２０が、プリチャージスイッチ３２５を介して、供給電圧Ｖｄｄまでプリチャージされることにより、サンプリングキャパシタ３２０上の電圧ＶｓをＶｄｄまで上昇させる。更には、第１のキャパシタ５３０が、プリチャージスイッチ３２５及び第３のスイッチ６１０を介して、供給電圧Ｖｄｄまでプリチャージされる。
[0082] この実施例では、制御信号ｐｒｅｂの立ち上がりエッジ８１０が、制御信号ｐｈ３の立ち下がりエッジ８１５をトリガする。このことは、サンプリングキャパシタ３２０上の電圧と第１のキャパシタ５３０上の電圧とがプリチャージ後にほぼ同じであることを確実にする助けとなるように、プリチャージスイッチ３２５がオフにされた後、第３のスイッチ６１０が短時間オンのままにされるように行われる。
[0083] また、時間ｔ１～ｔ２の間、第２のスイッチ５７０がオンにされる。これは、第２のスイッチ５７０が、この実施例ではＮＦＥＴ７４５を用いて実装されており、制御信号ｐｒｅｂの補数である制御信号ｐｒｅ（図８には示さず）によって駆動されるためである。結果として、第２のキャパシタ５４０が、接地に放電される。
[0084] 時間ｔ３～ｔ４（例えば、サンプリング段階）の間、放電回路３０８－１～３０８－Ｍは、サンプリングされた位相誤差を示すサンプリングされた電圧Ｖｓを生成するために、位相検出器１２０によって検出された位相誤差に基づいて、サンプリングキャパシタ３２０上の電荷の一部分を放電する。この実施例では、図４を参照して上述されたように、位相補間を実行するために、放電回路３０８－１～３０８－Ｍのうちのｋ個が、第１のパルス（「パルス１」と標識）によって駆動され、残りの放電回路３０８－１～３０８－Ｍ（すなわち、放電回路３０８－１～３０８－ＭのうちのＭ－ｋ個）が、第２のパルス（「パルス２」と標識）によって駆動される。この実施例では、第１のパルスの立ち上がりエッジ８２０と、第２のパルスの立ち上がりエッジ８２５とは、ＶＣＯ１４０の１サイクルＴＶＣＯの間隔で離れている。
[0085] 時間ｔ５において、第１のスイッチ５６０がオンにされることにより、第１のキャパシタ５３０と第２のキャパシタ５４０との電荷共有が可能となり、（例えば、式（５）に基づいて）基準電圧Ｖｒｅｆが生成される。一実施例では、第１のスイッチ５６０をオンにすることは、基準信号の立ち上がりエッジによってトリガすることができる。
[0086] 時間ｔ６において、第５のスイッチ６３０がオフにされる。このことにより、第１のキャパシタ５３０の第２の端子５３４及び第２のキャパシタ５４０の第２の端子５４４が、接地から切り離されることにより、第１のキャパシタ５３０及び第２のキャパシタ５４０を浮遊状態にさせる。また、第３のスイッチ６１０がオンにされることにより、電圧差Ｖｓ－Ｖｒｅｆも生成される。
[0087] 時間ｔ７において、第４のスイッチ６２０がオンにされることにより、電圧差Ｖｓ－Ｖｒｅｆは、サンプラ１３０の出力１３４に結合される。結果として、電圧差Ｖｓ－Ｖｒｅｆは、サンプラ１３０の出力１３４に転送される。時間ｔ８において、基準信号の次のサイクルに関する位相誤差をサンプリングするために、第４のスイッチ６２０がオフにされる。
[0088] 図９は、特定の態様による、位相補間をサポートする位相検出器１２０の別の例示的実装形態を示す。この実施例では、位相検出器１２０は、遅延回路９１０、複数のマルチプレクサ９５０－１～９５０－Ｍ、及び複数のフリップフロップ（flip-flop；ＦＦ）９６０－１～９６０－Ｍを含む。
[0089] マルチプレクサ９５０－１～９５０－Ｍのそれぞれは、第１の入力９５２－１～９５２－Ｍ、第２の入力９５４－１～９５４－Ｍ、出力９５６－１～９５６－Ｍ、及び選択入力９５８－１～９５８－Ｍを有する。マルチプレクサ９５０－１～９５０－Ｍのそれぞれの第１の入力９５２－１～９５２－Ｍは、位相検出器１２０の第２の入力１２４に結合されており、それゆえ、フィードバック信号を受信する。図９では、このフィードバック信号は、位相検出器１２０の内部で「ｆｂ１」と呼ばれる。
[0090] 遅延回路９１０は、位相検出器１２０の第２の入力１２４とマルチプレクサ９５０－１～９５０－Ｍのそれぞれの第２の入力９５４－１～９５４－Ｍとの間に結合されている。遅延回路９１０は、フィードバック信号を（例えば、ＶＣＯ１４０の約１サイクル（すなわち、周期）に等しい遅延で）遅延させて、結果として得られる遅延されたフィードバック信号（「ｆｂ２」と標識）を、マルチプレクサ９５０－１～９５０－Ｍのそれぞれの第２の入力９５４－１～９５４－Ｍに出力するように構成されている。一実施例では、遅延回路９１０は、ＶＣＯ１４０の出力信号によってクロックされる、遅延フリップフロップを用いて実装することができる。
[0091] マルチプレクサ９５０－１～９５０－Ｍのそれぞれの選択入力９５８－１～９５８－Ｍは、デジタルコードｄ＜Ｍ－１：０＞の、それぞれのビットを受信するように構成されている。上述のように、デジタルコードｄ＜Ｍ－１：０＞は、位相補間を制御する。マルチプレクサ９５０－１～９５０－Ｍのそれぞれは、それぞれのビットのビット値に基づいて、それぞれの第１の入力９５２－１～９５２－Ｍ又はそれぞれの第２の入力９５４－１～９５４－Ｍを選択し、その選択された入力をそれぞれの出力９５６－１～９５６－Ｍに結合するように構成されている。それゆえ、マルチプレクサ９５０－１～９５０－Ｍのそれぞれは、それぞれのビットに基づいて、フィードバック信号ｆｂ１又はフィードバック信号ｆｂ２を選択し、その選択されたフィードバック信号を、それぞれの出力９５６－１～９５６－Ｍにおいて出力するように構成されている。
[0092] フリップフロップ９６０－１～９６０－Ｍのそれぞれは、それぞれの信号入力９６２－１～９６２－Ｍ、それぞれのクロック入力９６６－１～９６６－Ｍ、それぞれのリセット入力９６８－１～９６８－Ｍ、及びそれぞれの出力９６４－１～９６４－Ｍを有する。フリップフロップ９６０－１～９６０－Ｍのそれぞれの信号入力９６２－１～９６２－Ｍは、マルチプレクサ９５０－１～９５０－Ｍのうちのそれぞれの１つの、出力９５６－１～９５６－Ｍに結合されている。それゆえ、マルチプレクサ９５０－１～９５０－Ｍのそれぞれは、デジタルコードｄ＜Ｍ－１：０＞の、それぞれのビットに基づいて、フィードバック信号ｆｂ１又はフィードバック信号ｆｂ２のいずれが、それぞれのフリップフロップ９６０－１～９６０－Ｍの信号入力９６２－１～９６２－Ｍに入力されるかを制御する。
[0093] フリップフロップ９６０－１～９６０－Ｍのそれぞれのクロック入力９６６－１～９６６－Ｍは、クロック信号（「ｃｌｋ」と標識）を受信する。特定の態様では、クロック信号は、ＶＣＯ１４０の出力信号とすることができる。フリップフロップ９６０－１～９６０－Ｍのそれぞれのリセット入力９６８－１～９６８－Ｍは、位相検出器１２０の第１の入力１２２に結合されており、それゆえ、基準信号を受信する。特定の態様では、各フリップフロップ９６０－１～９６０－Ｍは、基準信号の立ち上がりエッジで、それぞれの出力９６４－１～９６４－Ｍをゼロにリセットするように構成されている。フリップフロップ９６０－１～９６０－Ｍのそれぞれの出力９６４－１～９６４－Ｍは、位相検出器１２０の出力１２６－１～１２６－Ｍのうちのそれぞれの１つに結合されており、このそれぞれの出力は、放電回路３０８－１～３０８－Ｍのうちのそれぞれの１つの、トランジスタ３１０－１～３１０－Ｍのゲートに結合されている。
[0094] 動作中、マルチプレクサ９５０－１～９５０－Ｍのそれぞれが、デジタルコードｄ＜Ｍ－１：０＞の、それぞれのビットに基づいて、フィードバック信号ｆｂ１又はフィードバック信号ｆｂ２を選択し、その選択されたフィードバック信号を、それぞれのフリップフロップ９６０－１～９６０－Ｍの信号入力９６２－１～９６２－Ｍに出力する。
[0095] フリップフロップ９６０－１～９６０－Ｍのそれぞれは、それぞれのマルチプレクサ９５０－１～９５０－Ｍからの選択されたフィードバック信号を、クロック信号でリタイミングし、そのリタイミングされたフィードバック信号のエッジで、それぞれのパルスの立ち上がりエッジを出力する。リタイミングされたフィードバック信号のエッジは、立ち上がりエッジ又は立ち下がりエッジとすることができる。次いで、フリップフロップ９６０－１～９６０－Ｍのそれぞれは、それぞれのリセット入力９６８－１～９６８－Ｍにおいて受信される基準信号の立ち上がりエッジで、それぞれのパルスの立ち下がりエッジを出力する。これは、フリップフロップ９６０－１～９６０－Ｍのそれぞれが、基準信号の立ち上がりエッジで、それぞれの出力９６４－１～９６４－Ｍをゼロにリセットするように構成されているためである。
[0096] フリップフロップ９６０－１～９６０－Ｍのそれぞれからのパルスは、放電回路３０８－１～３０８－Ｍのうちのそれぞれの１つの、トランジスタ３１０－１～３１０－Ｍのゲートを駆動する。この実施例では、デジタルコードｄ＜Ｍ－１：０＞は、フィードバック信号ｆｂ１から生成されたパルスによって駆動されるトランジスタ３１０－１～３１０－Ｍの数と、フィードバック信号ｆｂ２から生成されたパルスによって駆動されるトランジスタ３１０－１～３１０－Ｍの数とを制御する。これは、デジタルコードｄ＜Ｍ－１：０＞が、フィードバック信号ｆｂ１を受信するフリップフロップ９６０－１～９６０－Ｍの数と、フィードバック信号ｆｂ２を受信するフリップフロップ９６０－１～９６０－Ｍの数とを制御しているためである。このことにより、デジタルコードｄ＜Ｍ－１：０＞によって制御される、フィードバック信号ｆｂ１とフィードバック信号ｆｂ２との位相補間が提供される。
[0097] デジタルコードｄ＜Ｍ－１：０＞は、図４を参照して特定の態様に従って上述されている、ＰＩ制御回路４７０によって生成することができる。上述のように、ＰＩ制御回路４７０は、ＤＳＭ１６０による分周比の変調に起因する、量子化誤差の影響を相殺するために、デジタルコードｄ＜Ｍ－１：０＞を生成することができる。
[0098] 上記の実施例では、遅延回路９１０は、ＶＣＯ１４０の約１サイクルの遅延を有し得るものであり、ＶＣＯ１４０の出力によってクロックされる遅延フリップフロップを用いて実装することができる。しかしながら、遅延回路９１０は、この実施例に限定されるものではない点を理解されたい。他の実装形態では、遅延回路９１０は、ＶＣＯ１４０の２サイクル、又はＶＣＯ１４０のサイクルの別の倍数に、ほぼ等しい遅延を有し得る。
[0099] 図１０は、特定の態様による、例示的なＰＬＬ１１０を使用することが可能なワイヤレスデバイス１０１０を示す。ワイヤレスデバイス１０１０は、（例えば、基地局との）ワイヤレス通信のための、送信機１０３０及び受信機１０３５を含み得る。ワイヤレスデバイス１０１０はまた、ベースバンドプロセッサ１０７０、無線周波数（radio frequency；ＲＦ）結合回路１０２５、アンテナ１０１５、基準信号生成器１０９０、第１のＰＬＬ１０８０、及び第２のＰＬＬ１０８５も含み得る。図１０では、１つの送信機１０３０、１つの受信機１０３５、及び１つのアンテナ１０１５が示されているが、ワイヤレスデバイス１０１０は、任意の数の送信機、受信機、及びアンテナを含み得る点を理解されたい。
[0100] 図１０の実施例では、送信機１０３０は、ベースバンドプロセッサ１０７０に結合されている入力１０３２と、ＲＦ結合回路１０２５を介してアンテナ１０１５に結合されている出力１０３４とを有する。送信機１０３０は、ミキサ１０４０及び電力増幅器１０４５を含み得る。ミキサ１０４０は、入力１０３２と電力増幅器１０４５との間に結合されており、電力増幅器１０４５は、ミキサ１０４０と出力１０３４との間に結合されている。一実施例では、ミキサ１０４０は、入力１０３２を介してベースバンドプロセッサ１０７０からベースバンド信号を受信し、そのベースバンド信号を局部発振器信号と混合することにより、ベースバンド信号をＲＦ送信信号へと周波数アップコンバートするように構成されている。電力増幅器１０４５は、ＲＦ送信信号を増幅し、その増幅されたＲＦ送信信号を、アンテナ１０１５を介した送信のために、出力１０３４において出力するように構成されている。送信機１０３０は、図１０には示されていない１つ以上の追加的な構成要素を含み得る点を理解されたい。例えば、いくつかの実装形態では、送信機１０３０は、送信機１０３０の入力１０３２と出力１０３４との間の信号経路内に、１つ以上のフィルタ、移相器、及び／又は１つ以上の追加的な増幅器を含み得る。
[0101] 図１０の実施例では、受信機１０３５は、ＲＦ結合回路１０２５を介してアンテナ１０１５に結合されている入力１０３６と、ベースバンドプロセッサ１０７０に結合されている出力１０３８とを有する。受信機１０３５は、低雑音増幅器１０５０及びミキサ１０５５を含み得る。低雑音増幅器１０５０は、入力１０３６とミキサ１０５５との間に結合されており、ミキサ１０５５は、低雑音増幅器１０５０と出力１０３８との間に結合されている。一実施例では、低雑音増幅器１０５０は、ＲＦ結合回路１０２５を介してアンテナ１０１５からＲＦ信号を受信して、そのＲＦ信号を増幅し、増幅されたＲＦ信号をミキサ１０５５に出力するように構成されている。ミキサ１０５５は、ＲＦ信号を局部発振器信号と混合することにより、ＲＦ信号をベースバンド信号へと周波数ダウンコンバートするように構成されている。受信機１０３５は、図１０には示されていない１つ以上の追加的な構成要素を含み得る点を理解されたい。例えば、いくつかの実装形態では、受信機１０３５は、受信機１０３５の入力１０３６と出力１０３８との間の信号経路内に、１つ以上のフィルタ、移相器、及び／又は１つ以上の追加的な増幅器を含み得る。
[0102] ＲＦ結合回路１０２５は、送信機１０３０の出力１０３４とアンテナ１０１５との間に結合されている。ＲＦ結合回路１０２５はまた、アンテナ１０１５と受信機１０３５の入力１０３６との間にも結合されている。一実施例では、ＲＦ結合回路１０２５は、送信機１０３０の出力１０３４からのＲＦ信号を、アンテナ１０１５に結合し、アンテナ１０１５から受信されるＲＦ信号を、受信機１０３５の入力１０３６に結合するように構成されている、デュプレクサを用いて実装することができる。他の実装形態では、ＲＦ結合回路１０２５は、アンテナ１０１５に送信機１０３０及び受信機１０３５を一度に１つずつ結合するように構成されている、１つ以上のスイッチを含み得る。
[0103] 基準信号生成器１０９０は、第１のＰＬＬ１０８０及び第２のＰＬＬ１０８５に対する基準信号を生成して出力するように構成されている。基準信号生成器１０９０は、水晶発振器、又は、基準信号を生成するように構成されている別のタイプの回路を含み得る。
[0104] 第１のＰＬＬ１０８０は、基準信号生成器１０９０と送信機１０３０のミキサ１０４０との間に結合されている。第１のＰＬＬ１０８０は、基準信号生成器１０９０から基準信号を受信して、その基準信号の周波数を逓倍することにより、ミキサ１０４０に対する局部発振器信号を生成するように構成されている。第１のＰＬＬ１０８０は、図１～図９に示されている態様のうちのいずれか１つ以上による、例示的なＰＬＬ１１０を用いて実装することができ、この場合、第１の入力１２２は、基準信号を受信するために基準信号生成器１０９０に結合され、出力１１２は、ミキサ１０４０に結合される。
[0105] 第２のＰＬＬ１０８５は、基準信号生成器１０９０と受信機１０３５のミキサ１０５５との間に結合されている。第２のＰＬＬ１０８５は、基準信号生成器１０９０から基準信号を受信して、その基準信号の周波数を逓倍することにより、ミキサ１０５５に対する局部発振器信号を生成するように構成されている。第２のＰＬＬ１０８５は、図１～図９に示されている態様のうちのいずれか１つ以上による、例示的なＰＬＬ１１０を用いて実装することができ、この場合、第１の入力１２２は、基準信号を受信するために基準信号生成器１０９０に結合され、出力１１２は、ミキサ１０５５に結合される。
[0106] 図１１は、電子デバイス１１０２及び基地局１１０４を含む、環境１１００の図である。電子デバイス１１０２は、図１０に示されている例示的な送信機１０３０、受信機１０３５、及びＰＬＬ１０８０とＰＬＬ１０８５とを含み得る、ワイヤレストランシーバ１１９６を含む。特定の態様では、電子デバイス１１０２は、図１０に示されているワイヤレスデバイス１０１０に対応し得る。
[0107] 環境１１００内で、電子デバイス１１０２は、ワイヤレスリンク１１０６を介して基地局１１０４と通信する。図示のように、電子デバイス１１０２は、スマートフォンとして示されている。しかしながら、電子デバイス１１０２は、セルラ基地局、ブロードバンドルータ、アクセスポイント、セルラ電話若しくは携帯電話、ゲーミングデバイス、ナビゲーションデバイス、メディアデバイス、ラップトップコンピュータ、デスクトップコンピュータ、タブレットコンピュータ、サーバコンピュータ、ネットワーク接続型ストレージ（network-attached storage；ＮＡＳ）デバイス、スマート家電、車両ベースの通信システム、モノのインターネット（Internet of Things；ＩｏＴ）デバイス、センサ若しくはセキュリティデバイス、アセットトラッカなどの、任意の好適なコンピューティングデバイス又は他の電子デバイスとして実装することができる。
[0108] 基地局１１０４は、任意の好適なタイプのワイヤレスリンクとして実装することが可能な、ワイヤレスリンク１１０６を介して、電子デバイス１１０２と通信する。セルラ無線ネットワークの基地局塔として示されているが、基地局１１０４は、衛星、地上波放送塔、アクセスポイント、ピアツーピアデバイス、メッシュネットワークノード、光ファイバ回線、概括的に上記で説明されたような別の電子デバイスなどの、別のデバイスを表し得るか、又は別のデバイスとして実装することができる。それゆえ、電子デバイス１１０２は、有線接続、ワイヤレス接続、又はそれらの組み合わせを介して、基地局１１０４若しくは別のデバイスと通信することができる。ワイヤレスリンク１１０６は、基地局１１０４から電子デバイス１１０２に通信される、データ又は制御情報のダウンリンクと、電子デバイス１１０２から基地局１１０４に通信される、他のデータ又は制御情報のアップリンクとを含み得る。ワイヤレスリンク１１０６は、第３世代パートナーシッププロジェクトロングタームエボリューション（3rd Generation Partnership Project Long-Term Evolution；３ＧＰＰ（登録商標） ＬＴＥ（登録商標）、３ＧＰＰ ＮＲ ５Ｇ）、ＩＥＥＥ ８０２．１１、ＩＥＥＥ ８０２．１１、Ｂｌｕｅｔｏｏｔｈ（登録商標）などの、任意の好適な通信プロトコル又は通信規格を使用して実装することができる。
[0109] 電子デバイス１１０２は、プロセッサ１１８０及びメモリ１１８２を含む。メモリ１１８２は、コンピュータ可読記憶媒体の一部分であり得るか、又は一部分を形成し得る。プロセッサ１１８０は、メモリ１１８２によって記憶されているプロセッサ実行可能命令（例えば、コード）を実行するように構成されている、アプリケーションプロセッサ又はマルチコアプロセッサなどの、任意のタイプのプロセッサを含み得る。メモリ１１８２は、揮発性メモリ（例えば、ランダムアクセスメモリ（random access memory；ＲＡＭ））、不揮発性メモリ（例えば、フラッシュメモリ）、光媒体、磁気媒体（例えば、ディスク又はテープ）などの、任意の好適なタイプのデータ記憶媒体を含み得る。本開示の文脈では、メモリ１１８２は、命令１１８４、データ１１８６、及び、電子デバイス１１０２の他の情報を記憶するために実装されている。
[0110] 電子デバイス１１０２はまた、入出力（input/output；Ｉ／Ｏ）ポート１１９０も含み得る。Ｉ／Ｏポート１１９０は、他のデバイス、ネットワーク、又はユーザとの、あるいはデバイスの構成要素間の、データ交換又は相互作用を可能にする。
[0111] 電子デバイス１１０２は、信号プロセッサ（signal processor；ＳＰ）１１９２（例えば、デジタル信号プロセッサ（digital signal processor；ＤＳＰ）など）を更に含み得る。信号プロセッサ１１９２は、プロセッサ１１８０と同様に機能し得るものであり、メモリ１１８２と連携して、命令を実行すること及び／又は情報を処理することが可能であり得る。
[0112] 通信目的のために、電子デバイス１１０２はまた、モデム１１９４、ワイヤレストランシーバ１１９６、及び１つ以上のアンテナ（例えば、アンテナ１０１５）も含む。ワイヤレストランシーバ１１９６は、ＲＦワイヤレス信号を使用して、それぞれのネットワーク、及びそのネットワークに接続されている他の電子デバイスへの、接続性を提供する。ワイヤレストランシーバ１１９６は、ワイヤレスローカルエリアネットワーク（local area network；ＬＡＮ）（wireless local area network；ＷＬＡＮ）、ピアツーピア（peer to peer；Ｐ２Ｐ）ネットワーク、メッシュネットワーク、セルラネットワーク、ワイヤレスワイドエリアネットワーク（ＷＷＡＮ）、ナビゲーションネットワーク（例えば、北米の全地球測位システム（Global Positioning System；ＧＰＳ）若しくは別の全地球航法衛星システム（Global Navigation Satellite System；ＧＮＳＳ））、及び／又はワイヤレスパーソナルエリアネットワーク（wireless personal area network；ＷＰＡＮ）などの、任意の好適なタイプのワイヤレスネットワークを介した通信を容易にし得る。
[0113] 図１２は、特定の態様による、サンプリングの方法１２００を示す。方法１２００は、サンプラ１３０によって実行することができる。
[0114] ブロック１２１０で、サンプリングキャパシタが、供給電圧まで充電される。例えば、サンプリングキャパシタ（例えば、サンプリングキャパシタ３２０）は、供給電圧とサンプリングキャパシタとの間に結合されているプリチャージスイッチ（例えば、プリチャージスイッチ３２５）をオンにすることによって、供給電圧（例えば、Ｖｄｄ）まで充電することができる。プリチャージスイッチは、コントローラ３６０によってオンにすることができる。供給電圧は、電圧レギュレータ３４０によって供給することができる。
[0115] ブロック１２２０で、サンプリング電圧を生成するために、位相誤差に基づいてサンプリングキャパシタ上の電荷の一部分が放電される。例えば、サンプリングキャパシタは、位相誤差に基づいて、１つ以上の放電回路（例えば、放電回路３０８－１～３０８－Ｍ）によって放電させることができる。この位相誤差は、基準信号と位相ロックループ（ＰＬＬ）のフィードバック信号との位相誤差とすることができる。フィードバック信号は、ＰＬＬのＶＣＯ（例えば、ＶＣＯ１４０）の出力信号を分周することによって生成することができる。
[0116] ブロック１２３０で、供給電圧に基づいて基準電圧が生成される。例えば、この基準電圧は、基準電圧回路５１５によって生成することができる。
[0117] ブロック１２４０で、サンプリング電圧と基準電圧との差分電圧が生成される。例えば、この差分電圧は、差分回路５２０によって生成することができる。
[0118] 特定の態様では、位相誤差に基づいてサンプリングキャパシタ上の電荷の一部分を放電することは、位相誤差を示す位相誤差信号を受信することと、位相誤差信号により１つ以上の放電回路を駆動することとを含み得るものであり、１つ以上の放電回路が、サンプリングキャパシタに結合されている。一実施例では、１つ以上の放電回路のそれぞれは、それぞれのトランジスタ（例えば、トランジスタ３１０－１～３１０－Ｍのうちのそれぞれの１つ）と、サンプリングキャパシタとそれぞれのトランジスタとの間に結合されているそれぞれの抵抗器（例えば、抵抗器３１５－１～３１５－Ｍのうちのそれぞれの１つ）とを含む。この実施例では、位相誤差信号は、１つ以上のパルス（例えば、図８のパルス１及び／又はパルス２）を含み得るものであり、１つ以上の放電回路のそれぞれのトランジスタのゲートが、それら１つ以上のパルスのうちの１つによって駆動される。一実施例では、位相誤差信号は、第１のパルス及び第２のパルス（例えば、それぞれ、図８のパルス１及びパルス２）を含み得るものであり、この場合、第１のパルスの立ち上がりエッジと第２のパルスの立ち上がりエッジとは、ＶＣＯ１４０の１サイクル以上の間隔で離れている。この実施例では、上述のように、量子化誤差を相殺するために、ＤＳＭ誤差信号に基づいて、トランジスタ３１０－１～３１０－Ｍのうちのｋ個のゲートが、第１のパルスによって駆動され、トランジスタ３１０－１～３１０－ＭのうちのＭ－ｋ個のゲートが、第２のパルスによって駆動される。
[0119] 特定の態様では、基準電圧を生成することは、第１のキャパシタ（例えば、第１のキャパシタ５３０）を供給電圧まで充電することと、第２のキャパシタ（例えば、第２のキャパシタ５４０）を放電させることと、基準電圧を生成するために第１のキャパシタと第２のキャパシタとで電荷を共有することとを含み得る。例えば、電荷共有は、第１のキャパシタ５３０と第２のキャパシタ５４０との間に結合されているスイッチ（例えば、第１のスイッチ５６０）をオンにすることを含み得る。一実施例では、第１のキャパシタの充電は、サンプリングキャパシタの充電と時間的に重複しているため、供給電圧の経時的な変動は、基準電圧において少なくとも部分的に追従されている。
[0120] 特定の態様では、サンプリング電圧と基準電圧との差分電圧を生成することは、サンプリングキャパシタ（例えば、サンプリングキャパシタ３２０）と第１のキャパシタ（例えば、第１のキャパシタ５３０）の第１の端子（例えば、第１の端子５３２）との間に結合されている、第１のスイッチ（例えば、第３のスイッチ６１０）をオンにすることと、サンプラ（例えば、サンプラ１３０）の出力（例えば、出力１３４）と第１のキャパシタの第２の端子（例えば、第２の端子５３４）との間に結合されている、第２のスイッチ（例えば、第４のスイッチ６２０）をオンにすることとを含み得る。これらの態様では、第１のキャパシタを供給電圧まで充電することは、供給電圧とサンプリングキャパシタとの間に結合されているプリチャージスイッチ（例えば、プリチャージスイッチ３２５）をオンにすることと、第１のスイッチ（例えば、第３のスイッチ６１０）をオンにすることとを含み得る。
[0121] 特定の態様では、サンプリング電圧と基準電圧との差分電圧を生成することは、サンプリング電圧から基準電圧を減算することを含み得る。
[0122] 本開示は、本開示の諸態様を説明するために上記で使用されている、例示的な用語法に限定されるものではない点を理解されたい。例えば、位相検出器はまた、位相比較器、位相周波数検出器（ＰＦＤ）、又は別の用語で呼ばれる場合もある。分周器はまた、Ｎ分周回路又は別の用語で呼ばれる場合もある。分周器の分周比はまた、除数又は別の用語で呼ばれる場合もある。
[0123] コントローラ３６０及びＰＩ制御回路４７０はそれぞれ、本明細書で説明されている機能を実行するように設計されている、汎用プロセッサ、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（application specific integrated circuit；ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（field programmable gate array；ＦＰＧＡ）若しくは他のプログラマブル論理デバイス、個別ハードウェア構成要素（例えば、論理ゲート）、又は、これらの任意の組み合わせを用いて実装することができる。本明細書で説明されている機能は、それらの機能を実行するためのコードを備えるソフトウェアをプロセッサが実行することによって、実行することができる。このソフトウェアは、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ（登録商標）、光ディスク、及び／又は磁気ディスクなどの、コンピュータ可読記憶媒体上に記憶させることができる。
[0124] 以下の番号付き条項において、実装形態の例が説明される：
[0125] １．サンプラであって、
[0126] サンプリングキャパシタと、
[0127] サンプリングキャパシタに結合されているプリチャージスイッチと、
[0128] サンプリングキャパシタに結合されている１つ以上の放電回路と、
[0129] サンプリングキャパシタに結合されている基準電圧回路であって、
[0130] 供給電圧に基づいて基準電圧を生成し、
[0131] サンプリングキャパシタ上の電圧と基準電圧との電圧差を生成するように構成されている、基準電圧回路とを備える、サンプラ。
[0132] ２．プリチャージスイッチが、電圧レギュレータとサンプリングキャパシタとの間に結合されており、電圧レギュレータが、供給電圧を供給するように構成されている、条項１のサンプラ。
[0133] ３．１つ以上の放電回路のそれぞれが、
[0134] それぞれのトランジスタと、
[0135] サンプリングキャパシタとそれぞれのトランジスタとの間に結合されている、それぞれの抵抗器とを備える、条項１又は２のサンプラ。
[0136] ４．１つ以上の放電回路のそれぞれに関して、それぞれのトランジスタのゲートが、位相検出器に結合されている、条項３のサンプラ。
[0137] ５．基準電圧回路が、
[0138] 少なくとも１つのキャパシタと、
[0139] サンプリングキャパシタ及び少なくとも１つのキャパシタに結合されている、差分回路であって、電圧差を生成するように構成されている、差分回路とを備える、条項１～４のうちのいずれか１つのサンプラ。
[0140] ６．第１のスイッチ及び第２のスイッチを更に備え、少なくとも１つのキャパシタが、
[0141] 差分回路に結合されている第１のキャパシタと、
[0142] 第２のキャパシタであって、第１のスイッチが、第１のキャパシタと第２のキャパシタとの間に結合されており、第２のスイッチが、第２のキャパシタと並列に結合されている、第２のキャパシタとを備える、条項５のサンプラ。
[0143] ７．１つ以上の放電回路が、位相検出器に結合されており、
[0144] 差分回路が、フィルタに結合されている、
[0145] 条項５又は６のサンプラ。
[0146] ８．装置であって、
[0147] サンプリングキャパシタと、
[0148] サンプリングキャパシタに結合されているプリチャージスイッチと、
[0149] サンプリングキャパシタに結合されている１つ以上の放電回路と、
[0150] サンプリングキャパシタに結合されている基準電圧回路であって、
[0151] 第１のキャパシタと、
[0152] 第２のキャパシタと、
[0153] 第１のキャパシタと第２のキャパシタとの間に結合されている、第１のスイッチと、
[0154] 第２のキャパシタと並列に結合されている、第２のスイッチと、
[0155] サンプリングキャパシタ及び第１のキャパシタに結合されている、差分回路とを備える、基準電圧回路とを備える、装置。
[0156] ９．電圧レギュレータを更に備え、プリチャージスイッチが、電圧レギュレータとサンプリングキャパシタとの間に結合されている、条項８の装置。
[0157] １０．コントローラを更に備え、プリチャージ段階において、コントローラが、プリチャージスイッチをオンにし、第１のスイッチをオフにし、第２のスイッチをオンにするように構成されている、条項８又は９の装置。
[0158] １１．電荷共有段階において、コントローラが、プリチャージスイッチをオフにし、第１のスイッチをオンにし、第２のスイッチをオフにするように構成されている、条項１０の装置。
[0159] １２．差分回路が、
[0160] サンプリングキャパシタと第１のキャパシタの第１の端子との間に結合されている、第３のスイッチと、
[0161] 第１のキャパシタの第２の端子とサンプラの出力との間に結合されている、第４のスイッチとを備える、条項８又は９の装置。
[0162] １３．コントローラを更に備え、プリチャージ段階において、コントローラが、プリチャージスイッチをオンにし、第１のスイッチをオフにし、第２のスイッチをオンにし、第３のスイッチをオンにし、第４のスイッチをオフにするように構成されている、条項１２の装置。
[0163] １４．電荷共有段階において、コントローラが、プリチャージスイッチをオフにし、第１のスイッチをオンにし、第２のスイッチをオフにし、第３のスイッチをオフにし、第４のスイッチをオフにするように構成されている、条項１３の装置。
[0164] １５．サンプリング段階において、コントローラが、プリチャージスイッチをオフにし、第３のスイッチをオフにし、第４のスイッチをオフにするように構成されている、条項１３又は１４の装置。
[0165] １６．差分段階において、コントローラが、プリチャージスイッチをオフにし、第２のスイッチをオフにし、第３のスイッチをオンにし、第４のスイッチをオンにするように構成されている、条項１３～１５のうちのいずれか１つの装置。
[0166] １７．基準電圧回路が、第１のキャパシタの第２の端子と接地との間に結合されている、第５のスイッチを更に備える、条項１２～１６のうちのいずれか１つの装置。
[0167] １８．第１のキャパシタに結合されている第２のプリチャージスイッチを更に備える、条項８の装置。
[0168] １９．電圧レギュレータを更に備え、第１のプリチャージスイッチが、電圧レギュレータとサンプリングキャパシタとの間に結合されており、第２のプリチャージスイッチが、電圧レギュレータと第１のキャパシタとの間に結合されている、条項１８の装置。
[0169] ２０．コントローラを更に備え、プリチャージ段階において、コントローラが、第１のプリチャージスイッチをオンにし、第２のプリチャージスイッチをオンにし、第１のスイッチをオフにし、第２のスイッチをオンにするように構成されている、条項１８又は１９の装置。
[0170] ２１．電荷共有段階において、コントローラが、第１のプリチャージスイッチをオフにし、第２のプリチャージスイッチをオフにし、第１のスイッチをオンにし、第２のスイッチをオフにするように構成されている、条項２０の装置。
[0171] ２２．１つ以上の放電回路に結合されている出力を有する、位相検出器を更に備える、条項８～２１のうちのいずれか１つの装置。
[0172] ２３．電圧制御発振器（ＶＣＯ）と、
[0173] 差分回路とＶＣＯの入力との間に結合されている、ループフィルタと、
[0174] ＶＣＯの出力と位相検出器の入力との間に結合されている、分周器とを更に備える、
[0175] 条項２２の装置。
[0176] ２４．ループフィルタが、差分回路とＶＣＯの入力との間に結合されている、積分経路を備える、条項２３の装置。
[0177] ２５．位相検出器が、基準信号を受信するように構成されている第１の入力と、フィードバック信号を受信するように構成されている第２の入力とを有し、位相検出器が、
[0178] 位相検出器の第２の入力に結合されている入力と、出力とを有する、遅延回路と、
[0179] 位相検出器の第１の入力に結合されている第１の入力と、位相検出器の第２の入力に結合されている第２の入力と、出力とを有する、第１のパルス回路と、
[0180] 位相検出器の第１の入力に結合されている第１の入力と、遅延回路の出力に結合されている第２の入力と、出力とを有する、第２のパルス回路と、
[0181] 複数のマルチプレクサであって、各マルチプレクサが、第１のパルス回路の出力に結合されている第１の入力と、第２のパルス回路の出力に結合されている第２の入力と、１つ以上の放電回路のうちのそれぞれの１つに結合されている出力とを有する、複数のマルチプレクサとを備える、条項２２～２４のうちのいずれか１つの装置。
[0182] ２６．各マルチプレクサが、デジタルコードのそれぞれのビットを受信するように構成されている、選択入力を備え、各マルチプレクサが、それぞれのビットのビット値に基づいて、マルチプレクサのそれぞれの第１の入力又はそれぞれの第２の入力を選択し、選択された入力をそれぞれの出力に結合するように構成されている、条項２５の装置。
[0183] ２７．電圧制御発振器（ＶＣＯ）と、
[0184] 差分回路とＶＣＯの入力との間に結合されている、ループフィルタと、
[0185] ＶＣＯの出力と位相検出器の第２の入力との間に結合されている、分周器とを更に備える、
[0186] 条項２５又は２６の装置。
[0187] ２８．位相検出器が、基準信号を受信するように構成されている第１の入力と、フィードバック信号を受信するように構成されている第２の入力とを有し、位相検出器が、
[0188] 位相検出器の第２の入力に結合されている入力と、出力とを有する、遅延回路と、
[0189] 複数のマルチプレクサであって、各マルチプレクサが、位相検出器の第２の入力に結合されている第１の入力と、遅延回路の出力に結合されている第２の入力と、出力とを有する、複数のマルチプレクサと、
[0190] 複数のフリップフロップであって、各フリップフロップが、複数のマルチプレクサのうちのそれぞれの１つの出力に結合されている信号入力と、位相検出器の第１の入力に結合されているリセット入力と、クロック信号を受信するように構成されているクロック入力と、１つ以上の放電回路のうちのそれぞれの１つに結合されている出力とを有する、複数のフリップフロップとを備える、条項２２～２４のうちのいずれか１つの装置。
[0191] ２９．クロック信号が、電圧制御発振器（ＶＣＯ）の出力信号を備える、条項２８の装置。
[0192] ３０．各マルチプレクサが、デジタルコードのそれぞれのビットを受信するように構成されている、選択入力を備え、各マルチプレクサが、それぞれのビットのビット値に基づいて、マルチプレクサのそれぞれの第１の入力又はそれぞれの第２の入力を選択し、選択された入力をそれぞれの出力に結合するように構成されている、条項２８又は２９の装置。
[0193] ３１．電圧制御発振器（ＶＣＯ）と、
[0194] 差分回路とＶＣＯの入力との間に結合されている、ループフィルタと、
[0195] ＶＣＯの出力と位相検出器の第２の入力との間に結合されている、分周器とを更に備える、
[0196] 条項２８～３０のうちのいずれか１つの装置。
[0197] ３２．１つ以上の放電回路のそれぞれが、
[0198] それぞれのトランジスタと、
[0199] サンプリングキャパシタとそれぞれのトランジスタとの間に結合されている、それぞれの抵抗器とを備える、条項８～３１のうちのいずれか１つの装置。
[0200] ３３．位相検出器を更に備え、１つ以上の放電回路のそれぞれに関して、それぞれのトランジスタのゲートが、位相検出器の出力に結合されている、条項３２の装置。
[0201] ３４．第１の入力、第２の入力、及び出力を有する、位相検出器であって、第１の入力が基準信号を受信するように構成されており、出力が１つ以上の放電回路に結合されている、位相検出器と、
[0202] 電圧制御発振器（ＶＣＯ）と、
[0203] 差分回路とＶＣＯの入力との間に結合されている、ループフィルタと、
[0204] ＶＣＯの出力と位相検出器の第２の入力との間に結合されている、分周器であって、フィードバック信号を生成するために、ＶＣＯの出力信号を分周するように構成されている、分周器とを更に備える、
[0205] 条項８～２１、３２、及び３３のうちのいずれか１つの装置。
[0206] ３５．位相検出器が、基準信号とフィードバック信号との位相誤差を示す、位相誤差信号を生成するように構成されている、条項３４の装置。
[0207] ３６．位相誤差信号が、１つ以上のパルスを備え、１つ以上の放電回路のそれぞれが、１つ以上のパルスのうちの１つによって駆動される、条項３５の装置。
[0208] ３７．１つ以上のパルスが、第１のパルス及び第２のパルスを備え、位相検出器が、１つ以上の放電回路のそれぞれに、第１のパルス又は第２のパルスを選択的に出力するように構成されている、条項３６の装置。
[0209] ３８．位相検出器が、フィードバック信号に基づいて、遅延されたフィードバック信号を生成するように構成されている、遅延回路を備え、
[0210] 位相検出器が、基準信号とフィードバック信号との位相誤差に基づいて、第１のパルスを生成し、基準信号と遅延されたフィードバック信号との位相誤差に基づいて、第２のパルスを生成するように更に構成されている、
[0211] 条項３７の装置。
[0212] ３９．サンプリングの方法であって、
[0213] サンプリングキャパシタを供給電圧まで充電することと、
[0214] サンプリング電圧を生成するために、位相誤差に基づいてサンプリングキャパシタ上の電荷の一部分を放電することと、
[0215] 供給電圧に基づいて基準電圧を生成することと、
[0216] サンプリング電圧と基準電圧との差分電圧を生成することとを備える、方法。
[0217] ４０．基準電圧を生成することが、少なくとも１つのキャパシタを供給電圧まで充電することを備える、条項３９の方法。
[0218] ４１．位相誤差に基づいてサンプリングキャパシタ上の電荷の一部分を放電することが、
[0219] 位相誤差を示す位相誤差信号を受信することと、
[0220] 位相誤差信号により１つ以上の放電回路を駆動することであって、１つ以上の放電回路が、サンプリングキャパシタに結合されている、駆動することとを備える、条項３９又は４０の方法。
[0221] ４２．１つ以上の放電回路のそれぞれが、
[0222] それぞれのトランジスタと、
[0223] サンプリングキャパシタとそれぞれのトランジスタとの間に結合されている、それぞれの抵抗器とを備える、条項４１の方法。
[0224] ４３．位相誤差信号が、１つ以上のパルスを備え、１つ以上の放電回路のそれぞれのトランジスタが、１つ以上のパルスのうちの１つによって駆動される、条項４２の方法。
[0225] ４４．基準電圧を生成することが、
[0226] 第１のキャパシタを供給電圧まで充電することと、
[0227] 第２のキャパシタを放電させることと、
[0228] 基準電圧を生成するために、第１のキャパシタと第２のキャパシタとで電荷を共有することとを備える、条項３９～４３のうちのいずれか１つの方法。
[0229] ４５．サンプリング電圧と基準電圧との差分電圧を生成することが、
[0230] サンプリングキャパシタと第１のキャパシタの第１の端子との間に結合されている、第１のスイッチをオンにすることと、
[0231] サンプラの出力と第１のキャパシタの第２の端子との間に結合されている、第２のスイッチをオンにすることとを備える、条項４４の方法。
[0232] ４６．第１のキャパシタを供給電圧まで充電することが、
[0233] 供給電圧とサンプリングキャパシタとの間に結合されている、プリチャージスイッチをオンにすることと、
[0234] 第１のスイッチをオンにすることとを備える、条項４５の方法。
[0235] ４７．サンプリング電圧と基準電圧との差分電圧を生成することが、サンプリング電圧から基準電圧を減算することを備える、条項３９～４６のうちのいずれか１つの方法。
[0236] ４８．サンプリングするための装置であって、
[0237] サンプリングキャパシタを供給電圧まで充電するための手段と、
[0238] サンプリング電圧を生成するために、位相誤差に基づいてサンプリングキャパシタ上の電荷の一部分を放電するための手段と、
[0239] 供給電圧に基づいて基準電圧を生成するための手段と、
[0240] サンプリング電圧と基準電圧との差分電圧を生成するための手段とを備える、装置。
[0241] ４９．基準電圧を生成するための手段が、少なくとも１つのキャパシタを供給電圧まで充電するための手段を備える、条項４８の装置。
[0242] 本開示の範囲内で、「例示的」という語は、「実施例、実例、又は例示としての役割を果たすこと」を意味するために使用されている。「例示的」として本明細書で説明されている、いずれの実装形態又は態様も、必ずしも本開示の他の態様よりも好ましいか又は有利であるとして解釈されるべきではない。同様に、「態様」という用語は、論じられている特徴、利点、又は動作モードを、本開示の全ての態様が含むことを必要とするものではない。「結合されている」という用語は、本明細書では、２つの構造体間の、直接的又は間接的な電気的結合を指すために使用されている。また、「接地」という用語は、ＤＣ接地又は交流（ＡＣ）接地を指す場合があり、それゆえ、「接地」という用語は、双方の可能性を包含している点も理解されたい。
[0243] 本開示の上記の説明は、本開示をあらゆる当業者が作製又は使用することを可能にするために提供されている。本開示に対する様々な修正が、当業者には容易に明らかとなり、本明細書で定義されている一般的原理は、本開示の趣旨又は範囲から逸脱することなく、他の変形例に適用することができる。それゆえ、本開示は、本明細書で説明されている実施例に限定されることを意図するものではなく、本明細書で開示されている原理及び新規の特徴と一致する、最も広い範囲が与えられるべきである。

Claims (38)

  1. サンプラであって、
    サンプリングキャパシタと、
    前記サンプリングキャパシタに結合されているプリチャージスイッチと、
    前記サンプリングキャパシタに結合されている１つ以上の放電回路と、
    前記サンプリングキャパシタに結合されている基準電圧回路と、ここにおいて、前記基準電圧回路は
    供給電圧に基づいて基準電圧を生成し、
    前記サンプリングキャパシタ上の電圧と前記基準電圧との電圧差を生成するように構成されている、を備える、サンプラ。
  2. 前記プリチャージスイッチが、電圧レギュレータと前記サンプリングキャパシタとの間に結合されており、前記電圧レギュレータが、前記供給電圧を供給するように構成されている、請求項１に記載のサンプラ。
  3. 前記１つ以上の放電回路のそれぞれが、
    それぞれのトランジスタと、
    前記サンプリングキャパシタと前記それぞれのトランジスタとの間に結合されている、それぞれの抵抗器と、を備える、請求項１に記載のサンプラ。
  4. 前記１つ以上の放電回路のそれぞれに関して、前記それぞれのトランジスタのゲートが、位相検出器に結合されている、請求項３に記載のサンプラ。
  5. 前記基準電圧回路が、
    少なくとも１つのキャパシタと、
    前記サンプリングキャパシタ及び前記少なくとも１つのキャパシタに結合されている差分回路と、ここにおいて、前記差分回路は前記電圧差を生成するように構成されている、を備える、請求項１に記載のサンプラ。
  6. 第１のスイッチ及び第２のスイッチを更に備え、前記少なくとも１つのキャパシタが、
    前記差分回路に結合されている第１のキャパシタと、
    第２のキャパシタと、ここにおいて、前記第１のスイッチが、前記第１のキャパシタと前記第２のキャパシタとの間に結合されており、前記第２のスイッチが、前記第２のキャパシタと並列に結合されている、を備える、請求項５に記載のサンプラ。
  7. 前記１つ以上の放電回路が、位相検出器に結合されており、
    前記差分回路が、フィルタに結合されている、
    請求項５に記載のサンプラ。
  8. 装置であって、
    サンプリングキャパシタと、
    前記サンプリングキャパシタに結合されているプリチャージスイッチと、
    前記サンプリングキャパシタに結合されている１つ以上の放電回路と、
    前記サンプリングキャパシタに結合されている基準電圧回路と、ここにおいて、前記基準電圧回路は
    第１のキャパシタと、
    第２のキャパシタと、
    前記第１のキャパシタと前記第２のキャパシタとの間に結合されている第１のスイッチと、
    前記第２のキャパシタと並列に結合されている第２のスイッチと、
    前記サンプリングキャパシタ及び前記第１のキャパシタに結合されている差分回路とを備える、を備える、装置。
  9. 電圧レギュレータを更に備え、前記プリチャージスイッチが、前記電圧レギュレータと前記サンプリングキャパシタとの間に結合されている、請求項８に記載の装置。
  10. コントローラを更に備え、プリチャージ段階において、前記コントローラが、前記プリチャージスイッチをオンにし、前記第１のスイッチをオフにし、前記第２のスイッチをオンにするように構成されている、請求項８に記載の装置。
  11. 電荷共有段階において、前記コントローラが、前記プリチャージスイッチをオフにし、前記第１のスイッチをオンにし、前記第２のスイッチをオフにするように構成されている、請求項１０に記載の装置。
  12. 前記差分回路が、
    前記サンプリングキャパシタと前記第１のキャパシタの第１の端子との間に結合されている、第３のスイッチと、
    前記第１のキャパシタの第２の端子とサンプラの出力との間に結合されている、第４のスイッチと、を備える、請求項８に記載の装置。
  13. コントローラを更に備え、プリチャージ段階において、前記コントローラが、前記プリチャージスイッチをオンにし、前記第１のスイッチをオフにし、前記第２のスイッチをオンにし、前記第３のスイッチをオンにし、前記第４のスイッチをオフにするように構成されている、請求項１２に記載の装置。
  14. 電荷共有段階において、前記コントローラが、前記プリチャージスイッチをオフにし、前記第１のスイッチをオンにし、前記第２のスイッチをオフにし、前記第３のスイッチをオフにし、前記第４のスイッチをオフにするように構成されている、請求項１３に記載の装置。
  15. サンプリング段階において、前記コントローラが、前記プリチャージスイッチをオフにし、前記第３のスイッチをオフにし、前記第４のスイッチをオフにするように構成されている、請求項１３に記載の装置。
  16. 差分段階において、前記コントローラが、前記プリチャージスイッチをオフにし、前記第２のスイッチをオフにし、前記第３のスイッチをオンにし、前記第４のスイッチをオンにするように構成されている、請求項１３に記載の装置。
  17. 前記基準電圧回路が、前記第１のキャパシタの前記第２の端子と接地との間に結合されている、第５のスイッチを更に備える、請求項１２に記載の装置。
  18. 前記第１のキャパシタに結合されている第２のプリチャージスイッチを更に備える、請求項８に記載の装置。
  19. 電圧レギュレータを更に備え、前記第１のプリチャージスイッチが、前記電圧レギュレータと前記サンプリングキャパシタとの間に結合されており、前記第２のプリチャージスイッチが、前記電圧レギュレータと前記第１のキャパシタとの間に結合されている、請求項１８に記載の装置。
  20. コントローラを更に備え、プリチャージ段階において、前記コントローラが、前記第１のプリチャージスイッチをオンにし、前記第２のプリチャージスイッチをオンにし、前記第１のスイッチをオフにし、前記第２のスイッチをオンにするように構成されている、請求項１８に記載の装置。
  21. 電荷共有段階において、前記コントローラが、前記第１のプリチャージスイッチをオフにし、前記第２のプリチャージスイッチをオフにし、前記第１のスイッチをオンにし、前記第２のスイッチをオフにするように構成されている、請求項２０に記載の装置。
  22. 前記１つ以上の放電回路に結合されている出力を有する、位相検出器を更に備える、請求項８に記載の装置。
  23. 電圧制御発振器（ＶＣＯ）と、
    前記差分回路と前記ＶＣＯの入力との間に結合されている、ループフィルタと、
    前記ＶＣＯの出力と前記位相検出器の入力との間に結合されている、分周器と、
    を更に備える、請求項２２に記載の装置。
  24. 前記位相検出器が、基準信号を受信するように構成されている第１の入力と、フィードバック信号を受信するように構成されている第２の入力とを有し、前記位相検出器が、
    前記位相検出器の前記第２の入力に結合されている入力と、出力とを有する、遅延回路と、
    前記位相検出器の前記第１の入力に結合されている第１の入力と、前記位相検出器の前記第２の入力に結合されている第２の入力と、出力とを有する、第１のパルス回路と、
    前記位相検出器の前記第１の入力に結合されている第１の入力と、前記遅延回路の前記出力に結合されている第２の入力と、出力とを有する、第２のパルス回路と、
    複数のマルチプレクサと、各マルチプレクサが、前記第１のパルス回路の前記出力に結合されている第１の入力と、前記第２のパルス回路の前記出力に結合されている第２の入力と、前記１つ以上の放電回路のうちのそれぞれの１つに結合されている出力とを有する、を備える、請求項２２に記載の装置。
  25. 各マルチプレクサが、デジタルコードのそれぞれのビットを受信するように構成されている、選択入力を備え、各マルチプレクサが、前記それぞれのビットのビット値に基づいて、前記マルチプレクサのそれぞれの前記第１の入力又はそれぞれの前記第２の入力を選択し、選択された前記入力をそれぞれの前記出力に結合するように構成されている、請求項２４に記載の装置。
  26. 前記位相検出器が、基準信号を受信するように構成されている第１の入力と、フィードバック信号を受信するように構成されている第２の入力とを有し、前記位相検出器が、
    前記位相検出器の前記第２の入力に結合されている入力と、出力とを有する、遅延回路と、
    複数のマルチプレクサと、各マルチプレクサが、前記位相検出器の前記第２の入力に結合されている第１の入力と、前記遅延回路の前記出力に結合されている第２の入力と、出力とを有する、
    複数のフリップフロップと、各フリップフロップが、前記複数のマルチプレクサのうちのそれぞれの１つの前記出力に結合されている信号入力と、前記位相検出器の前記第１の入力に結合されているリセット入力と、クロック信号を受信するように構成されているクロック入力と、前記１つ以上の放電回路のうちのそれぞれの１つに結合されている出力とを有する、を備える、請求項２２に記載の装置。
  27. 各マルチプレクサが、デジタルコードのそれぞれのビットを受信するように構成されている、選択入力を備え、各マルチプレクサが、前記それぞれのビットのビット値に基づいて、前記マルチプレクサのそれぞれの前記第１の入力又はそれぞれの前記第２の入力を選択し、選択された前記入力をそれぞれの前記出力に結合するように構成されている、請求項２６に記載の装置。
  28. 前記１つ以上の放電回路のそれぞれが、
    それぞれのトランジスタと、
    前記サンプリングキャパシタと前記それぞれのトランジスタとの間に結合されている、それぞれの抵抗器と、を備える、請求項８に記載の装置。
  29. 位相検出器を更に備え、前記１つ以上の放電回路のそれぞれに関して、前記それぞれのトランジスタのゲートが、前記位相検出器の出力に結合されている、請求項２８に記載の装置。
  30. 第１の入力、第２の入力、及び出力を有する位相検出器と、ここにおいて、前記第１の入力が基準信号を受信するように構成されており、前記出力が前記１つ以上の放電回路に結合されている、
    電圧制御発振器（ＶＣＯ）と、
    前記差分回路と前記ＶＣＯの入力との間に結合されている、ループフィルタと、
    前記ＶＣＯの出力と前記位相検出器の前記第２の入力との間に結合されている分周器と、ここにおいて、前記分周器はフィードバック信号を生成するために、前記ＶＣＯの出力信号を分周するように構成されている、
    を更に備える、請求項８に記載の装置。
  31. サンプリングの方法であって、
    サンプリングキャパシタを供給電圧まで充電することと、
    サンプリング電圧を生成するために、位相誤差に基づいて前記サンプリングキャパシタ上の電荷の一部分を放電することと、
    前記供給電圧に基づいて基準電圧を生成することと、
    前記サンプリング電圧と前記基準電圧との差分電圧を生成することと、を備える、方法。
  32. 前記基準電圧を生成することが、少なくとも１つのキャパシタを前記供給電圧まで充電することを備える、請求項３１に記載の方法。
  33. 前記基準電圧を生成することが、
    第１のキャパシタを前記供給電圧まで充電することと、
    第２のキャパシタを放電させることと、
    前記基準電圧を生成するために、前記第１のキャパシタと前記第２のキャパシタとで電荷を共有することと、を備える、請求項３１に記載の方法。
  34. 前記サンプリング電圧と前記基準電圧との前記差分電圧を生成することが、
    前記サンプリングキャパシタと前記第１のキャパシタの第１の端子との間に結合されている、第１のスイッチをオンにすることと、
    サンプラの出力と前記第１のキャパシタの第２の端子との間に結合されている、第２のスイッチをオンにすることと、を備える、請求項３３に記載の方法。
  35. 前記第１のキャパシタを前記供給電圧まで充電することが、
    前記供給電圧と前記サンプリングキャパシタとの間に結合されている、プリチャージスイッチをオンにすることと、
    前記第１のスイッチをオンにすることと、を備える、請求項３４に記載の方法。
  36. 前記サンプリング電圧と前記基準電圧との前記差分電圧を生成することが、前記サンプリング電圧から前記基準電圧を減算することを備える、請求項３１に記載の方法。
  37. サンプリングするための装置であって、
    サンプリングキャパシタを供給電圧まで充電するための手段と、
    サンプリング電圧を生成するために、位相誤差に基づいて前記サンプリングキャパシタ上の電荷の一部分を放電するための手段と、
    前記供給電圧に基づいて基準電圧を生成するための手段と、
    前記サンプリング電圧と前記基準電圧との差分電圧を生成するための手段と、を備える、装置。
  38. 前記基準電圧を生成するための前記手段が、少なくとも１つのキャパシタを前記供給電圧まで充電するための手段を備える、請求項３７に記載の装置。
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