JP2024520565A - サンプリング位相ロックループ - Google Patents
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Abstract
特定の態様では、サンプラは、サンプリングキャパシタと、サンプリングキャパシタに結合されているプリチャージスイッチと、サンプリングキャパシタに結合されている1つ以上の放電回路と、サンプリングキャパシタに結合されている基準電圧回路とを含む。基準電圧回路は、供給電圧に基づいて基準電圧を生成し、サンプリングキャパシタ上の電圧と基準電圧との電圧差を生成するように構成されている。
Description
関連出願の相互参照
[0001] 本出願は、2021年6月7日に米国特許庁に出願され、2022年3月15日に米国特許庁によって特許第11,277,140号として発行された、非仮出願第17/340,914号に対する優先権及び利益を主張するものであり、この非仮出願の内容全体は、その全体が以下に完全に記載されるかのように、かつ全ての適用可能な目的のために、本明細書に組み込まれる。
[0001] 本出願は、2021年6月7日に米国特許庁に出願され、2022年3月15日に米国特許庁によって特許第11,277,140号として発行された、非仮出願第17/340,914号に対する優先権及び利益を主張するものであり、この非仮出願の内容全体は、その全体が以下に完全に記載されるかのように、かつ全ての適用可能な目的のために、本明細書に組み込まれる。
分野
[0002] 本開示の諸態様は、全般的に、位相ロックループ(phase-locked loop;PLL)に関し、より詳細には、サンプリングPLLに関する。
[0002] 本開示の諸態様は、全般的に、位相ロックループ(phase-locked loop;PLL)に関し、より詳細には、サンプリングPLLに関する。
[0003] 位相ロックループ(PLL)は、基準信号の周波数を対応する量で逓倍することによって、所望の周波数を有する信号を生成するために、使用することができる。例えば、PLLは、ワイヤレスデバイスにおいて、所望の周波数を有する局部発振器信号を生成するために使用することができる。
[0004] 以下では、1つ以上の実装形態の簡略化された概要が、そのような実装形態の基本的理解をもたらすために提示される。この「発明の概要」は、想到されている全ての実装形態の広範囲にわたる概観ではなく、全ての実装形態の主要な要素又は重要な要素を特定することも、いずれか又は全ての実装形態の範囲を明示することも意図するものではない。その唯一の目的は、後に提示される「発明を実施するための形態」に対する導入部として、1つ以上の実装形態のいくつかの構想を簡略化された形式で提示することである。
[0005] 第1の態様は、サンプラに関する。このサンプラは、サンプリングキャパシタと、サンプリングキャパシタに結合されているプリチャージスイッチと、サンプリングキャパシタに結合されている1つ以上の放電回路と、サンプリングキャパシタに結合されている基準電圧回路とを含む。基準電圧回路は、供給電圧に基づいて基準電圧を生成し、サンプリングキャパシタ上の電圧と基準電圧との電圧差を生成するように構成されている。
[0006] 第2の態様は、装置に関する。この装置は、サンプリングキャパシタと、サンプリングキャパシタに結合されているプリチャージスイッチと、サンプリングキャパシタに結合されている1つ以上の放電回路と、サンプリングキャパシタに結合されている基準電圧回路とを含む。基準電圧回路は、第1のキャパシタと、第2のキャパシタと、第1のキャパシタと第2のキャパシタとの間に結合されている、第1のスイッチと、第2のキャパシタと並列に結合されている、第2のスイッチと、サンプリングキャパシタ及び第1のキャパシタに結合されている、差分回路とを含む。
[0007] 第3の態様は、サンプリングの方法に関する。この方法は、サンプリングキャパシタを供給電圧まで充電することと、サンプリング電圧を生成するために、位相誤差に基づいてサンプリングキャパシタ上の電荷の一部分を放電することと、供給電圧に基づいて基準電圧を生成することと、サンプリング電圧と基準電圧との差分電圧を生成することとを含む。
[0008] 第4の態様は、サンプリングするための装置に関する。この装置は、サンプリングキャパシタを供給電圧まで充電するための手段と、サンプリング電圧を生成するために、位相誤差に基づいてサンプリングキャパシタ上の電荷の一部分を放電するための手段と、供給電圧に基づいて基準電圧を生成するための手段と、サンプリング電圧と基準電圧との差分電圧を生成するための手段とを含む。
[0021] 添付図面に関連して、以下に記載される「発明を実施するための形態」は、様々な構成の説明として意図されているものであり、本明細書で説明される構想を実践することが可能な、唯一の構成を表すことを意図するものではない。「発明を実施するための形態」は、様々な構想の完全な理解をもたらすことを目的とする、具体的な詳細を含む。しかしながら、当業者には、これらの具体的な詳細を伴わずとも、これらの構想を実践することができる点が明らかとなるであろう。場合によっては、そのような構想を不明瞭にすることを回避するために、周知の構造及び構成要素は、ブロック図の形式で示されている。
[0022] 図1は、本開示の特定の態様による、位相ロックループ(PLL)110の一実施例を示す。PLL110は、例えば、ワイヤレスデバイスにおいて、(例えば、周波数アップコンバージョン及び/又は周波数ダウンコンバージョンのための)局部発振器信号を生成するために使用することができる。この実施例では、PLL110は、位相検出器120、サンプラ130、ループフィルタ135、電圧制御発振器(voltage controlled oscillator;VCO)140、及び分周器150を含む。位相検出器120はまた、位相周波数検出器(phase frequency detector;PFD)、位相比較器、又は別の用語で呼ばれる場合もある。
[0023] 位相検出器120は、第1の入力122、第2の入力124、及び出力126を有する。第1の入力122は、基準信号(「ref」と標識)を受信するように構成されている。基準信号(例えば、基準クロック信号)は、水晶発振器(図示せず)又は別の供給源から入来し得る。サンプラ130は、位相検出器120の出力126に結合されている入力132と、出力134とを有する。ループフィルタ135は、サンプラ130の出力134とVCO140の制御入力142との間に結合されている。以下で更に論じられるように、VCO140は、VCO140の制御入力142における電圧によって制御される周波数(「fVCO」と標識)を有する、出力信号を生成するように構成されている。この出力信号は、PLL110の出力112に結合されている、VCO140の出力144において出力される。それゆえ、この実施例では、VCO140の出力信号が、PLL110の出力信号を提供する。
[0024] 分周器150は、入力152及び出力154を有する。分周器150の入力152は、VCO140の出力144に結合されており、分周器150の出力154は、位相検出器120の第2の入力124に結合されている。それゆえ、この実施例では、VCO140の出力信号は、フィードバックループ155を介して、分周器150を経て位相検出器120の第2の入力124にフィードバックされる。一実施例では、分周器150は、フィードバック信号(「fb」と標識)を生成するために、VCO140の出力信号の周波数を、分周比Nで分周するように構成されている。それゆえ、この実施例では、フィードバック信号は、fVCO/Nにほぼ等しい周波数を有する。フィードバック信号は、分周器150の出力154において出力され、位相検出器120の第2の入力124に入力される。
[0025] 動作中、位相検出器120は、第1の入力122において基準信号を受信し、第2の入力124においてフィードバック信号を受信する。位相検出器120は、基準信号とフィードバック信号との位相誤差を検出して、検出された位相誤差を示す位相誤差信号を生成し、その位相誤差信号を出力126において出力するように構成されている。いくつかの実装形態では、位相誤差信号は、検出された位相誤差の関数である幅を有する、パルスを含む。一実施例では、検出された位相誤差は、フィードバック信号のエッジ(例えば、立ち上がりエッジ又は立ち下がりエッジ)と基準信号のエッジ(例えば、立ち上がりエッジ又は立ち下がりエッジ)との時間誤差(すなわち、時間差)として表すことができる。この実施例では、パルスの幅は、フィードバック信号のエッジと基準信号のエッジとの時間誤差に等しいか、又は比例している。
[0026] サンプラ130は、位相検出器120からの位相誤差信号をサンプリングして、そのサンプリングされた位相誤差信号をループフィルタ135に出力するように構成されている。サンプリングされた位相誤差信号は、電圧又は電流とすることができる。ループフィルタ135は、サンプリングされた位相誤差信号を、VCO140の制御入力142に入力される電圧へとフィルタリングして、VCO140の出力周波数を制御する。
[0027] PLL110のフィードバックループ155は、位相検出器120、サンプラ130、及びループフィルタ135に、VCO140の制御入力142における電圧を、フィードバック信号と基準信号との位相誤差を低減する方向に調節させる。PLL110がロックされている場合、VCO140の出力周波数は、分周器150の分周比Nによって逓倍された、基準信号の周波数にほぼ等しい。換言すれば、出力周波数は、次式によって与えられる:
fVCO=N・fref (1)
ここで、frefは、基準周波数(すなわち、基準信号の周波数)である。それゆえ、この実施例では、VCO140の出力周波数は、基準周波数の倍数であり、式(1)に基づいて、分周器150の分周比Nを適宜に設定することによって、所望の周波数に設定することができる。
fVCO=N・fref (1)
ここで、frefは、基準周波数(すなわち、基準信号の周波数)である。それゆえ、この実施例では、VCO140の出力周波数は、基準周波数の倍数であり、式(1)に基づいて、分周器150の分周比Nを適宜に設定することによって、所望の周波数に設定することができる。
[0028] 一実施例では、分周器150の分周比Nは、2以上の整数である。この実施例では、VCO140の出力周波数は、基準周波数の整数倍である。
[0029] いくつかの実装形態では、PLL110は、分周器150を使用して非整数分周比を実現するために、デルタシグマ変調器(delta-sigma modulator;DSM)160を更に含む。本明細書で使用される場合、「非整数分周比」という用語は、小数部を含む分周比を指す場合がある。この実施例では、DSM160は、入力162及び出力164を有する。DSM160の出力164は、分周器150の制御入力156に結合されている。この実施例では、分周器150は、制御入力156を介してDSM160から受信される分周比制御信号に基づいて、分周器150の分周比Nを、複数の整数値のうちのいずれか1つに設定するように構成されている。
[0030] 動作中、DSM160は、所望の非整数分周値を示す周波数制御信号(例えば、周波数制御ワード)を受信するように構成されている。次いで、DSM160は、基準信号の複数のサイクルにわたって、分周比の平均値が所望の非整数分周値にほぼ等しくなるように、分周器150の分周比を変調する。DSM160は、分周比の平均値が所望の非整数分周値にほぼ等しくなるように、分周比制御信号を使用して、基準信号の複数のサイクルにわたって分周比の整数値を変化させることによって、分周比を変調することができる。例えば、DSM160は、分周器150の分周比を、4サイクルのうちの3つに関して6に設定し、4サイクルのうちの1つに関して7に設定することによって、基準信号の4サイクルにわたる6.25の平均非整数分周値を実現することができる。DSM160は、一次DSM、二次マルチステートノイズシェーピング(multi-state noise shaping;MASH)DSM、三次MASH DSM、又は別のタイプのDSMを用いて実装することができる。この実施例では、分周器150及びDSM160は、「フラクショナルN型分周器」を実装している。
[0031] 図2は、特定の態様による、ループフィルタ135の例示的実装形態を示す。この実施例では、ループフィルタ135は、キャパシタ210及び積分経路220を含む。更には、VCO140の制御入力142は、第1の制御入力142-1及び第2の制御入力142-2を含む。
[0032] この実施例では、キャパシタ210の第1の端子212は、サンプラ130の出力134とVCO140の第1の制御入力142-1との間のノードに結合されており、キャパシタ210の第2の端子214は、接地(又は、接地として機能するように構成されている何らかの基準電圧)に結合されている。キャパシタ210上の電圧(「vtune」と標識)は、VCO140の出力周波数を調整するために、VCO140の第1の制御入力142-1に入力される。
[0033] 積分経路220は、サンプラ130の出力134とVCO140の第2の制御入力142-2との間に結合されている。積分経路220は、電圧vtuneを積分して、その積分に基づいて、VCO140の出力周波数を、第2の制御入力142-2を介して更に調整するように構成されている。図2の実施例では、積分経路220は、アナログデジタル変換器(analog-to-digital converter;ADC)225及びアキュムレータ230を含む。ADC225は、電圧vtuneをデジタル信号に変換するように構成されており、アキュムレータ230は、そのデジタル信号を積分するように構成されている。それゆえ、この実施例では、積分経路220は、デジタル領域における積分を実行する。
[0034] しかしながら、ループフィルタ135は、図2に示されている例示的実装形態に限定されるものではない点を理解されたい。例えば、他の実装形態では、ループフィルタ135は、サンプラ130の出力134に結合されているローパスフィルタ(例えば、抵抗器-キャパシタ(resistor-capacitor;RC)フィルタ)を含み得る。
[0035] 一実施例では、VCO140は、インダクタ-キャパシタ(inductor-capacitor;LC)タンク(図示せず)を含み得るものであり、この場合、LCタンクの静電容量を調整することによって、VCO140の出力周波数が調整される。この実施例では、LCタンクは、第1の制御入力142-1を介した電圧vtuneによって静電容量が調整される、1つ以上のキャパシタ(例えば、バラクタ)と、第2の制御入力142-2を介した積分経路220の出力によって静電容量が調整される、1つ以上のキャパシタ(例えば、キャパシタバンク)とを含み得る。しかしながら、VCO140は、この実施例に限定されるものではなく、VCO140は、他のタイプのVCO回路を用いて実装することができる点を理解されたい。
[0036] 図3は、特定の態様による、サンプラ130の例示的実装形態を示す。この実施例では、サンプラ130は、放電回路308、サンプリングキャパシタ320、プリチャージスイッチ325、及びサンプリングスイッチ330を含む。
[0037] 以下で更に論じられるように、放電回路308は、基準信号とフィードバック信号との位相誤差を示す、サンプリングされた電圧(「Vs」と標識)を生成するために、位相検出器120からの位相誤差信号に基づいて、サンプリングキャパシタ320を放電させるように構成されている。図3に示されている実施例では、放電回路308は、トランジスタ310及び抵抗器315を含む。トランジスタ310のゲートは、サンプラ130の入力132に結合されており、抵抗器315は、トランジスタ310のドレインとサンプリングキャパシタ320の第1の端子322との間に結合されている。この実施例では、トランジスタ310のソースは、接地に結合されており、サンプリングキャパシタ320の第2の端子324は、接地に結合されている。しかしながら、サンプラ130は、図3に示されている実施例に限定されるものではない点を理解されたい。他の実装形態では、抵抗器315を、トランジスタ310のソースとサンプリングキャパシタ320の第1の端子322との間に結合させることができ、トランジスタ310のドレインを、接地に結合させることができる。図3では1つの放電回路308が示されているが、サンプラ130は、並列に結合されている複数の放電回路を含む得るものであり、この場合、各放電回路が、それぞれの抵抗器及びそれぞれのトランジスタを含み得る点を理解されたい。
[0038] プリチャージスイッチ325は、電圧レギュレータ340の出力344とサンプリングキャパシタ320の第1の端子322との間に結合されており、サンプリングスイッチ330は、サンプリングキャパシタ320の第1の端子322とサンプラ130の出力134との間に結合されている。この実施例では、電圧レギュレータ340は、給電レール350に結合されている入力342を有する。電圧レギュレータ340は、給電レール350上の電圧から、電圧レギュレータ340の出力344における調整された供給電圧Vddを生成するように構成されている。それゆえ、この実施例では、供給電圧Vddが、サンプラ130に供給される。電圧レギュレータ340は、低ドロップアウト(low-dropout;LDO)レギュレータ、スイッチングレギュレータ、又は別のタイプの電圧レギュレータを用いて実装することができる。
[0039] この実施例では、プリチャージスイッチ325及びサンプリングスイッチ330は、コントローラ360によって制御される。この点に関連して、コントローラ360は、プリチャージスイッチ325の制御入力327に結合されており、サンプリングスイッチ330の制御入力332に結合されている。この実施例では、コントローラ360は、制御入力327を介してプリチャージスイッチ325のオン/オフ状態を制御し、制御入力332を介してサンプリングスイッチ330のオン/オフ状態を制御するように構成されている。プリチャージスイッチ325は、制御入力327に結合されているゲートを有するトランジスタ、トランスミッションゲート、又は別のタイプのスイッチを用いて実装することができる。同様に、サンプリングスイッチ330は、制御入力332に結合されているゲートを有するトランジスタ、トランスミッションゲート、又は別のタイプのスイッチを用いて実装することができる。
[0040] 位相誤差信号をサンプリングするために、サンプリングキャパシタ320は、最初に、プリチャージ段階中に供給電圧Vddまでプリチャージされる。このことを達成するために、コントローラ360が、プリチャージスイッチ325をオンにすることにより、サンプリングキャパシタ320は、プリチャージスイッチ325を介して供給電圧Vddまでプリチャージされることが可能となる。コントローラ360はまた、プリチャージ段階中に、サンプリングスイッチ330をオフにすることもできる。サンプリングキャパシタ320がプリチャージされた後、コントローラ360は、プリチャージスイッチ325をオフにする。
[0041] プリチャージ段階の後、トランジスタ310のゲートが、位相検出器120からの位相誤差信号によって駆動される。一実施例では、位相誤差信号は、基準信号とフィードバック信号との検出された位相誤差(例えば、フィードバック信号のエッジと基準信号のエッジとの時間誤差)の関数である幅を有する、パルスを含む。この実施例では、位相誤差信号は、検出された位相誤差の関数であるパルスの幅に等しい持続時間にわたって、トランジスタ310をオンにする。それゆえ、トランジスタ310は、検出された位相誤差の関数である持続時間にわたって、オンにされる。
[0042] トランジスタ310が、位相誤差信号によってオンにされると、トランジスタ310は、抵抗器315を接地に結合する。このことにより、サンプリングキャパシタ320上の電荷の一部分が、抵抗器315を介して接地に放電される。この段階中、プリチャージスイッチ325及びサンプリングスイッチ330は、オフにされたままである。時間の関数としてのサンプリングされた電圧は、次式によって与えられる:
ここで、Vs(t)は、時間の関数としてのサンプリングされた電圧であり、tは、放電の開始からの時間であり、Rは、抵抗器315の抵抗であり、Cは、サンプリングキャパシタ320の静電容量である。
[0043] サンプリングキャパシタ320から放電される電荷の量は、検出された位相誤差の関数である位相誤差信号によって、トランジスタ310がオンにされる持続時間の、関数である。結果として、サンプリングキャパシタ320から放電される電荷の量は、検出された位相誤差の関数である。それゆえ、放電の終了時における、サンプリングキャパシタ320上のサンプリングされた電圧Vsは、検出された位相誤差の関数であり、それゆえ、位相誤差情報を提供している。一実施例では、放電の終了時におけるサンプリングされた電圧Vsは、次式によって与えられる:
ここで、Δtは、位相誤差信号のパルス幅であり、式(3)におけるVsが、放電の終了時におけるサンプリングされた電圧である。この実施例では、パルス幅Δtは、フィードバック信号のエッジと基準信号のエッジとの時間誤差に、ほぼ等しいものとすることができる。位相誤差信号がサンプリングされた後(すなわち、トランジスタ310がパルスの終了時にオフにされた後)、コントローラ360は、サンプリングスイッチ330をオンにして、サンプリングキャパシタ320をサンプラ130の出力134に結合する。
[0044] 特定の態様では、基準信号の各サイクルにおいて、位相検出器120は、基準信号とフィードバック信号との位相誤差を検出して、対応する位相誤差信号をサンプラ130に出力し、サンプラ130は、その位相誤差信号をサンプリングして、対応するサンプリングされた電圧Vsを出力する。それゆえ、これらの態様では、位相誤差は、基準信号の1サイクルごとに1回、検出されてサンプリングされる。
[0045] 上述のように、DSM160を使用して、分周器150の分周比を変調することによって、非整数分周値を実現することができる。しかしながら、分周器150の分周比を変調することにより、フィードバック信号内に量子化誤差が導入される。量子化誤差は、基準信号とフィードバック信号との時間誤差の変動を引き起こすことにより、性能を低下させる。量子化誤差は、以下で更に論じられるように、サンプラ130において位相補間を実行することによって、実質的に相殺することができる。
[0046] 図4は、本開示の特定の態様による、位相補間を採用している、サンプラ130及び位相検出器120の例示的実装形態を示す。この実施例では、サンプラ130は、サンプリングキャパシタ320の第1の端子322と接地との間に、並列に結合されている複数の放電回路308-1~308-Mを含む。放電回路308-1~308-Mのそれぞれは、それぞれのトランジスタ310-1~310-Mと、それらそれぞれのトランジスタ310-1~310-Mのドレイン又はソースとサンプリングキャパシタ320の第1の端子322との間に結合されている、それぞれの抵抗器315-1~315-Mとを含む。この実施例では、サンプラ130の入力132は、複数の入力132-1~132-Mを含み、この場合、入力132-1~132-Mのそれぞれが、放電回路308-1~308-Mのうちのそれぞれの1つに結合されており、より詳細には、放電回路308-1~308-Mのうちのそれぞれの1つの、トランジスタ310-1~310-Mのゲートに結合されている。
[0047] この実施例では、位相検出器120は、遅延回路410、第1のパルス回路420、第2のパルス回路430、及び複数のマルチプレクサ450-1~450-Mを含む。第1のパルス回路420は、第1の入力422、第2の入力424、及び出力426を有する。第1の入力422は、位相検出器120の第1の入力122に結合されており、第2の入力424は、位相検出器120の第2の入力124に結合されている。それゆえ、第1の入力422は、基準信号を受信し、第2の入力424は、フィードバック信号を受信する。図4では、このフィードバック信号は、位相検出器120の内部で「fb1」と呼ばれる。
[0048] 第2のパルス回路430は、第1の入力432、第2の入力434、及び出力436を有する。第1の入力432は、位相検出器120の第1の入力122に結合されており、それゆえ、基準信号を受信する。遅延回路410は、位相検出器120の第2の入力124と第2のパルス回路430の第2の入力434との間に結合されている。遅延回路410は、フィードバック信号を(例えば、VCO140の約1サイクル(すなわち、周期)に等しい遅延で)遅延させて、結果として得られる遅延されたフィードバック信号(「fb2」と標識)を、第2のパルス回路430の第2の入力434に出力するように構成されている。一実施例では、遅延回路410は、VCO140の出力信号によってクロックされる、遅延フリップフロップを用いて実装することができる。
[0049] マルチプレクサ450-1~450-Mのそれぞれは、第1の入力452-1~452-M、第2の入力454-1~454-M、出力456-1~456-M、及び選択入力458-1~458-Mを有する。マルチプレクサ450-1~450-Mのそれぞれの第1の入力452-1~452-Mは、第1のパルス回路420の出力426に結合されており、マルチプレクサ450-1~450-Mのそれぞれの第2の入力454-1~454-Mは、第2のパルス回路430の出力436に結合されている。図4の実施例では、位相検出器120の出力126は、複数の出力126-1~126-Mを含み、この場合、出力126-1~126-Mのそれぞれが、サンプラ130の入力132-1~132-Mのうちのそれぞれの1つに結合されている。この実施例では、マルチプレクサ450-1~450-Mのそれぞれの出力456-1~456-Mは、出力126-1~126-Mのうちのそれぞれの1つに結合されている。図4に示されているように、マルチプレクサ450-1~450-Mのそれぞれの出力456-1~456-Mは、放電回路308-1~308-Mのうちのそれぞれの1つに結合されており、より詳細には、放電回路308-1~308-Mのうちのそれぞれの1つの、トランジスタ310-1~310-Mのゲートに結合されている。
[0050] マルチプレクサ450-1~450-Mのそれぞれの選択入力458-1~458-Mは、デジタルコードd<M-1:0>の、それぞれのビットを受信するように構成されている。マルチプレクサ450-1~450-Mのそれぞれは、それぞれのビットのビット値に基づいて、それぞれの第1の入力452-1~452-M又はそれぞれの第2の入力454-1~454-Mを選択し、その選択された入力をそれぞれの出力456-1~456-Mに結合するように構成されている。例えば、高ビット値は、それぞれの第1の入力452-1~452-Mの選択をトリガすることができ、その一方で、低ビット値は、それぞれの第2の入力454-1~454-Mの選択をトリガすることができ、又は、その逆も可能である。以下で更に論じられるように、デジタルコードd<M-1:0>は、サンプラ130における位相補間を制御する。
[0051] 動作中、第1のパルス回路420は、基準信号とフィードバック信号fb1との第1の時間誤差を検出して、第1の時間誤差にほぼ等しい幅を有する第1のパルスを生成し、その第1のパルスを出力426において出力するように構成されている。例えば、第1のパルス回路420は、フィードバック信号fb1のエッジ(例えば、立ち上がりエッジ又は立ち下がりエッジ)で、第1のパルスの立ち上がりエッジを生成し、基準信号のエッジ(例えば、立ち上がりエッジ又は立ち下がりエッジ)で、第1のパルスの立ち下がりエッジを生成するように構成することができる。
[0052] 第2のパルス回路430は、基準信号とフィードバック信号fb2との第2の時間誤差を検出して、第2の時間誤差にほぼ等しい幅を有する第2のパルスを生成し、その第2のパルスを出力436において出力するように構成されている。例えば、第2のパルス回路430は、フィードバック信号fb2のエッジ(例えば、立ち上がりエッジ又は立ち下がりエッジ)で、第2のパルスの立ち上がりエッジを生成し、基準信号のエッジ(例えば、立ち上がりエッジ又は立ち下がりエッジ)で、第2のパルスの立ち下がりエッジを生成するように構成することができる。遅延回路410の存在により、第2のパルスの立ち上がりエッジは、第1のパルスの立ち上がりエッジに対して、(例えば、VCO140の約1サイクル)遅延してシフトされる。マルチプレクサ450-1~450-Mとの組み合わせで、遅延回路410は、以下で更に論じられるように、分周器150の分周比の変調によって引き起こされる量子化誤差の影響を相殺するための、位相補間を可能にする。
[0053] それゆえ、この実施例では、マルチプレクサ450-1~450-Mのそれぞれの第1の入力452-1~452-Mは、第1のパルス回路420から第1のパルスを受信し、マルチプレクサ450-1~450-Mのそれぞれの第2の入力454-1~454-Mは、第2のパルス回路430から第2のパルスを受信する。マルチプレクサ450-1~450-Mのそれぞれは、デジタルコードd<M-1:0>の、それぞれのビットのビット値に基づいて、第1のパルス又は第2のパルスを選択し、その選択されたパルスをそれぞれのトランジスタ310-1~310-Mのゲートに出力する。それゆえ、この実施例では、デジタルコードd<M-1:0>は、マルチプレクサ450-1~450-Mのパルス選択を制御することによって、第1のパルスによって駆動されるトランジスタ310-1~310-Mの数と、第2のパルスによって駆動されるトランジスタ310-1~310-Mの数とを制御する。
[0054] この実施例では、サンプラ130は、フィードバック信号fb1とフィードバック信号fb2との位相補間を実行し、この場合、デジタルコードd<M-1:0>が、第1のパルスによって駆動されるトランジスタ310-1~310-Mの数と、第2のパルスによって駆動されるトランジスタ310-1~310-Mの数とを制御することによって、位相補間を制御する。位相補間は、次式によって与えられるサンプリングされた電圧Vsをもたらす:
ここで、kは、第1のパルスによって駆動されるトランジスタ310-1~310-Mの数であり、Mは、トランジスタ310-1~310-Mの総数であり、TVCOは、VCO140の1サイクル(すなわち、周期)であり、Δtは、フィードバック信号fb2と基準信号との時間誤差である。この実施例では、フィードバック信号fb1の立ち上がりエッジとフィードバック信号fb2の立ち上がりエッジとが、TVCOの間隔で離れているため、第1のパルスは、TVCO+Δtにほぼ等しい幅を有し、第2のパルスは、Δtにほぼ等しい幅を有する点に留意されたい。
[0055] 式(4)に示されているように、位相補間は、デジタルコードd<M-1:0>を使用して、第1のパルスによって駆動されるトランジスタ310-1~310-Mの数kを調節することによって、サンプリングされる電圧Vsを調節する。特定の態様では、分周器150の分周比の変調によって引き起こされる量子化誤差の影響を相殺するために、位相補間を使用して、サンプリングされる電圧Vsを調節することができる。
[0056] この点に関連して、PLL110は、特定の態様による、位相補間を使用して量子化誤差を相殺するように構成されている、位相補間(phase interpolation;PI)制御回路470を含み得る。図4の実施例では、PI制御回路470は、複数の出力472-1~472-Mを有し、この場合、出力472-1~472-Mのそれぞれが、マルチプレクサ450-1~450-Mのうちのそれぞれの1つの、選択入力458-1~458-Mに結合されている。説明を容易にするために、PI制御回路470とマルチプレクサ450-1~450-Mとの個々の接続は、図4では明示的に示されていない。
[0057] 動作中、PI制御回路470は、DSM160による分周比の変調によって引き起こされる量子化誤差の影響を相殺するために、第1のパルスによって駆動される必要があるトランジスタ310-1~310-Mの数kを決定する。例えば、DSM160は、分周比の変調に起因する量子化誤差を示す、DSM誤差信号を生成して、そのDSM誤差信号をPI制御回路470に入力することができる。この実施例では、PI制御回路470は、DSM誤差信号によって示される量子化誤差を相殺するために、第1のパルスによって駆動される必要があるトランジスタ310-1~310-Mの数kを決定することができる。次いで、PI制御回路470は、決定された数kに対応するデジタルコードd<M-1:0>を生成し、そのデジタルコードd<M-1:0>を、それぞれの出力472-1~472-Mを介してマルチプレクサ450-1~450-Mに出力することができる。これに応答して、マルチプレクサ450-1~450-Mは、トランジスタ310-1~310-Mのうちのk個を第1のパルスで駆動し、残りのトランジスタ310-1~310-M(すなわち、トランジスタ310-1~310-MのうちのM-k個)を第2のパルスで駆動する。
[0058] この実施例で位相誤差信号をサンプリングするために、コントローラ360は、プリチャージスイッチ325をオンにして、プリチャージスイッチ325を介してサンプリングキャパシタ320を供給電圧Vddまでプリチャージする。サンプリングキャパシタ320がプリチャージされた後、コントローラ360がプリチャージスイッチ325をオフにし、トランジスタ310-1~310-Mのゲートがオンにされ、この場合、上述のように、デジタルコードd<M-1:0>に基づいて、トランジスタ310-1~310-Mのうちのk個が第1のパルスによって駆動され、残りのトランジスタ310-1~310-M(すなわち、トランジスタ310-1~310-MのうちのM-k個)が第2のパルスによって駆動される。このことにより、サンプリングキャパシタ320上の電荷の一部分が、抵抗器315-1~315-Mを介して接地に放電されることにより、上記の式(4)で与えられるサンプリングされた電圧Vsがもたらされる。位相誤差信号がサンプリングされた後、コントローラ360は、サンプリングスイッチ330をオンにして、サンプリングキャパシタ320をサンプラ130の出力134に結合する。上記の手順を、基準信号の各サイクルにおいて実行することにより、基準信号の各サイクルにおいて、位相誤差を検出し、検出された位相誤差をサンプリングすることができる。
[0059] サンプラ130に関する課題は、サンプリングキャパシタ320をプリチャージするために電圧レギュレータ340(例えば、LDOレギュレータ)によって供給される供給電圧Vddが、電圧レギュレータ340の有限の帯域幅に起因して変動することである。供給電圧Vddの変動(fluctuation)(すなわち、変動(variation))は、所与の位相誤差に関して、サンプリングされる電圧Vsを基準信号のサイクルごとに変化させることにより、サンプラ130の性能を低下させ、位相ノイズをもたらす。それゆえ、電圧レギュレータ340からの供給電圧Vddのサイクルごとの変動に対する、サンプラ130のサンプリングされる電圧Vsの依存性を、低減する必要がある。
[0060] 本開示の諸態様は、供給電圧に基づいて基準電圧を生成することによって、供給電圧変動の影響を低減する。基準電圧Vrefを、サンプリングされた電圧Vsから減算することにより、制御電圧vtuneが生成される。基準電圧Vrefは、供給電圧に基づいて生成されるため、基準電圧は、供給電圧変動に起因する、サンプリングされた電圧Vsの変化に追従している。結果として、以下で更に論じられるように、サンプリングされた電圧Vsから基準電圧Vrefを減算することにより、供給電圧変動の影響が相殺される。
[0061] 図5は、本開示の特定の態様による、サンプラ130が基準電圧回路515を更に含む一実施例を示す。基準電圧回路515は、以下で更に論じられるように、供給電圧に基づいて基準電圧Vrefを生成し、サンプリング電圧Vsと基準電圧Vrefとの電圧差を生成するように構成されている。
[0062] 基準電圧回路515は、第1のキャパシタ530、第2のプリチャージスイッチ550、第2のキャパシタ540、第1のスイッチ560、第2のスイッチ570、及び差分回路520を含む。第2のプリチャージスイッチ550は、第1のキャパシタ530の第1の端子532と電圧レギュレータ340の出力344との間に結合されている。第1のキャパシタ530の第2の端子534は、接地に結合されている。第2のキャパシタ540と第2のスイッチ570とは、並列に結合されている。第1のスイッチ560は、第1のキャパシタ530の第1の端子532と第2のキャパシタ540の第1の端子542との間に結合されている。第2のキャパシタ540の第2の端子544は、接地に結合されている。
[0063] この実施例では、コントローラ360が、第2のプリチャージスイッチ550、第1のスイッチ560、及び第2のスイッチ570を制御する。この点に関連して、コントローラ360は、第2のプリチャージスイッチ550の制御入力552、第1のスイッチ560の制御入力562、及び第2のスイッチ570の制御入力572に結合されている。この実施例では、コントローラ360は、制御入力552を介して第2のプリチャージスイッチ550のオン/オフ状態を制御し、制御入力562を介して第1のスイッチ560のオン/オフ状態を制御し、制御入力572を介して第2のスイッチ570のオン/オフ状態を制御するように構成されている。第2のプリチャージスイッチ550、第1のスイッチ560、及び第2のスイッチ570はそれぞれ、トランジスタ、トランスミッションゲート、又は別のタイプのスイッチを用いて実装することができる。以下の論考では、プリチャージスイッチ325は、第1のプリチャージスイッチ325と呼ばれる。
[0064] 差分回路520は、サンプリングキャパシタ320に結合されている第1の入力522と、第1のキャパシタ530に結合されている第2の入力524と、サンプラ130の出力134に結合されている出力526とを有する。以下で更に論じられるように、差分回路520は、サンプリングキャパシタ320上のサンプリングされた電圧Vsと基準電圧Vrefとの電圧差を生成し(例えば、サンプリングされた電圧Vsから基準電圧Vrefを減算し)、その電圧差を出力526において出力するように構成されている。
[0065] プリチャージ段階中、コントローラ360は、第1のスイッチ560をオフにして、第1のキャパシタ530を第2のキャパシタ540から絶縁し、第2のスイッチ570をオンにして、第2のキャパシタ540を接地に放電させる。コントローラ360はまた、第1のプリチャージスイッチ325をオンにして、サンプリングキャパシタ320を供給電圧Vddまでプリチャージし、第2のプリチャージスイッチ550をオンにして、第1のキャパシタ530を供給電圧Vddまでプリチャージする。それゆえ、プリチャージ段階中、サンプリングキャパシタ320及び第1のキャパシタ530は、双方とも供給電圧Vddまでプリチャージされる。いくつかの実装形態では、第1のプリチャージスイッチ325と第2のプリチャージスイッチ550とを、同期させてオン及びオフにすることができる。
[0066] サンプリング段階中、コントローラ360は、第1のプリチャージスイッチ325をオフにする。放電回路308-1~308-Mは、サンプリングされた電圧Vsを(例えば、式(4)に基づいて)生成するために、位相検出器120(図5には示さず)によって検出された位相誤差に基づいて、サンプリングキャパシタ320上の電荷の一部分を放電する。いくつかの実装形態では、放電回路308-1~308-Mは、図4を参照して上記で論じられたように、(例えば、量子化誤差を相殺するために)位相補間を実行する。しかしながら、他の実装形態では、放電回路308-1~308-Mは、位相補間を行うことなく、検出された位相誤差に基づいてサンプリングキャパシタ320を放電させることができる(例えば、全てのトランジスタ310-1~310-Mを同じパルスによって駆動することができる)点を理解されたい。また、サンプラ130は、任意の数の放電回路を含み得る点も理解されたい。
[0067] 電荷共有段階中、コントローラ360は、第2のスイッチ570及び第2のプリチャージスイッチ550をオフにし、第1のスイッチ560をオンにする。第1のスイッチ560をオンにすることにより、第1のキャパシタ530と第2のキャパシタ540との電荷共有が可能となる。この電荷共有は、次式によって与えられる基準電圧Vrefを生成する:
ここで、C1は、第1のキャパシタ530の静電容量であり、C2は、第2のキャパシタ540の静電容量である。式(5)に示されているように、基準電圧Vrefは、供給電圧Vddに基づくものであり、それゆえ、供給電圧Vddの変動に起因する、サンプリングされた電圧Vsの変化に追従している。これは、第1のキャパシタ530が、サンプリングキャパシタ320と同じ供給電圧Vddでプリチャージされ、それゆえ、サンプリングされた電圧Vsと同じ供給電圧Vddの変動を被るためである。いくつかの実装形態では、電荷共有段階は、サンプリング段階と重複し得る。他の実装形態では、電荷共有段階は、以下で更に論じられるように、サンプリング段階の後とすることができる。
[0068] 次いで、差分回路520が、サンプリングされた電圧Vsから基準電圧Vrefを減算し、その電圧差(すなわち、Vs-Vref)を出力526において出力する。基準電圧Vrefは、供給電圧変動に起因する、サンプリングされた電圧Vsの変化に追従しているため、この減算により、条件Vs-Vref=0が満たされる場合、供給電圧変動の影響が相殺される。条件Vs-Vref=0は、PLL110がロックされている場合、PLLループ自体によって維持することができる。
[0069] PLL110が積分経路220を含む実施例に関しては、この条件は、PLL110がロックされている場合、積分経路220によって維持することができる。これは、積分経路220が、電圧vtuneを低周波数の約ゼロまで低減するように、VCO140の出力周波数を調節することにより、条件Vs-Vref=0がもたらされるためである。条件Vs-Vref=0は、基準信号とフィードバック信号との位相誤差を、第1のキャパシタ530の静電容量と第2のキャパシタ540の静電容量との(すなわち、C1とC2との)比率に基づいて、固定位相誤差にロックする。この位相誤差は固定されているため、この位相誤差は、基準周波数に所望の分周値を掛けたものに等しいVCO出力周波数を維持するためのPLLの能力には、殆ど又は全く影響を及ぼさない。
[0070] 第1のキャパシタ530と第2のキャパシタ540との電荷共有により、式(5)に基づいて、第1のキャパシタ530の静電容量及び/又は第2のキャパシタ540の静電容量を適宜に設定することによって、基準電圧Vrefを、供給電圧Vddの所望の比率に設定することが可能となる。一実施例では、基準電圧Vrefは、条件Vs-Vref=0が満たされる場合にサンプラ130の利得を最大化する電圧に設定することができる。この実施例では、サンプリング段階中のサンプリングキャパシタ320の放電時間と、サンプラ130のRC時定数とがほぼ等しい場合に、サンプラ130の利得が最大となり得る。式(2)における時間tに、RC時定数を代入することにより、Vdd/eにほぼ等しい電圧が得られる。それゆえ、この実施例では、式(5)に基づいて、第1のキャパシタ530の静電容量及び/又は第2のキャパシタ540の静電容量を適宜に設定することによって、基準電圧Vrefの電圧を、ほぼVdd/eに設定することにより、利得を最大化することができる。
[0071] 図6は、特定の態様による、差分回路520の例示的実装形態を示す。この実施例では、差分回路520は、サンプリングキャパシタ320の第1の端子322と第1のキャパシタ530の第1の端子532との間に結合されている、第3のスイッチ610と、第1のキャパシタ530の第2の端子534とサンプラ130の出力134との間に結合されている、第4のスイッチ620とを含む。この実施例では、サンプラ130はまた、第1のキャパシタ530の第2の端子534と接地との間に結合されている、第5のスイッチ630も含み得る。第5のスイッチ630はまた、図6の実施例に示されているように、第2のキャパシタ540の第2の端子544と接地との間にも結合させることができる。
[0072] この実施例では、コントローラ360が、第3のスイッチ610、第4のスイッチ620、及び第5のスイッチ630を制御する。この点に関連して、コントローラ360は、第3のスイッチ610の制御入力612、第4のスイッチ620の制御入力622、及び第5のスイッチ630の制御入力632に結合されている。この実施例では、コントローラ360は、制御入力612を介して第3のスイッチ610のオン/オフ状態を制御し、制御入力622を介して第4のスイッチ620のオン/オフ状態を制御し、制御入力632を介して第5のスイッチ630のオン/オフ状態を制御するように構成されている。第3のスイッチ610、第4のスイッチ620、及び第5のスイッチ630はそれぞれ、トランジスタ、トランスミッションゲート、又は別のタイプのスイッチを用いて実装することができる。
[0073] この実施例では、第2のプリチャージスイッチ550が省略されている。これは、以下で更に論じられるように、第1のキャパシタ530は、差分回路520の第3のスイッチ610を介してプリチャージすることができるためである。しかしながら、他の実装形態では、第1のキャパシタ530をプリチャージするために、第2のプリチャージスイッチ550を含めることができる点を理解されたい。
[0074] プリチャージ段階中、コントローラ360は、プリチャージスイッチ325、第3のスイッチ610、第5のスイッチ630、及び第2のスイッチ570をオンにする。コントローラ360は、第4のスイッチ620及び第1のスイッチ560をオフにする。プリチャージ段階中、サンプリングキャパシタ320は、プリチャージスイッチ325を介して供給電圧Vddまでプリチャージされ、第1のキャパシタ530は、プリチャージスイッチ325及び第3のスイッチ610を介して供給電圧Vddまでプリチャージされ、第2のキャパシタ540は、第2のスイッチ570及び第5のスイッチ630を介して接地に放電される。それゆえ、プリチャージ段階中、サンプリングキャパシタ320及び第1のキャパシタ530は、双方とも供給電圧Vddまでプリチャージされる。いくつかの実装形態では、プリチャージスイッチ325と第3のスイッチ610とを、同期させてオンにすることができる。
[0075] サンプリング段階中、コントローラ360は、プリチャージスイッチ325をオフにし、第3のスイッチ610をオフにする。放電回路308-1~308-Mは、サンプリングされた電圧Vsを(例えば、式(4)に基づいて)生成するために、位相検出器120(図6には示さず)によって検出された位相誤差に基づいて、サンプリングキャパシタ320上の電荷の一部分を放電する。
[0076] 電荷共有段階中、コントローラ360は、第2のスイッチ570をオフにし、第1のスイッチ560をオンにする。第1のスイッチ560をオンにすることにより、第1のキャパシタ530と第2のキャパシタ540との電荷共有が可能となり、これにより(例えば、式(4)に基づいて)基準電圧Vrefが生成される。電荷共有段階中、コントローラ360は、第3のスイッチ610及び第4のスイッチ620をオフにし、第5のスイッチ630をオンにする。いくつかの実装形態では、電荷共有段階は、サンプリング段階と重複し得る。他の実装形態では、電荷共有段階は、サンプリング段階の終了後に開始することができる。例えば、サンプリング段階は、接地レール上にノイズを生成し得る。この実施例で接地レール上のノイズが電荷共有段階に影響を及ぼすことを防止するために、電荷共有段階は、サンプリング段階の終了後に開始することができる。
[0077] 差分段階中、コントローラ360は、第3のスイッチ610及び第4のスイッチ620をオンにし、第5のスイッチ630をオフにする。このことにより、第1のキャパシタ530がサンプリングキャパシタ320と直列に結合されて、サンプリングキャパシタ320上のサンプリングされた電圧Vsから、第1のキャパシタ530上の基準電圧Vrefが減算されることにより、サンプラ130の出力134において電圧差Vs-Vrefが得られる。差分段階中、プリチャージスイッチ325及び第2のスイッチ570はオフにされる。いくつかの実装形態では、基準電圧はまた、電荷共有に起因して第2のキャパシタ540上にも存在しているため、第1のスイッチ560は、差分段階中にオンにすることができる。他の実装形態では、第1のスイッチ560は、差分段階中にオフにすることもできる。
[0078] 上記のスイッチングシーケンスを、基準信号の1サイクルごとに1回実行することにより、基準信号の1サイクルごとに位相誤差を1回サンプリングすることができる。上述のように、基準電圧Vrefは供給電圧変動を追従しているため、電圧差Vs-Vrefは、サイクルごとの供給電圧変動の影響を相殺することによって、PLL110の性能を向上させる。
[0079] 図7は、本開示の特定の態様による、スイッチの例示的実装形態を示す。この実施例では、プリチャージスイッチ325は、p型電界効果トランジスタ(p-type field effect transistor;PFET)710を用いて実装され、第2のスイッチ570は、n型電界効果トランジスタ(n-type field effect transistor;NFET)745を用いて実装され、第4のスイッチ620は、NFET740を用いて実装され、第5のスイッチ630は、NFET750を用いて実装されている。また、この実施例では、第3のスイッチ610は、並列に結合されているNFET722とPFET727とを含む、トランスミッションゲートを用いて実装され、第1のスイッチ560は、並列に結合されているNFET732とPFET737とを含む、トランスミッションゲートを用いて実装されている。
[0080] スイッチ325、570、620、及び630のそれぞれの制御入力は、それぞれのトランジスタのゲートに位置している。図7の実施例では、スイッチ325、570、620、及び630の制御入力は、それぞれ、制御信号preb、pre、ph4、及びph2によって駆動され、この場合、prebとpreとは相補信号である。第3のスイッチ610内のNFET722のゲート及びPFET727のゲートは、それぞれ、相補制御信号ph3及びph3bによって駆動される。第1のスイッチ560内のNFET732のゲート及びPFET737のゲートは、それぞれ、相補制御信号ph1及びph1bによって駆動される。これらの制御信号は、コントローラ360(図7には示さず)によって生成される。
[0081] 図8は、本開示の特定の態様による、サンプラ130における信号の実施例を示すタイミング図である。時間t1~t2(例えば、プリチャージ段階)の間、プリチャージスイッチ325がオンにされ、第3のスイッチ610がオンにされる。結果として、サンプリングキャパシタ320が、プリチャージスイッチ325を介して、供給電圧Vddまでプリチャージされることにより、サンプリングキャパシタ320上の電圧VsをVddまで上昇させる。更には、第1のキャパシタ530が、プリチャージスイッチ325及び第3のスイッチ610を介して、供給電圧Vddまでプリチャージされる。
[0082] この実施例では、制御信号prebの立ち上がりエッジ810が、制御信号ph3の立ち下がりエッジ815をトリガする。このことは、サンプリングキャパシタ320上の電圧と第1のキャパシタ530上の電圧とがプリチャージ後にほぼ同じであることを確実にする助けとなるように、プリチャージスイッチ325がオフにされた後、第3のスイッチ610が短時間オンのままにされるように行われる。
[0083] また、時間t1~t2の間、第2のスイッチ570がオンにされる。これは、第2のスイッチ570が、この実施例ではNFET745を用いて実装されており、制御信号prebの補数である制御信号pre(図8には示さず)によって駆動されるためである。結果として、第2のキャパシタ540が、接地に放電される。
[0084] 時間t3~t4(例えば、サンプリング段階)の間、放電回路308-1~308-Mは、サンプリングされた位相誤差を示すサンプリングされた電圧Vsを生成するために、位相検出器120によって検出された位相誤差に基づいて、サンプリングキャパシタ320上の電荷の一部分を放電する。この実施例では、図4を参照して上述されたように、位相補間を実行するために、放電回路308-1~308-Mのうちのk個が、第1のパルス(「パルス1」と標識)によって駆動され、残りの放電回路308-1~308-M(すなわち、放電回路308-1~308-MのうちのM-k個)が、第2のパルス(「パルス2」と標識)によって駆動される。この実施例では、第1のパルスの立ち上がりエッジ820と、第2のパルスの立ち上がりエッジ825とは、VCO140の1サイクルTVCOの間隔で離れている。
[0085] 時間t5において、第1のスイッチ560がオンにされることにより、第1のキャパシタ530と第2のキャパシタ540との電荷共有が可能となり、(例えば、式(5)に基づいて)基準電圧Vrefが生成される。一実施例では、第1のスイッチ560をオンにすることは、基準信号の立ち上がりエッジによってトリガすることができる。
[0086] 時間t6において、第5のスイッチ630がオフにされる。このことにより、第1のキャパシタ530の第2の端子534及び第2のキャパシタ540の第2の端子544が、接地から切り離されることにより、第1のキャパシタ530及び第2のキャパシタ540を浮遊状態にさせる。また、第3のスイッチ610がオンにされることにより、電圧差Vs-Vrefも生成される。
[0087] 時間t7において、第4のスイッチ620がオンにされることにより、電圧差Vs-Vrefは、サンプラ130の出力134に結合される。結果として、電圧差Vs-Vrefは、サンプラ130の出力134に転送される。時間t8において、基準信号の次のサイクルに関する位相誤差をサンプリングするために、第4のスイッチ620がオフにされる。
[0088] 図9は、特定の態様による、位相補間をサポートする位相検出器120の別の例示的実装形態を示す。この実施例では、位相検出器120は、遅延回路910、複数のマルチプレクサ950-1~950-M、及び複数のフリップフロップ(flip-flop;FF)960-1~960-Mを含む。
[0089] マルチプレクサ950-1~950-Mのそれぞれは、第1の入力952-1~952-M、第2の入力954-1~954-M、出力956-1~956-M、及び選択入力958-1~958-Mを有する。マルチプレクサ950-1~950-Mのそれぞれの第1の入力952-1~952-Mは、位相検出器120の第2の入力124に結合されており、それゆえ、フィードバック信号を受信する。図9では、このフィードバック信号は、位相検出器120の内部で「fb1」と呼ばれる。
[0090] 遅延回路910は、位相検出器120の第2の入力124とマルチプレクサ950-1~950-Mのそれぞれの第2の入力954-1~954-Mとの間に結合されている。遅延回路910は、フィードバック信号を(例えば、VCO140の約1サイクル(すなわち、周期)に等しい遅延で)遅延させて、結果として得られる遅延されたフィードバック信号(「fb2」と標識)を、マルチプレクサ950-1~950-Mのそれぞれの第2の入力954-1~954-Mに出力するように構成されている。一実施例では、遅延回路910は、VCO140の出力信号によってクロックされる、遅延フリップフロップを用いて実装することができる。
[0091] マルチプレクサ950-1~950-Mのそれぞれの選択入力958-1~958-Mは、デジタルコードd<M-1:0>の、それぞれのビットを受信するように構成されている。上述のように、デジタルコードd<M-1:0>は、位相補間を制御する。マルチプレクサ950-1~950-Mのそれぞれは、それぞれのビットのビット値に基づいて、それぞれの第1の入力952-1~952-M又はそれぞれの第2の入力954-1~954-Mを選択し、その選択された入力をそれぞれの出力956-1~956-Mに結合するように構成されている。それゆえ、マルチプレクサ950-1~950-Mのそれぞれは、それぞれのビットに基づいて、フィードバック信号fb1又はフィードバック信号fb2を選択し、その選択されたフィードバック信号を、それぞれの出力956-1~956-Mにおいて出力するように構成されている。
[0092] フリップフロップ960-1~960-Mのそれぞれは、それぞれの信号入力962-1~962-M、それぞれのクロック入力966-1~966-M、それぞれのリセット入力968-1~968-M、及びそれぞれの出力964-1~964-Mを有する。フリップフロップ960-1~960-Mのそれぞれの信号入力962-1~962-Mは、マルチプレクサ950-1~950-Mのうちのそれぞれの1つの、出力956-1~956-Mに結合されている。それゆえ、マルチプレクサ950-1~950-Mのそれぞれは、デジタルコードd<M-1:0>の、それぞれのビットに基づいて、フィードバック信号fb1又はフィードバック信号fb2のいずれが、それぞれのフリップフロップ960-1~960-Mの信号入力962-1~962-Mに入力されるかを制御する。
[0093] フリップフロップ960-1~960-Mのそれぞれのクロック入力966-1~966-Mは、クロック信号(「clk」と標識)を受信する。特定の態様では、クロック信号は、VCO140の出力信号とすることができる。フリップフロップ960-1~960-Mのそれぞれのリセット入力968-1~968-Mは、位相検出器120の第1の入力122に結合されており、それゆえ、基準信号を受信する。特定の態様では、各フリップフロップ960-1~960-Mは、基準信号の立ち上がりエッジで、それぞれの出力964-1~964-Mをゼロにリセットするように構成されている。フリップフロップ960-1~960-Mのそれぞれの出力964-1~964-Mは、位相検出器120の出力126-1~126-Mのうちのそれぞれの1つに結合されており、このそれぞれの出力は、放電回路308-1~308-Mのうちのそれぞれの1つの、トランジスタ310-1~310-Mのゲートに結合されている。
[0094] 動作中、マルチプレクサ950-1~950-Mのそれぞれが、デジタルコードd<M-1:0>の、それぞれのビットに基づいて、フィードバック信号fb1又はフィードバック信号fb2を選択し、その選択されたフィードバック信号を、それぞれのフリップフロップ960-1~960-Mの信号入力962-1~962-Mに出力する。
[0095] フリップフロップ960-1~960-Mのそれぞれは、それぞれのマルチプレクサ950-1~950-Mからの選択されたフィードバック信号を、クロック信号でリタイミングし、そのリタイミングされたフィードバック信号のエッジで、それぞれのパルスの立ち上がりエッジを出力する。リタイミングされたフィードバック信号のエッジは、立ち上がりエッジ又は立ち下がりエッジとすることができる。次いで、フリップフロップ960-1~960-Mのそれぞれは、それぞれのリセット入力968-1~968-Mにおいて受信される基準信号の立ち上がりエッジで、それぞれのパルスの立ち下がりエッジを出力する。これは、フリップフロップ960-1~960-Mのそれぞれが、基準信号の立ち上がりエッジで、それぞれの出力964-1~964-Mをゼロにリセットするように構成されているためである。
[0096] フリップフロップ960-1~960-Mのそれぞれからのパルスは、放電回路308-1~308-Mのうちのそれぞれの1つの、トランジスタ310-1~310-Mのゲートを駆動する。この実施例では、デジタルコードd<M-1:0>は、フィードバック信号fb1から生成されたパルスによって駆動されるトランジスタ310-1~310-Mの数と、フィードバック信号fb2から生成されたパルスによって駆動されるトランジスタ310-1~310-Mの数とを制御する。これは、デジタルコードd<M-1:0>が、フィードバック信号fb1を受信するフリップフロップ960-1~960-Mの数と、フィードバック信号fb2を受信するフリップフロップ960-1~960-Mの数とを制御しているためである。このことにより、デジタルコードd<M-1:0>によって制御される、フィードバック信号fb1とフィードバック信号fb2との位相補間が提供される。
[0097] デジタルコードd<M-1:0>は、図4を参照して特定の態様に従って上述されている、PI制御回路470によって生成することができる。上述のように、PI制御回路470は、DSM160による分周比の変調に起因する、量子化誤差の影響を相殺するために、デジタルコードd<M-1:0>を生成することができる。
[0098] 上記の実施例では、遅延回路910は、VCO140の約1サイクルの遅延を有し得るものであり、VCO140の出力によってクロックされる遅延フリップフロップを用いて実装することができる。しかしながら、遅延回路910は、この実施例に限定されるものではない点を理解されたい。他の実装形態では、遅延回路910は、VCO140の2サイクル、又はVCO140のサイクルの別の倍数に、ほぼ等しい遅延を有し得る。
[0099] 図10は、特定の態様による、例示的なPLL110を使用することが可能なワイヤレスデバイス1010を示す。ワイヤレスデバイス1010は、(例えば、基地局との)ワイヤレス通信のための、送信機1030及び受信機1035を含み得る。ワイヤレスデバイス1010はまた、ベースバンドプロセッサ1070、無線周波数(radio frequency;RF)結合回路1025、アンテナ1015、基準信号生成器1090、第1のPLL1080、及び第2のPLL1085も含み得る。図10では、1つの送信機1030、1つの受信機1035、及び1つのアンテナ1015が示されているが、ワイヤレスデバイス1010は、任意の数の送信機、受信機、及びアンテナを含み得る点を理解されたい。
[0100] 図10の実施例では、送信機1030は、ベースバンドプロセッサ1070に結合されている入力1032と、RF結合回路1025を介してアンテナ1015に結合されている出力1034とを有する。送信機1030は、ミキサ1040及び電力増幅器1045を含み得る。ミキサ1040は、入力1032と電力増幅器1045との間に結合されており、電力増幅器1045は、ミキサ1040と出力1034との間に結合されている。一実施例では、ミキサ1040は、入力1032を介してベースバンドプロセッサ1070からベースバンド信号を受信し、そのベースバンド信号を局部発振器信号と混合することにより、ベースバンド信号をRF送信信号へと周波数アップコンバートするように構成されている。電力増幅器1045は、RF送信信号を増幅し、その増幅されたRF送信信号を、アンテナ1015を介した送信のために、出力1034において出力するように構成されている。送信機1030は、図10には示されていない1つ以上の追加的な構成要素を含み得る点を理解されたい。例えば、いくつかの実装形態では、送信機1030は、送信機1030の入力1032と出力1034との間の信号経路内に、1つ以上のフィルタ、移相器、及び/又は1つ以上の追加的な増幅器を含み得る。
[0101] 図10の実施例では、受信機1035は、RF結合回路1025を介してアンテナ1015に結合されている入力1036と、ベースバンドプロセッサ1070に結合されている出力1038とを有する。受信機1035は、低雑音増幅器1050及びミキサ1055を含み得る。低雑音増幅器1050は、入力1036とミキサ1055との間に結合されており、ミキサ1055は、低雑音増幅器1050と出力1038との間に結合されている。一実施例では、低雑音増幅器1050は、RF結合回路1025を介してアンテナ1015からRF信号を受信して、そのRF信号を増幅し、増幅されたRF信号をミキサ1055に出力するように構成されている。ミキサ1055は、RF信号を局部発振器信号と混合することにより、RF信号をベースバンド信号へと周波数ダウンコンバートするように構成されている。受信機1035は、図10には示されていない1つ以上の追加的な構成要素を含み得る点を理解されたい。例えば、いくつかの実装形態では、受信機1035は、受信機1035の入力1036と出力1038との間の信号経路内に、1つ以上のフィルタ、移相器、及び/又は1つ以上の追加的な増幅器を含み得る。
[0102] RF結合回路1025は、送信機1030の出力1034とアンテナ1015との間に結合されている。RF結合回路1025はまた、アンテナ1015と受信機1035の入力1036との間にも結合されている。一実施例では、RF結合回路1025は、送信機1030の出力1034からのRF信号を、アンテナ1015に結合し、アンテナ1015から受信されるRF信号を、受信機1035の入力1036に結合するように構成されている、デュプレクサを用いて実装することができる。他の実装形態では、RF結合回路1025は、アンテナ1015に送信機1030及び受信機1035を一度に1つずつ結合するように構成されている、1つ以上のスイッチを含み得る。
[0103] 基準信号生成器1090は、第1のPLL1080及び第2のPLL1085に対する基準信号を生成して出力するように構成されている。基準信号生成器1090は、水晶発振器、又は、基準信号を生成するように構成されている別のタイプの回路を含み得る。
[0104] 第1のPLL1080は、基準信号生成器1090と送信機1030のミキサ1040との間に結合されている。第1のPLL1080は、基準信号生成器1090から基準信号を受信して、その基準信号の周波数を逓倍することにより、ミキサ1040に対する局部発振器信号を生成するように構成されている。第1のPLL1080は、図1~図9に示されている態様のうちのいずれか1つ以上による、例示的なPLL110を用いて実装することができ、この場合、第1の入力122は、基準信号を受信するために基準信号生成器1090に結合され、出力112は、ミキサ1040に結合される。
[0105] 第2のPLL1085は、基準信号生成器1090と受信機1035のミキサ1055との間に結合されている。第2のPLL1085は、基準信号生成器1090から基準信号を受信して、その基準信号の周波数を逓倍することにより、ミキサ1055に対する局部発振器信号を生成するように構成されている。第2のPLL1085は、図1~図9に示されている態様のうちのいずれか1つ以上による、例示的なPLL110を用いて実装することができ、この場合、第1の入力122は、基準信号を受信するために基準信号生成器1090に結合され、出力112は、ミキサ1055に結合される。
[0106] 図11は、電子デバイス1102及び基地局1104を含む、環境1100の図である。電子デバイス1102は、図10に示されている例示的な送信機1030、受信機1035、及びPLL1080とPLL1085とを含み得る、ワイヤレストランシーバ1196を含む。特定の態様では、電子デバイス1102は、図10に示されているワイヤレスデバイス1010に対応し得る。
[0107] 環境1100内で、電子デバイス1102は、ワイヤレスリンク1106を介して基地局1104と通信する。図示のように、電子デバイス1102は、スマートフォンとして示されている。しかしながら、電子デバイス1102は、セルラ基地局、ブロードバンドルータ、アクセスポイント、セルラ電話若しくは携帯電話、ゲーミングデバイス、ナビゲーションデバイス、メディアデバイス、ラップトップコンピュータ、デスクトップコンピュータ、タブレットコンピュータ、サーバコンピュータ、ネットワーク接続型ストレージ(network-attached storage;NAS)デバイス、スマート家電、車両ベースの通信システム、モノのインターネット(Internet of Things;IoT)デバイス、センサ若しくはセキュリティデバイス、アセットトラッカなどの、任意の好適なコンピューティングデバイス又は他の電子デバイスとして実装することができる。
[0108] 基地局1104は、任意の好適なタイプのワイヤレスリンクとして実装することが可能な、ワイヤレスリンク1106を介して、電子デバイス1102と通信する。セルラ無線ネットワークの基地局塔として示されているが、基地局1104は、衛星、地上波放送塔、アクセスポイント、ピアツーピアデバイス、メッシュネットワークノード、光ファイバ回線、概括的に上記で説明されたような別の電子デバイスなどの、別のデバイスを表し得るか、又は別のデバイスとして実装することができる。それゆえ、電子デバイス1102は、有線接続、ワイヤレス接続、又はそれらの組み合わせを介して、基地局1104若しくは別のデバイスと通信することができる。ワイヤレスリンク1106は、基地局1104から電子デバイス1102に通信される、データ又は制御情報のダウンリンクと、電子デバイス1102から基地局1104に通信される、他のデータ又は制御情報のアップリンクとを含み得る。ワイヤレスリンク1106は、第3世代パートナーシッププロジェクトロングタームエボリューション(3rd Generation Partnership Project Long-Term Evolution;3GPP(登録商標) LTE(登録商標)、3GPP NR 5G)、IEEE 802.11、IEEE 802.11、Bluetooth(登録商標)などの、任意の好適な通信プロトコル又は通信規格を使用して実装することができる。
[0109] 電子デバイス1102は、プロセッサ1180及びメモリ1182を含む。メモリ1182は、コンピュータ可読記憶媒体の一部分であり得るか、又は一部分を形成し得る。プロセッサ1180は、メモリ1182によって記憶されているプロセッサ実行可能命令(例えば、コード)を実行するように構成されている、アプリケーションプロセッサ又はマルチコアプロセッサなどの、任意のタイプのプロセッサを含み得る。メモリ1182は、揮発性メモリ(例えば、ランダムアクセスメモリ(random access memory;RAM))、不揮発性メモリ(例えば、フラッシュメモリ)、光媒体、磁気媒体(例えば、ディスク又はテープ)などの、任意の好適なタイプのデータ記憶媒体を含み得る。本開示の文脈では、メモリ1182は、命令1184、データ1186、及び、電子デバイス1102の他の情報を記憶するために実装されている。
[0110] 電子デバイス1102はまた、入出力(input/output;I/O)ポート1190も含み得る。I/Oポート1190は、他のデバイス、ネットワーク、又はユーザとの、あるいはデバイスの構成要素間の、データ交換又は相互作用を可能にする。
[0111] 電子デバイス1102は、信号プロセッサ(signal processor;SP)1192(例えば、デジタル信号プロセッサ(digital signal processor;DSP)など)を更に含み得る。信号プロセッサ1192は、プロセッサ1180と同様に機能し得るものであり、メモリ1182と連携して、命令を実行すること及び/又は情報を処理することが可能であり得る。
[0112] 通信目的のために、電子デバイス1102はまた、モデム1194、ワイヤレストランシーバ1196、及び1つ以上のアンテナ(例えば、アンテナ1015)も含む。ワイヤレストランシーバ1196は、RFワイヤレス信号を使用して、それぞれのネットワーク、及びそのネットワークに接続されている他の電子デバイスへの、接続性を提供する。ワイヤレストランシーバ1196は、ワイヤレスローカルエリアネットワーク(local area network;LAN)(wireless local area network;WLAN)、ピアツーピア(peer to peer;P2P)ネットワーク、メッシュネットワーク、セルラネットワーク、ワイヤレスワイドエリアネットワーク(WWAN)、ナビゲーションネットワーク(例えば、北米の全地球測位システム(Global Positioning System;GPS)若しくは別の全地球航法衛星システム(Global Navigation Satellite System;GNSS))、及び/又はワイヤレスパーソナルエリアネットワーク(wireless personal area network;WPAN)などの、任意の好適なタイプのワイヤレスネットワークを介した通信を容易にし得る。
[0113] 図12は、特定の態様による、サンプリングの方法1200を示す。方法1200は、サンプラ130によって実行することができる。
[0114] ブロック1210で、サンプリングキャパシタが、供給電圧まで充電される。例えば、サンプリングキャパシタ(例えば、サンプリングキャパシタ320)は、供給電圧とサンプリングキャパシタとの間に結合されているプリチャージスイッチ(例えば、プリチャージスイッチ325)をオンにすることによって、供給電圧(例えば、Vdd)まで充電することができる。プリチャージスイッチは、コントローラ360によってオンにすることができる。供給電圧は、電圧レギュレータ340によって供給することができる。
[0115] ブロック1220で、サンプリング電圧を生成するために、位相誤差に基づいてサンプリングキャパシタ上の電荷の一部分が放電される。例えば、サンプリングキャパシタは、位相誤差に基づいて、1つ以上の放電回路(例えば、放電回路308-1~308-M)によって放電させることができる。この位相誤差は、基準信号と位相ロックループ(PLL)のフィードバック信号との位相誤差とすることができる。フィードバック信号は、PLLのVCO(例えば、VCO140)の出力信号を分周することによって生成することができる。
[0116] ブロック1230で、供給電圧に基づいて基準電圧が生成される。例えば、この基準電圧は、基準電圧回路515によって生成することができる。
[0117] ブロック1240で、サンプリング電圧と基準電圧との差分電圧が生成される。例えば、この差分電圧は、差分回路520によって生成することができる。
[0118] 特定の態様では、位相誤差に基づいてサンプリングキャパシタ上の電荷の一部分を放電することは、位相誤差を示す位相誤差信号を受信することと、位相誤差信号により1つ以上の放電回路を駆動することとを含み得るものであり、1つ以上の放電回路が、サンプリングキャパシタに結合されている。一実施例では、1つ以上の放電回路のそれぞれは、それぞれのトランジスタ(例えば、トランジスタ310-1~310-Mのうちのそれぞれの1つ)と、サンプリングキャパシタとそれぞれのトランジスタとの間に結合されているそれぞれの抵抗器(例えば、抵抗器315-1~315-Mのうちのそれぞれの1つ)とを含む。この実施例では、位相誤差信号は、1つ以上のパルス(例えば、図8のパルス1及び/又はパルス2)を含み得るものであり、1つ以上の放電回路のそれぞれのトランジスタのゲートが、それら1つ以上のパルスのうちの1つによって駆動される。一実施例では、位相誤差信号は、第1のパルス及び第2のパルス(例えば、それぞれ、図8のパルス1及びパルス2)を含み得るものであり、この場合、第1のパルスの立ち上がりエッジと第2のパルスの立ち上がりエッジとは、VCO140の1サイクル以上の間隔で離れている。この実施例では、上述のように、量子化誤差を相殺するために、DSM誤差信号に基づいて、トランジスタ310-1~310-Mのうちのk個のゲートが、第1のパルスによって駆動され、トランジスタ310-1~310-MのうちのM-k個のゲートが、第2のパルスによって駆動される。
[0119] 特定の態様では、基準電圧を生成することは、第1のキャパシタ(例えば、第1のキャパシタ530)を供給電圧まで充電することと、第2のキャパシタ(例えば、第2のキャパシタ540)を放電させることと、基準電圧を生成するために第1のキャパシタと第2のキャパシタとで電荷を共有することとを含み得る。例えば、電荷共有は、第1のキャパシタ530と第2のキャパシタ540との間に結合されているスイッチ(例えば、第1のスイッチ560)をオンにすることを含み得る。一実施例では、第1のキャパシタの充電は、サンプリングキャパシタの充電と時間的に重複しているため、供給電圧の経時的な変動は、基準電圧において少なくとも部分的に追従されている。
[0120] 特定の態様では、サンプリング電圧と基準電圧との差分電圧を生成することは、サンプリングキャパシタ(例えば、サンプリングキャパシタ320)と第1のキャパシタ(例えば、第1のキャパシタ530)の第1の端子(例えば、第1の端子532)との間に結合されている、第1のスイッチ(例えば、第3のスイッチ610)をオンにすることと、サンプラ(例えば、サンプラ130)の出力(例えば、出力134)と第1のキャパシタの第2の端子(例えば、第2の端子534)との間に結合されている、第2のスイッチ(例えば、第4のスイッチ620)をオンにすることとを含み得る。これらの態様では、第1のキャパシタを供給電圧まで充電することは、供給電圧とサンプリングキャパシタとの間に結合されているプリチャージスイッチ(例えば、プリチャージスイッチ325)をオンにすることと、第1のスイッチ(例えば、第3のスイッチ610)をオンにすることとを含み得る。
[0121] 特定の態様では、サンプリング電圧と基準電圧との差分電圧を生成することは、サンプリング電圧から基準電圧を減算することを含み得る。
[0122] 本開示は、本開示の諸態様を説明するために上記で使用されている、例示的な用語法に限定されるものではない点を理解されたい。例えば、位相検出器はまた、位相比較器、位相周波数検出器(PFD)、又は別の用語で呼ばれる場合もある。分周器はまた、N分周回路又は別の用語で呼ばれる場合もある。分周器の分周比はまた、除数又は別の用語で呼ばれる場合もある。
[0123] コントローラ360及びPI制御回路470はそれぞれ、本明細書で説明されている機能を実行するように設計されている、汎用プロセッサ、デジタル信号プロセッサ(DSP)、特定用途向け集積回路(application specific integrated circuit;ASIC)、フィールドプログラマブルゲートアレイ(field programmable gate array;FPGA)若しくは他のプログラマブル論理デバイス、個別ハードウェア構成要素(例えば、論理ゲート)、又は、これらの任意の組み合わせを用いて実装することができる。本明細書で説明されている機能は、それらの機能を実行するためのコードを備えるソフトウェアをプロセッサが実行することによって、実行することができる。このソフトウェアは、RAM、ROM、EEPROM(登録商標)、光ディスク、及び/又は磁気ディスクなどの、コンピュータ可読記憶媒体上に記憶させることができる。
[0124] 以下の番号付き条項において、実装形態の例が説明される:
[0125] 1.サンプラであって、
[0126] サンプリングキャパシタと、
[0127] サンプリングキャパシタに結合されているプリチャージスイッチと、
[0128] サンプリングキャパシタに結合されている1つ以上の放電回路と、
[0129] サンプリングキャパシタに結合されている基準電圧回路であって、
[0130] 供給電圧に基づいて基準電圧を生成し、
[0131] サンプリングキャパシタ上の電圧と基準電圧との電圧差を生成するように構成されている、基準電圧回路とを備える、サンプラ。
[0132] 2.プリチャージスイッチが、電圧レギュレータとサンプリングキャパシタとの間に結合されており、電圧レギュレータが、供給電圧を供給するように構成されている、条項1のサンプラ。
[0133] 3.1つ以上の放電回路のそれぞれが、
[0134] それぞれのトランジスタと、
[0135] サンプリングキャパシタとそれぞれのトランジスタとの間に結合されている、それぞれの抵抗器とを備える、条項1又は2のサンプラ。
[0136] 4.1つ以上の放電回路のそれぞれに関して、それぞれのトランジスタのゲートが、位相検出器に結合されている、条項3のサンプラ。
[0137] 5.基準電圧回路が、
[0138] 少なくとも1つのキャパシタと、
[0139] サンプリングキャパシタ及び少なくとも1つのキャパシタに結合されている、差分回路であって、電圧差を生成するように構成されている、差分回路とを備える、条項1~4のうちのいずれか1つのサンプラ。
[0140] 6.第1のスイッチ及び第2のスイッチを更に備え、少なくとも1つのキャパシタが、
[0141] 差分回路に結合されている第1のキャパシタと、
[0142] 第2のキャパシタであって、第1のスイッチが、第1のキャパシタと第2のキャパシタとの間に結合されており、第2のスイッチが、第2のキャパシタと並列に結合されている、第2のキャパシタとを備える、条項5のサンプラ。
[0143] 7.1つ以上の放電回路が、位相検出器に結合されており、
[0144] 差分回路が、フィルタに結合されている、
[0145] 条項5又は6のサンプラ。
[0146] 8.装置であって、
[0147] サンプリングキャパシタと、
[0148] サンプリングキャパシタに結合されているプリチャージスイッチと、
[0149] サンプリングキャパシタに結合されている1つ以上の放電回路と、
[0150] サンプリングキャパシタに結合されている基準電圧回路であって、
[0151] 第1のキャパシタと、
[0152] 第2のキャパシタと、
[0153] 第1のキャパシタと第2のキャパシタとの間に結合されている、第1のスイッチと、
[0154] 第2のキャパシタと並列に結合されている、第2のスイッチと、
[0155] サンプリングキャパシタ及び第1のキャパシタに結合されている、差分回路とを備える、基準電圧回路とを備える、装置。
[0156] 9.電圧レギュレータを更に備え、プリチャージスイッチが、電圧レギュレータとサンプリングキャパシタとの間に結合されている、条項8の装置。
[0157] 10.コントローラを更に備え、プリチャージ段階において、コントローラが、プリチャージスイッチをオンにし、第1のスイッチをオフにし、第2のスイッチをオンにするように構成されている、条項8又は9の装置。
[0158] 11.電荷共有段階において、コントローラが、プリチャージスイッチをオフにし、第1のスイッチをオンにし、第2のスイッチをオフにするように構成されている、条項10の装置。
[0159] 12.差分回路が、
[0160] サンプリングキャパシタと第1のキャパシタの第1の端子との間に結合されている、第3のスイッチと、
[0161] 第1のキャパシタの第2の端子とサンプラの出力との間に結合されている、第4のスイッチとを備える、条項8又は9の装置。
[0162] 13.コントローラを更に備え、プリチャージ段階において、コントローラが、プリチャージスイッチをオンにし、第1のスイッチをオフにし、第2のスイッチをオンにし、第3のスイッチをオンにし、第4のスイッチをオフにするように構成されている、条項12の装置。
[0163] 14.電荷共有段階において、コントローラが、プリチャージスイッチをオフにし、第1のスイッチをオンにし、第2のスイッチをオフにし、第3のスイッチをオフにし、第4のスイッチをオフにするように構成されている、条項13の装置。
[0164] 15.サンプリング段階において、コントローラが、プリチャージスイッチをオフにし、第3のスイッチをオフにし、第4のスイッチをオフにするように構成されている、条項13又は14の装置。
[0165] 16.差分段階において、コントローラが、プリチャージスイッチをオフにし、第2のスイッチをオフにし、第3のスイッチをオンにし、第4のスイッチをオンにするように構成されている、条項13~15のうちのいずれか1つの装置。
[0166] 17.基準電圧回路が、第1のキャパシタの第2の端子と接地との間に結合されている、第5のスイッチを更に備える、条項12~16のうちのいずれか1つの装置。
[0167] 18.第1のキャパシタに結合されている第2のプリチャージスイッチを更に備える、条項8の装置。
[0168] 19.電圧レギュレータを更に備え、第1のプリチャージスイッチが、電圧レギュレータとサンプリングキャパシタとの間に結合されており、第2のプリチャージスイッチが、電圧レギュレータと第1のキャパシタとの間に結合されている、条項18の装置。
[0169] 20.コントローラを更に備え、プリチャージ段階において、コントローラが、第1のプリチャージスイッチをオンにし、第2のプリチャージスイッチをオンにし、第1のスイッチをオフにし、第2のスイッチをオンにするように構成されている、条項18又は19の装置。
[0170] 21.電荷共有段階において、コントローラが、第1のプリチャージスイッチをオフにし、第2のプリチャージスイッチをオフにし、第1のスイッチをオンにし、第2のスイッチをオフにするように構成されている、条項20の装置。
[0171] 22.1つ以上の放電回路に結合されている出力を有する、位相検出器を更に備える、条項8~21のうちのいずれか1つの装置。
[0172] 23.電圧制御発振器(VCO)と、
[0173] 差分回路とVCOの入力との間に結合されている、ループフィルタと、
[0174] VCOの出力と位相検出器の入力との間に結合されている、分周器とを更に備える、
[0175] 条項22の装置。
[0176] 24.ループフィルタが、差分回路とVCOの入力との間に結合されている、積分経路を備える、条項23の装置。
[0177] 25.位相検出器が、基準信号を受信するように構成されている第1の入力と、フィードバック信号を受信するように構成されている第2の入力とを有し、位相検出器が、
[0178] 位相検出器の第2の入力に結合されている入力と、出力とを有する、遅延回路と、
[0179] 位相検出器の第1の入力に結合されている第1の入力と、位相検出器の第2の入力に結合されている第2の入力と、出力とを有する、第1のパルス回路と、
[0180] 位相検出器の第1の入力に結合されている第1の入力と、遅延回路の出力に結合されている第2の入力と、出力とを有する、第2のパルス回路と、
[0181] 複数のマルチプレクサであって、各マルチプレクサが、第1のパルス回路の出力に結合されている第1の入力と、第2のパルス回路の出力に結合されている第2の入力と、1つ以上の放電回路のうちのそれぞれの1つに結合されている出力とを有する、複数のマルチプレクサとを備える、条項22~24のうちのいずれか1つの装置。
[0182] 26.各マルチプレクサが、デジタルコードのそれぞれのビットを受信するように構成されている、選択入力を備え、各マルチプレクサが、それぞれのビットのビット値に基づいて、マルチプレクサのそれぞれの第1の入力又はそれぞれの第2の入力を選択し、選択された入力をそれぞれの出力に結合するように構成されている、条項25の装置。
[0183] 27.電圧制御発振器(VCO)と、
[0184] 差分回路とVCOの入力との間に結合されている、ループフィルタと、
[0185] VCOの出力と位相検出器の第2の入力との間に結合されている、分周器とを更に備える、
[0186] 条項25又は26の装置。
[0187] 28.位相検出器が、基準信号を受信するように構成されている第1の入力と、フィードバック信号を受信するように構成されている第2の入力とを有し、位相検出器が、
[0188] 位相検出器の第2の入力に結合されている入力と、出力とを有する、遅延回路と、
[0189] 複数のマルチプレクサであって、各マルチプレクサが、位相検出器の第2の入力に結合されている第1の入力と、遅延回路の出力に結合されている第2の入力と、出力とを有する、複数のマルチプレクサと、
[0190] 複数のフリップフロップであって、各フリップフロップが、複数のマルチプレクサのうちのそれぞれの1つの出力に結合されている信号入力と、位相検出器の第1の入力に結合されているリセット入力と、クロック信号を受信するように構成されているクロック入力と、1つ以上の放電回路のうちのそれぞれの1つに結合されている出力とを有する、複数のフリップフロップとを備える、条項22~24のうちのいずれか1つの装置。
[0191] 29.クロック信号が、電圧制御発振器(VCO)の出力信号を備える、条項28の装置。
[0192] 30.各マルチプレクサが、デジタルコードのそれぞれのビットを受信するように構成されている、選択入力を備え、各マルチプレクサが、それぞれのビットのビット値に基づいて、マルチプレクサのそれぞれの第1の入力又はそれぞれの第2の入力を選択し、選択された入力をそれぞれの出力に結合するように構成されている、条項28又は29の装置。
[0193] 31.電圧制御発振器(VCO)と、
[0194] 差分回路とVCOの入力との間に結合されている、ループフィルタと、
[0195] VCOの出力と位相検出器の第2の入力との間に結合されている、分周器とを更に備える、
[0196] 条項28~30のうちのいずれか1つの装置。
[0197] 32.1つ以上の放電回路のそれぞれが、
[0198] それぞれのトランジスタと、
[0199] サンプリングキャパシタとそれぞれのトランジスタとの間に結合されている、それぞれの抵抗器とを備える、条項8~31のうちのいずれか1つの装置。
[0200] 33.位相検出器を更に備え、1つ以上の放電回路のそれぞれに関して、それぞれのトランジスタのゲートが、位相検出器の出力に結合されている、条項32の装置。
[0201] 34.第1の入力、第2の入力、及び出力を有する、位相検出器であって、第1の入力が基準信号を受信するように構成されており、出力が1つ以上の放電回路に結合されている、位相検出器と、
[0202] 電圧制御発振器(VCO)と、
[0203] 差分回路とVCOの入力との間に結合されている、ループフィルタと、
[0204] VCOの出力と位相検出器の第2の入力との間に結合されている、分周器であって、フィードバック信号を生成するために、VCOの出力信号を分周するように構成されている、分周器とを更に備える、
[0205] 条項8~21、32、及び33のうちのいずれか1つの装置。
[0206] 35.位相検出器が、基準信号とフィードバック信号との位相誤差を示す、位相誤差信号を生成するように構成されている、条項34の装置。
[0207] 36.位相誤差信号が、1つ以上のパルスを備え、1つ以上の放電回路のそれぞれが、1つ以上のパルスのうちの1つによって駆動される、条項35の装置。
[0208] 37.1つ以上のパルスが、第1のパルス及び第2のパルスを備え、位相検出器が、1つ以上の放電回路のそれぞれに、第1のパルス又は第2のパルスを選択的に出力するように構成されている、条項36の装置。
[0209] 38.位相検出器が、フィードバック信号に基づいて、遅延されたフィードバック信号を生成するように構成されている、遅延回路を備え、
[0210] 位相検出器が、基準信号とフィードバック信号との位相誤差に基づいて、第1のパルスを生成し、基準信号と遅延されたフィードバック信号との位相誤差に基づいて、第2のパルスを生成するように更に構成されている、
[0211] 条項37の装置。
[0212] 39.サンプリングの方法であって、
[0213] サンプリングキャパシタを供給電圧まで充電することと、
[0214] サンプリング電圧を生成するために、位相誤差に基づいてサンプリングキャパシタ上の電荷の一部分を放電することと、
[0215] 供給電圧に基づいて基準電圧を生成することと、
[0216] サンプリング電圧と基準電圧との差分電圧を生成することとを備える、方法。
[0217] 40.基準電圧を生成することが、少なくとも1つのキャパシタを供給電圧まで充電することを備える、条項39の方法。
[0218] 41.位相誤差に基づいてサンプリングキャパシタ上の電荷の一部分を放電することが、
[0219] 位相誤差を示す位相誤差信号を受信することと、
[0220] 位相誤差信号により1つ以上の放電回路を駆動することであって、1つ以上の放電回路が、サンプリングキャパシタに結合されている、駆動することとを備える、条項39又は40の方法。
[0221] 42.1つ以上の放電回路のそれぞれが、
[0222] それぞれのトランジスタと、
[0223] サンプリングキャパシタとそれぞれのトランジスタとの間に結合されている、それぞれの抵抗器とを備える、条項41の方法。
[0224] 43.位相誤差信号が、1つ以上のパルスを備え、1つ以上の放電回路のそれぞれのトランジスタが、1つ以上のパルスのうちの1つによって駆動される、条項42の方法。
[0225] 44.基準電圧を生成することが、
[0226] 第1のキャパシタを供給電圧まで充電することと、
[0227] 第2のキャパシタを放電させることと、
[0228] 基準電圧を生成するために、第1のキャパシタと第2のキャパシタとで電荷を共有することとを備える、条項39~43のうちのいずれか1つの方法。
[0229] 45.サンプリング電圧と基準電圧との差分電圧を生成することが、
[0230] サンプリングキャパシタと第1のキャパシタの第1の端子との間に結合されている、第1のスイッチをオンにすることと、
[0231] サンプラの出力と第1のキャパシタの第2の端子との間に結合されている、第2のスイッチをオンにすることとを備える、条項44の方法。
[0232] 46.第1のキャパシタを供給電圧まで充電することが、
[0233] 供給電圧とサンプリングキャパシタとの間に結合されている、プリチャージスイッチをオンにすることと、
[0234] 第1のスイッチをオンにすることとを備える、条項45の方法。
[0235] 47.サンプリング電圧と基準電圧との差分電圧を生成することが、サンプリング電圧から基準電圧を減算することを備える、条項39~46のうちのいずれか1つの方法。
[0236] 48.サンプリングするための装置であって、
[0237] サンプリングキャパシタを供給電圧まで充電するための手段と、
[0238] サンプリング電圧を生成するために、位相誤差に基づいてサンプリングキャパシタ上の電荷の一部分を放電するための手段と、
[0239] 供給電圧に基づいて基準電圧を生成するための手段と、
[0240] サンプリング電圧と基準電圧との差分電圧を生成するための手段とを備える、装置。
[0241] 49.基準電圧を生成するための手段が、少なくとも1つのキャパシタを供給電圧まで充電するための手段を備える、条項48の装置。
[0125] 1.サンプラであって、
[0126] サンプリングキャパシタと、
[0127] サンプリングキャパシタに結合されているプリチャージスイッチと、
[0128] サンプリングキャパシタに結合されている1つ以上の放電回路と、
[0129] サンプリングキャパシタに結合されている基準電圧回路であって、
[0130] 供給電圧に基づいて基準電圧を生成し、
[0131] サンプリングキャパシタ上の電圧と基準電圧との電圧差を生成するように構成されている、基準電圧回路とを備える、サンプラ。
[0132] 2.プリチャージスイッチが、電圧レギュレータとサンプリングキャパシタとの間に結合されており、電圧レギュレータが、供給電圧を供給するように構成されている、条項1のサンプラ。
[0133] 3.1つ以上の放電回路のそれぞれが、
[0134] それぞれのトランジスタと、
[0135] サンプリングキャパシタとそれぞれのトランジスタとの間に結合されている、それぞれの抵抗器とを備える、条項1又は2のサンプラ。
[0136] 4.1つ以上の放電回路のそれぞれに関して、それぞれのトランジスタのゲートが、位相検出器に結合されている、条項3のサンプラ。
[0137] 5.基準電圧回路が、
[0138] 少なくとも1つのキャパシタと、
[0139] サンプリングキャパシタ及び少なくとも1つのキャパシタに結合されている、差分回路であって、電圧差を生成するように構成されている、差分回路とを備える、条項1~4のうちのいずれか1つのサンプラ。
[0140] 6.第1のスイッチ及び第2のスイッチを更に備え、少なくとも1つのキャパシタが、
[0141] 差分回路に結合されている第1のキャパシタと、
[0142] 第2のキャパシタであって、第1のスイッチが、第1のキャパシタと第2のキャパシタとの間に結合されており、第2のスイッチが、第2のキャパシタと並列に結合されている、第2のキャパシタとを備える、条項5のサンプラ。
[0143] 7.1つ以上の放電回路が、位相検出器に結合されており、
[0144] 差分回路が、フィルタに結合されている、
[0145] 条項5又は6のサンプラ。
[0146] 8.装置であって、
[0147] サンプリングキャパシタと、
[0148] サンプリングキャパシタに結合されているプリチャージスイッチと、
[0149] サンプリングキャパシタに結合されている1つ以上の放電回路と、
[0150] サンプリングキャパシタに結合されている基準電圧回路であって、
[0151] 第1のキャパシタと、
[0152] 第2のキャパシタと、
[0153] 第1のキャパシタと第2のキャパシタとの間に結合されている、第1のスイッチと、
[0154] 第2のキャパシタと並列に結合されている、第2のスイッチと、
[0155] サンプリングキャパシタ及び第1のキャパシタに結合されている、差分回路とを備える、基準電圧回路とを備える、装置。
[0156] 9.電圧レギュレータを更に備え、プリチャージスイッチが、電圧レギュレータとサンプリングキャパシタとの間に結合されている、条項8の装置。
[0157] 10.コントローラを更に備え、プリチャージ段階において、コントローラが、プリチャージスイッチをオンにし、第1のスイッチをオフにし、第2のスイッチをオンにするように構成されている、条項8又は9の装置。
[0158] 11.電荷共有段階において、コントローラが、プリチャージスイッチをオフにし、第1のスイッチをオンにし、第2のスイッチをオフにするように構成されている、条項10の装置。
[0159] 12.差分回路が、
[0160] サンプリングキャパシタと第1のキャパシタの第1の端子との間に結合されている、第3のスイッチと、
[0161] 第1のキャパシタの第2の端子とサンプラの出力との間に結合されている、第4のスイッチとを備える、条項8又は9の装置。
[0162] 13.コントローラを更に備え、プリチャージ段階において、コントローラが、プリチャージスイッチをオンにし、第1のスイッチをオフにし、第2のスイッチをオンにし、第3のスイッチをオンにし、第4のスイッチをオフにするように構成されている、条項12の装置。
[0163] 14.電荷共有段階において、コントローラが、プリチャージスイッチをオフにし、第1のスイッチをオンにし、第2のスイッチをオフにし、第3のスイッチをオフにし、第4のスイッチをオフにするように構成されている、条項13の装置。
[0164] 15.サンプリング段階において、コントローラが、プリチャージスイッチをオフにし、第3のスイッチをオフにし、第4のスイッチをオフにするように構成されている、条項13又は14の装置。
[0165] 16.差分段階において、コントローラが、プリチャージスイッチをオフにし、第2のスイッチをオフにし、第3のスイッチをオンにし、第4のスイッチをオンにするように構成されている、条項13~15のうちのいずれか1つの装置。
[0166] 17.基準電圧回路が、第1のキャパシタの第2の端子と接地との間に結合されている、第5のスイッチを更に備える、条項12~16のうちのいずれか1つの装置。
[0167] 18.第1のキャパシタに結合されている第2のプリチャージスイッチを更に備える、条項8の装置。
[0168] 19.電圧レギュレータを更に備え、第1のプリチャージスイッチが、電圧レギュレータとサンプリングキャパシタとの間に結合されており、第2のプリチャージスイッチが、電圧レギュレータと第1のキャパシタとの間に結合されている、条項18の装置。
[0169] 20.コントローラを更に備え、プリチャージ段階において、コントローラが、第1のプリチャージスイッチをオンにし、第2のプリチャージスイッチをオンにし、第1のスイッチをオフにし、第2のスイッチをオンにするように構成されている、条項18又は19の装置。
[0170] 21.電荷共有段階において、コントローラが、第1のプリチャージスイッチをオフにし、第2のプリチャージスイッチをオフにし、第1のスイッチをオンにし、第2のスイッチをオフにするように構成されている、条項20の装置。
[0171] 22.1つ以上の放電回路に結合されている出力を有する、位相検出器を更に備える、条項8~21のうちのいずれか1つの装置。
[0172] 23.電圧制御発振器(VCO)と、
[0173] 差分回路とVCOの入力との間に結合されている、ループフィルタと、
[0174] VCOの出力と位相検出器の入力との間に結合されている、分周器とを更に備える、
[0175] 条項22の装置。
[0176] 24.ループフィルタが、差分回路とVCOの入力との間に結合されている、積分経路を備える、条項23の装置。
[0177] 25.位相検出器が、基準信号を受信するように構成されている第1の入力と、フィードバック信号を受信するように構成されている第2の入力とを有し、位相検出器が、
[0178] 位相検出器の第2の入力に結合されている入力と、出力とを有する、遅延回路と、
[0179] 位相検出器の第1の入力に結合されている第1の入力と、位相検出器の第2の入力に結合されている第2の入力と、出力とを有する、第1のパルス回路と、
[0180] 位相検出器の第1の入力に結合されている第1の入力と、遅延回路の出力に結合されている第2の入力と、出力とを有する、第2のパルス回路と、
[0181] 複数のマルチプレクサであって、各マルチプレクサが、第1のパルス回路の出力に結合されている第1の入力と、第2のパルス回路の出力に結合されている第2の入力と、1つ以上の放電回路のうちのそれぞれの1つに結合されている出力とを有する、複数のマルチプレクサとを備える、条項22~24のうちのいずれか1つの装置。
[0182] 26.各マルチプレクサが、デジタルコードのそれぞれのビットを受信するように構成されている、選択入力を備え、各マルチプレクサが、それぞれのビットのビット値に基づいて、マルチプレクサのそれぞれの第1の入力又はそれぞれの第2の入力を選択し、選択された入力をそれぞれの出力に結合するように構成されている、条項25の装置。
[0183] 27.電圧制御発振器(VCO)と、
[0184] 差分回路とVCOの入力との間に結合されている、ループフィルタと、
[0185] VCOの出力と位相検出器の第2の入力との間に結合されている、分周器とを更に備える、
[0186] 条項25又は26の装置。
[0187] 28.位相検出器が、基準信号を受信するように構成されている第1の入力と、フィードバック信号を受信するように構成されている第2の入力とを有し、位相検出器が、
[0188] 位相検出器の第2の入力に結合されている入力と、出力とを有する、遅延回路と、
[0189] 複数のマルチプレクサであって、各マルチプレクサが、位相検出器の第2の入力に結合されている第1の入力と、遅延回路の出力に結合されている第2の入力と、出力とを有する、複数のマルチプレクサと、
[0190] 複数のフリップフロップであって、各フリップフロップが、複数のマルチプレクサのうちのそれぞれの1つの出力に結合されている信号入力と、位相検出器の第1の入力に結合されているリセット入力と、クロック信号を受信するように構成されているクロック入力と、1つ以上の放電回路のうちのそれぞれの1つに結合されている出力とを有する、複数のフリップフロップとを備える、条項22~24のうちのいずれか1つの装置。
[0191] 29.クロック信号が、電圧制御発振器(VCO)の出力信号を備える、条項28の装置。
[0192] 30.各マルチプレクサが、デジタルコードのそれぞれのビットを受信するように構成されている、選択入力を備え、各マルチプレクサが、それぞれのビットのビット値に基づいて、マルチプレクサのそれぞれの第1の入力又はそれぞれの第2の入力を選択し、選択された入力をそれぞれの出力に結合するように構成されている、条項28又は29の装置。
[0193] 31.電圧制御発振器(VCO)と、
[0194] 差分回路とVCOの入力との間に結合されている、ループフィルタと、
[0195] VCOの出力と位相検出器の第2の入力との間に結合されている、分周器とを更に備える、
[0196] 条項28~30のうちのいずれか1つの装置。
[0197] 32.1つ以上の放電回路のそれぞれが、
[0198] それぞれのトランジスタと、
[0199] サンプリングキャパシタとそれぞれのトランジスタとの間に結合されている、それぞれの抵抗器とを備える、条項8~31のうちのいずれか1つの装置。
[0200] 33.位相検出器を更に備え、1つ以上の放電回路のそれぞれに関して、それぞれのトランジスタのゲートが、位相検出器の出力に結合されている、条項32の装置。
[0201] 34.第1の入力、第2の入力、及び出力を有する、位相検出器であって、第1の入力が基準信号を受信するように構成されており、出力が1つ以上の放電回路に結合されている、位相検出器と、
[0202] 電圧制御発振器(VCO)と、
[0203] 差分回路とVCOの入力との間に結合されている、ループフィルタと、
[0204] VCOの出力と位相検出器の第2の入力との間に結合されている、分周器であって、フィードバック信号を生成するために、VCOの出力信号を分周するように構成されている、分周器とを更に備える、
[0205] 条項8~21、32、及び33のうちのいずれか1つの装置。
[0206] 35.位相検出器が、基準信号とフィードバック信号との位相誤差を示す、位相誤差信号を生成するように構成されている、条項34の装置。
[0207] 36.位相誤差信号が、1つ以上のパルスを備え、1つ以上の放電回路のそれぞれが、1つ以上のパルスのうちの1つによって駆動される、条項35の装置。
[0208] 37.1つ以上のパルスが、第1のパルス及び第2のパルスを備え、位相検出器が、1つ以上の放電回路のそれぞれに、第1のパルス又は第2のパルスを選択的に出力するように構成されている、条項36の装置。
[0209] 38.位相検出器が、フィードバック信号に基づいて、遅延されたフィードバック信号を生成するように構成されている、遅延回路を備え、
[0210] 位相検出器が、基準信号とフィードバック信号との位相誤差に基づいて、第1のパルスを生成し、基準信号と遅延されたフィードバック信号との位相誤差に基づいて、第2のパルスを生成するように更に構成されている、
[0211] 条項37の装置。
[0212] 39.サンプリングの方法であって、
[0213] サンプリングキャパシタを供給電圧まで充電することと、
[0214] サンプリング電圧を生成するために、位相誤差に基づいてサンプリングキャパシタ上の電荷の一部分を放電することと、
[0215] 供給電圧に基づいて基準電圧を生成することと、
[0216] サンプリング電圧と基準電圧との差分電圧を生成することとを備える、方法。
[0217] 40.基準電圧を生成することが、少なくとも1つのキャパシタを供給電圧まで充電することを備える、条項39の方法。
[0218] 41.位相誤差に基づいてサンプリングキャパシタ上の電荷の一部分を放電することが、
[0219] 位相誤差を示す位相誤差信号を受信することと、
[0220] 位相誤差信号により1つ以上の放電回路を駆動することであって、1つ以上の放電回路が、サンプリングキャパシタに結合されている、駆動することとを備える、条項39又は40の方法。
[0221] 42.1つ以上の放電回路のそれぞれが、
[0222] それぞれのトランジスタと、
[0223] サンプリングキャパシタとそれぞれのトランジスタとの間に結合されている、それぞれの抵抗器とを備える、条項41の方法。
[0224] 43.位相誤差信号が、1つ以上のパルスを備え、1つ以上の放電回路のそれぞれのトランジスタが、1つ以上のパルスのうちの1つによって駆動される、条項42の方法。
[0225] 44.基準電圧を生成することが、
[0226] 第1のキャパシタを供給電圧まで充電することと、
[0227] 第2のキャパシタを放電させることと、
[0228] 基準電圧を生成するために、第1のキャパシタと第2のキャパシタとで電荷を共有することとを備える、条項39~43のうちのいずれか1つの方法。
[0229] 45.サンプリング電圧と基準電圧との差分電圧を生成することが、
[0230] サンプリングキャパシタと第1のキャパシタの第1の端子との間に結合されている、第1のスイッチをオンにすることと、
[0231] サンプラの出力と第1のキャパシタの第2の端子との間に結合されている、第2のスイッチをオンにすることとを備える、条項44の方法。
[0232] 46.第1のキャパシタを供給電圧まで充電することが、
[0233] 供給電圧とサンプリングキャパシタとの間に結合されている、プリチャージスイッチをオンにすることと、
[0234] 第1のスイッチをオンにすることとを備える、条項45の方法。
[0235] 47.サンプリング電圧と基準電圧との差分電圧を生成することが、サンプリング電圧から基準電圧を減算することを備える、条項39~46のうちのいずれか1つの方法。
[0236] 48.サンプリングするための装置であって、
[0237] サンプリングキャパシタを供給電圧まで充電するための手段と、
[0238] サンプリング電圧を生成するために、位相誤差に基づいてサンプリングキャパシタ上の電荷の一部分を放電するための手段と、
[0239] 供給電圧に基づいて基準電圧を生成するための手段と、
[0240] サンプリング電圧と基準電圧との差分電圧を生成するための手段とを備える、装置。
[0241] 49.基準電圧を生成するための手段が、少なくとも1つのキャパシタを供給電圧まで充電するための手段を備える、条項48の装置。
[0242] 本開示の範囲内で、「例示的」という語は、「実施例、実例、又は例示としての役割を果たすこと」を意味するために使用されている。「例示的」として本明細書で説明されている、いずれの実装形態又は態様も、必ずしも本開示の他の態様よりも好ましいか又は有利であるとして解釈されるべきではない。同様に、「態様」という用語は、論じられている特徴、利点、又は動作モードを、本開示の全ての態様が含むことを必要とするものではない。「結合されている」という用語は、本明細書では、2つの構造体間の、直接的又は間接的な電気的結合を指すために使用されている。また、「接地」という用語は、DC接地又は交流(AC)接地を指す場合があり、それゆえ、「接地」という用語は、双方の可能性を包含している点も理解されたい。
[0243] 本開示の上記の説明は、本開示をあらゆる当業者が作製又は使用することを可能にするために提供されている。本開示に対する様々な修正が、当業者には容易に明らかとなり、本明細書で定義されている一般的原理は、本開示の趣旨又は範囲から逸脱することなく、他の変形例に適用することができる。それゆえ、本開示は、本明細書で説明されている実施例に限定されることを意図するものではなく、本明細書で開示されている原理及び新規の特徴と一致する、最も広い範囲が与えられるべきである。
Claims (38)
- サンプラであって、
サンプリングキャパシタと、
前記サンプリングキャパシタに結合されているプリチャージスイッチと、
前記サンプリングキャパシタに結合されている1つ以上の放電回路と、
前記サンプリングキャパシタに結合されている基準電圧回路と、ここにおいて、前記基準電圧回路は
供給電圧に基づいて基準電圧を生成し、
前記サンプリングキャパシタ上の電圧と前記基準電圧との電圧差を生成するように構成されている、を備える、サンプラ。 - 前記プリチャージスイッチが、電圧レギュレータと前記サンプリングキャパシタとの間に結合されており、前記電圧レギュレータが、前記供給電圧を供給するように構成されている、請求項1に記載のサンプラ。
- 前記1つ以上の放電回路のそれぞれが、
それぞれのトランジスタと、
前記サンプリングキャパシタと前記それぞれのトランジスタとの間に結合されている、それぞれの抵抗器と、を備える、請求項1に記載のサンプラ。 - 前記1つ以上の放電回路のそれぞれに関して、前記それぞれのトランジスタのゲートが、位相検出器に結合されている、請求項3に記載のサンプラ。
- 前記基準電圧回路が、
少なくとも1つのキャパシタと、
前記サンプリングキャパシタ及び前記少なくとも1つのキャパシタに結合されている差分回路と、ここにおいて、前記差分回路は前記電圧差を生成するように構成されている、を備える、請求項1に記載のサンプラ。 - 第1のスイッチ及び第2のスイッチを更に備え、前記少なくとも1つのキャパシタが、
前記差分回路に結合されている第1のキャパシタと、
第2のキャパシタと、ここにおいて、前記第1のスイッチが、前記第1のキャパシタと前記第2のキャパシタとの間に結合されており、前記第2のスイッチが、前記第2のキャパシタと並列に結合されている、を備える、請求項5に記載のサンプラ。 - 前記1つ以上の放電回路が、位相検出器に結合されており、
前記差分回路が、フィルタに結合されている、
請求項5に記載のサンプラ。 - 装置であって、
サンプリングキャパシタと、
前記サンプリングキャパシタに結合されているプリチャージスイッチと、
前記サンプリングキャパシタに結合されている1つ以上の放電回路と、
前記サンプリングキャパシタに結合されている基準電圧回路と、ここにおいて、前記基準電圧回路は
第1のキャパシタと、
第2のキャパシタと、
前記第1のキャパシタと前記第2のキャパシタとの間に結合されている第1のスイッチと、
前記第2のキャパシタと並列に結合されている第2のスイッチと、
前記サンプリングキャパシタ及び前記第1のキャパシタに結合されている差分回路とを備える、を備える、装置。 - 電圧レギュレータを更に備え、前記プリチャージスイッチが、前記電圧レギュレータと前記サンプリングキャパシタとの間に結合されている、請求項8に記載の装置。
- コントローラを更に備え、プリチャージ段階において、前記コントローラが、前記プリチャージスイッチをオンにし、前記第1のスイッチをオフにし、前記第2のスイッチをオンにするように構成されている、請求項8に記載の装置。
- 電荷共有段階において、前記コントローラが、前記プリチャージスイッチをオフにし、前記第1のスイッチをオンにし、前記第2のスイッチをオフにするように構成されている、請求項10に記載の装置。
- 前記差分回路が、
前記サンプリングキャパシタと前記第1のキャパシタの第1の端子との間に結合されている、第3のスイッチと、
前記第1のキャパシタの第2の端子とサンプラの出力との間に結合されている、第4のスイッチと、を備える、請求項8に記載の装置。 - コントローラを更に備え、プリチャージ段階において、前記コントローラが、前記プリチャージスイッチをオンにし、前記第1のスイッチをオフにし、前記第2のスイッチをオンにし、前記第3のスイッチをオンにし、前記第4のスイッチをオフにするように構成されている、請求項12に記載の装置。
- 電荷共有段階において、前記コントローラが、前記プリチャージスイッチをオフにし、前記第1のスイッチをオンにし、前記第2のスイッチをオフにし、前記第3のスイッチをオフにし、前記第4のスイッチをオフにするように構成されている、請求項13に記載の装置。
- サンプリング段階において、前記コントローラが、前記プリチャージスイッチをオフにし、前記第3のスイッチをオフにし、前記第4のスイッチをオフにするように構成されている、請求項13に記載の装置。
- 差分段階において、前記コントローラが、前記プリチャージスイッチをオフにし、前記第2のスイッチをオフにし、前記第3のスイッチをオンにし、前記第4のスイッチをオンにするように構成されている、請求項13に記載の装置。
- 前記基準電圧回路が、前記第1のキャパシタの前記第2の端子と接地との間に結合されている、第5のスイッチを更に備える、請求項12に記載の装置。
- 前記第1のキャパシタに結合されている第2のプリチャージスイッチを更に備える、請求項8に記載の装置。
- 電圧レギュレータを更に備え、前記第1のプリチャージスイッチが、前記電圧レギュレータと前記サンプリングキャパシタとの間に結合されており、前記第2のプリチャージスイッチが、前記電圧レギュレータと前記第1のキャパシタとの間に結合されている、請求項18に記載の装置。
- コントローラを更に備え、プリチャージ段階において、前記コントローラが、前記第1のプリチャージスイッチをオンにし、前記第2のプリチャージスイッチをオンにし、前記第1のスイッチをオフにし、前記第2のスイッチをオンにするように構成されている、請求項18に記載の装置。
- 電荷共有段階において、前記コントローラが、前記第1のプリチャージスイッチをオフにし、前記第2のプリチャージスイッチをオフにし、前記第1のスイッチをオンにし、前記第2のスイッチをオフにするように構成されている、請求項20に記載の装置。
- 前記1つ以上の放電回路に結合されている出力を有する、位相検出器を更に備える、請求項8に記載の装置。
- 電圧制御発振器(VCO)と、
前記差分回路と前記VCOの入力との間に結合されている、ループフィルタと、
前記VCOの出力と前記位相検出器の入力との間に結合されている、分周器と、
を更に備える、請求項22に記載の装置。 - 前記位相検出器が、基準信号を受信するように構成されている第1の入力と、フィードバック信号を受信するように構成されている第2の入力とを有し、前記位相検出器が、
前記位相検出器の前記第2の入力に結合されている入力と、出力とを有する、遅延回路と、
前記位相検出器の前記第1の入力に結合されている第1の入力と、前記位相検出器の前記第2の入力に結合されている第2の入力と、出力とを有する、第1のパルス回路と、
前記位相検出器の前記第1の入力に結合されている第1の入力と、前記遅延回路の前記出力に結合されている第2の入力と、出力とを有する、第2のパルス回路と、
複数のマルチプレクサと、各マルチプレクサが、前記第1のパルス回路の前記出力に結合されている第1の入力と、前記第2のパルス回路の前記出力に結合されている第2の入力と、前記1つ以上の放電回路のうちのそれぞれの1つに結合されている出力とを有する、を備える、請求項22に記載の装置。 - 各マルチプレクサが、デジタルコードのそれぞれのビットを受信するように構成されている、選択入力を備え、各マルチプレクサが、前記それぞれのビットのビット値に基づいて、前記マルチプレクサのそれぞれの前記第1の入力又はそれぞれの前記第2の入力を選択し、選択された前記入力をそれぞれの前記出力に結合するように構成されている、請求項24に記載の装置。
- 前記位相検出器が、基準信号を受信するように構成されている第1の入力と、フィードバック信号を受信するように構成されている第2の入力とを有し、前記位相検出器が、
前記位相検出器の前記第2の入力に結合されている入力と、出力とを有する、遅延回路と、
複数のマルチプレクサと、各マルチプレクサが、前記位相検出器の前記第2の入力に結合されている第1の入力と、前記遅延回路の前記出力に結合されている第2の入力と、出力とを有する、
複数のフリップフロップと、各フリップフロップが、前記複数のマルチプレクサのうちのそれぞれの1つの前記出力に結合されている信号入力と、前記位相検出器の前記第1の入力に結合されているリセット入力と、クロック信号を受信するように構成されているクロック入力と、前記1つ以上の放電回路のうちのそれぞれの1つに結合されている出力とを有する、を備える、請求項22に記載の装置。 - 各マルチプレクサが、デジタルコードのそれぞれのビットを受信するように構成されている、選択入力を備え、各マルチプレクサが、前記それぞれのビットのビット値に基づいて、前記マルチプレクサのそれぞれの前記第1の入力又はそれぞれの前記第2の入力を選択し、選択された前記入力をそれぞれの前記出力に結合するように構成されている、請求項26に記載の装置。
- 前記1つ以上の放電回路のそれぞれが、
それぞれのトランジスタと、
前記サンプリングキャパシタと前記それぞれのトランジスタとの間に結合されている、それぞれの抵抗器と、を備える、請求項8に記載の装置。 - 位相検出器を更に備え、前記1つ以上の放電回路のそれぞれに関して、前記それぞれのトランジスタのゲートが、前記位相検出器の出力に結合されている、請求項28に記載の装置。
- 第1の入力、第2の入力、及び出力を有する位相検出器と、ここにおいて、前記第1の入力が基準信号を受信するように構成されており、前記出力が前記1つ以上の放電回路に結合されている、
電圧制御発振器(VCO)と、
前記差分回路と前記VCOの入力との間に結合されている、ループフィルタと、
前記VCOの出力と前記位相検出器の前記第2の入力との間に結合されている分周器と、ここにおいて、前記分周器はフィードバック信号を生成するために、前記VCOの出力信号を分周するように構成されている、
を更に備える、請求項8に記載の装置。 - サンプリングの方法であって、
サンプリングキャパシタを供給電圧まで充電することと、
サンプリング電圧を生成するために、位相誤差に基づいて前記サンプリングキャパシタ上の電荷の一部分を放電することと、
前記供給電圧に基づいて基準電圧を生成することと、
前記サンプリング電圧と前記基準電圧との差分電圧を生成することと、を備える、方法。 - 前記基準電圧を生成することが、少なくとも1つのキャパシタを前記供給電圧まで充電することを備える、請求項31に記載の方法。
- 前記基準電圧を生成することが、
第1のキャパシタを前記供給電圧まで充電することと、
第2のキャパシタを放電させることと、
前記基準電圧を生成するために、前記第1のキャパシタと前記第2のキャパシタとで電荷を共有することと、を備える、請求項31に記載の方法。 - 前記サンプリング電圧と前記基準電圧との前記差分電圧を生成することが、
前記サンプリングキャパシタと前記第1のキャパシタの第1の端子との間に結合されている、第1のスイッチをオンにすることと、
サンプラの出力と前記第1のキャパシタの第2の端子との間に結合されている、第2のスイッチをオンにすることと、を備える、請求項33に記載の方法。 - 前記第1のキャパシタを前記供給電圧まで充電することが、
前記供給電圧と前記サンプリングキャパシタとの間に結合されている、プリチャージスイッチをオンにすることと、
前記第1のスイッチをオンにすることと、を備える、請求項34に記載の方法。 - 前記サンプリング電圧と前記基準電圧との前記差分電圧を生成することが、前記サンプリング電圧から前記基準電圧を減算することを備える、請求項31に記載の方法。
- サンプリングするための装置であって、
サンプリングキャパシタを供給電圧まで充電するための手段と、
サンプリング電圧を生成するために、位相誤差に基づいて前記サンプリングキャパシタ上の電荷の一部分を放電するための手段と、
前記供給電圧に基づいて基準電圧を生成するための手段と、
前記サンプリング電圧と前記基準電圧との差分電圧を生成するための手段と、を備える、装置。 - 前記基準電圧を生成するための前記手段が、少なくとも1つのキャパシタを前記供給電圧まで充電するための手段を備える、請求項37に記載の装置。
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