JP2024514094A - ゲート制御パワースイッチにおけるショートに対する高速ショート検出のため方法および装置 - Google Patents
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Abstract
ゲート制御パワースイッチ(4)におけるショート(SC)の検出のための高速ショート検出方法は、ゲート制御パワースイッチ(4)の浮遊インダクタンス(LS)における電圧降下ΔVLSに応じて測定信号(VLS,m)を生成する工程(S1)と、生成された測定信号(VLS,m)が基準電圧(Vref)を超えかつゲート制御パワースイッチ(4)がオン状態であるときにショート検出信号(VSC)を生成する工程(S2)とを備える。
Description
本発明はゲート制御パワースイッチ、特にSiC(炭化ケイ素)MOSFETあるいはGaN(窒化ガリウム)MOSFETにおけるショートを検出するための方法および装置に係る。
ゲート制御パワースイッチにおけるショートを検出するための様々な検出方法が従来知られている。
[概要]
従来の飽和検出方法によれば、MOSFETのドレイン端子とソース端子間のドレイン・ソース間電圧がダイオードを介して検出される。検出されたドレイン電圧がオン遷移中に飽和電圧まで低下しなければ異常が検出される。この検出方法は比較的慎重な設計を必要とし、また温度に大きく依存する。さらにMOSFETについては飽和状態、IGBTについては不飽和状態が必要となる。
従来の飽和検出方法によれば、MOSFETのドレイン端子とソース端子間のドレイン・ソース間電圧がダイオードを介して検出される。検出されたドレイン電圧がオン遷移中に飽和電圧まで低下しなければ異常が検出される。この検出方法は比較的慎重な設計を必要とし、また温度に大きく依存する。さらにMOSFETについては飽和状態、IGBTについては不飽和状態が必要となる。
この飽和検出方法で高誘導性のショートにうまく対処するのは難しい。
従来の他の飽和検出方法によれば、ショートを検出するために、ゲート制御パワースイッチにおけるゲート端子のゲート電荷がゲート端子とソース端子との間のゲート・ソース間電圧と比較される。ゲート電荷を求めるには例えばゲート電流をカレントミラー回路を用いて検出するか、ゲート抵抗における電圧降下を検出する必要がある。この検出方法はまた校正を必要とし、実装がかなり難しい。
さらに他のショート検出方法では流れている電流に対して電流測定を直接行うが、これは電力ループに影響を及ぼすので実装が容易でない。またこのショート検出方法はかさばり、実装コストが高い。
このような背景の下で、本発明は複雑な実装を必要とせずゲート制御パワースイッチにおけるショートの高速な検出が可能な方法および装置を提供することを目的とする。
この目的は、本発明の第1の局面によれば、ゲート制御パワースイッチにおけるショートを検出するための高速ショート検出装置が請求項1に記載の特徴を有することによって達成される。
本発明の第1の局面によれば、ゲート制御パワースイッチにおけるショートの検出に用いられるショート検出装置は
ゲート制御パワースイッチの浮遊インダクタンスにおける電圧降下に応じて測定信号を生成するように構成された測定回路と、
測定信号が基準電圧を超えかつゲート制御パワースイッチがオン状態であるときにショート検出信号を生成するように構成されたショート検出信号生成回路と、
を備える。
ゲート制御パワースイッチの浮遊インダクタンスにおける電圧降下に応じて測定信号を生成するように構成された測定回路と、
測定信号が基準電圧を超えかつゲート制御パワースイッチがオン状態であるときにショート検出信号を生成するように構成されたショート検出信号生成回路と、
を備える。
本発明の第2の局面によるショート検出装置の一実施形態として、測定回路はケルビン・ソース・ピンを備えたパッケージに集積化されたゲート制御パワースイッチに接続され、ケルビン・ソース・ピンはゲート制御パワースイッチの浮遊インダクタンスにおける電圧降下をケルビン・ソース・ピンとソース・ピンとの間からショート検出装置の測定回路で取得するために用いられる。
他の一実施形態として、本発明の第2の局面によるショート検出装置は、MOSFET、そのなかでも特にSiC-MOSFETまたはGaN-MOSFETからなるゲート制御パワースイッチにおけるショートを検出するように構成される。
さらに他の一実施形態として、本発明の第2の局面によるショート検出装置において、比較回路が、測定回路が生成する測定信号を、自己生成された基準電圧と比較して比較出力信号を生成する。
さらに他の一実施形態として、本発明の第2の局面によるショート検出装置において、ショート検出信号生成回路は
ゲートドライバ回路から出力されゲート制御パワースイッチのゲート端子に供給されるゲート制御信号の出力電圧を測定して実測ゲート電圧を生成するするように構成された分圧回路と、
実測ゲート電圧を遅延時間だけ遅延させてショート検出有効化信号を生成するように構成された信号遅延回路と、
論理ゲートと、
を備え、
信号遅延回路が出力するショート検出有効化信号によって論理ゲートが有効化されていれば、比較回路が出力する比較出力信号が論理ゲートを介してショート検出信号としてゲートドライバ回路の入力端子に供給される。
ゲートドライバ回路から出力されゲート制御パワースイッチのゲート端子に供給されるゲート制御信号の出力電圧を測定して実測ゲート電圧を生成するするように構成された分圧回路と、
実測ゲート電圧を遅延時間だけ遅延させてショート検出有効化信号を生成するように構成された信号遅延回路と、
論理ゲートと、
を備え、
信号遅延回路が出力するショート検出有効化信号によって論理ゲートが有効化されていれば、比較回路が出力する比較出力信号が論理ゲートを介してショート検出信号としてゲートドライバ回路の入力端子に供給される。
本発明の他の一局面によれば、ゲート制御パワースイッチにおけるショートの検出のための高速ショート検出方法は、
ゲート制御パワースイッチの浮遊インダクタンスにおける電圧降下に応じて測定信号を生成する工程と、
生成された測定信号が基準電圧を超えかつゲート制御パワースイッチがオン状態であるときにショート検出信号を生成する工程と、
を備える。
ゲート制御パワースイッチの浮遊インダクタンスにおける電圧降下に応じて測定信号を生成する工程と、
生成された測定信号が基準電圧を超えかつゲート制御パワースイッチがオン状態であるときにショート検出信号を生成する工程と、
を備える。
本発明は複雑な実装を必要としない。特にFPGAなどの複雑なアナログ回路あるいはデジタル回路を必要としない。本発明に係る方法と装置は、発生し得るショート電流の極めて高速な検出を可能にする。それらは様々なショート電流の状況において動作し、実装が容易かつ安価である。それらはまたゲート制御パワースイッチの不飽和状態を待つことを必要としない。本発明に係る方法と装置は、ゲート制御パワースイッチの通常の動作に支障や影響を及ぼさずにその通常の動作を可能にする。ショートがナノ秒以内という非常な高速で検出できる。ゲートドライバの出力電圧を用いて本発明の第1の局面に係る検出方法を動作させることができる。本発明に係る方法と装置はゲート制御パワースイッチの浮遊インダクタンスにおける電圧降下を測定することによってゲート制御パワースイッチにおけるショート電流を検出する。
一実施形態として、ショートの検出に用いられる、ゲート制御パワースイッチの浮遊インダクタンスは、ゲート制御パワースイッチのソース端子とケルビン・ソース端子との間の浮遊インダクタンスである。
一実施形態として、測定信号は、測定信号を基準信号を比較して比較出力信号を生成する比較回路を備えた測定回路によって生成される。
本発明の第1の局面に係る方法の一実施形態として、生成されたショート検出信号をゲートドライバ回路の入力端子に供給することにより、ゲートドライバ回路によるゲート制御パワースイッチの自動ターン・オフをオフ期間内に実行する。
本発明の第1の局面に係る方法の一実施形態として、ゲートドライバ回路から出力されゲート抵抗を介してゲート制御パワースイッチのゲート端子に入力されるゲート制御信号の出力電圧を分圧回路で測定することによってゲートドライバ回路の実測ゲート電圧を生成する。
本発明の第1の局面に係る方法の一実施形態として、ゲートドライバ回路の実測ゲート電圧を信号遅延回路で遅延時間だけ遅延させることによりショート検出有効化信号を生成する。
本発明の第1の局面に係る方法の他の一実施形態として、信号遅延回路が出力するショート検出有効化信号によって論理ゲートが有効化されていれば、比較出力信号を論理ゲートを介してショート検出信号としてゲートドライバ回路の入力端子に供給する。
本発明の第1の局面に係る方法の他の一実施形態として、ゲートドライバ回路がゲート制御パワースイッチのゲート端子に入力するゲート制御信号はマイクロコントローラーが出力する信号である。
この信号は変調信号、特にパルス幅変調信号であるかまたは一以上の信号パルスである。
本発明の第1の局面に係る方法の他の一実施形態として、基準電圧は測定信号の定常状態電圧から導出された内部基準電圧である。
以下に図面を参照しながら本発明の様々な局面に基づいたいくつかの実施形態を詳細に説明する。
[詳細な説明]
図1の概略ブロック図に示すように、本発明の一局面に係るショート検出装置1は、図示される例示的な実施形態において、測定回路2とショート検出信号生成回路3とを備える。図1のブロック図に示すショート検出装置1はMOSFETなどのゲート制御パワースイッチにおけるショートの検出に用いることができる。ショート検出装置1の測定回路2は対象のゲート制御パワースイッチ4の浮遊インダクタンスLSにおける電圧降下ΔVLSに応じて測定信号VLS,mを生成するように構成される。ショート検出装置1のショート検出信号生成回路3は測定信号VLS,mが基準電圧Vrefを越えかつゲート制御パワースイッチ4がオン状態であるときにショート検出信号VSCを生成するように構成される。ショート検出装置1の測定回路2は、一実施形態として、ケルビン・ソース・ピンS’を備えたパッケージ内に集積化されたゲート制御パワースイッチ4に接続するとよい。ケルビン・ソース・ピンS’は、ゲート制御パワースイッチ4のケルビン・ソース・ピンとソース・ピンとの間の浮遊インダクタンスLSにおける電圧降下ΔVLSをショート検出装置1の測定回路2で取得するために用いる。測定回路2によって監視されるゲート制御パワースイッチ4はMOSFET、その中でも特にSiC-MOSFET、GaN-MOSFETまたはGaN-HEMTである。ゲート制御パワースイッチ4は例えばIGBTであってもよい。
図1の概略ブロック図に示すように、本発明の一局面に係るショート検出装置1は、図示される例示的な実施形態において、測定回路2とショート検出信号生成回路3とを備える。図1のブロック図に示すショート検出装置1はMOSFETなどのゲート制御パワースイッチにおけるショートの検出に用いることができる。ショート検出装置1の測定回路2は対象のゲート制御パワースイッチ4の浮遊インダクタンスLSにおける電圧降下ΔVLSに応じて測定信号VLS,mを生成するように構成される。ショート検出装置1のショート検出信号生成回路3は測定信号VLS,mが基準電圧Vrefを越えかつゲート制御パワースイッチ4がオン状態であるときにショート検出信号VSCを生成するように構成される。ショート検出装置1の測定回路2は、一実施形態として、ケルビン・ソース・ピンS’を備えたパッケージ内に集積化されたゲート制御パワースイッチ4に接続するとよい。ケルビン・ソース・ピンS’は、ゲート制御パワースイッチ4のケルビン・ソース・ピンとソース・ピンとの間の浮遊インダクタンスLSにおける電圧降下ΔVLSをショート検出装置1の測定回路2で取得するために用いる。測定回路2によって監視されるゲート制御パワースイッチ4はMOSFET、その中でも特にSiC-MOSFET、GaN-MOSFETまたはGaN-HEMTである。ゲート制御パワースイッチ4は例えばIGBTであってもよい。
図2は本発明の他の一局面に係り、ゲート制御パワースイッチにおけるショートを検出するための高速ショート検出方法の例示的な一実施形態を示すフローチャートである。図示される例示的な実施形態において、高速ショート検出方法は2つの主な工程からなる。
第1工程S1において、MOSFETなどのゲート制御パワースイッチ4の浮遊インダクタンスLSにおける電圧降下ΔVLSに応じて測定信号VLS,mが生成される。
続く第2工程S2において、生成された測定信号VLS,mが基準電圧Vrefを越えかつゲート制御パワースイッチ4がオン状態であればショート検出信号VSCが自動的に生成される。一実施形態として、電圧降下を生じさせる浮遊インダクタンスLSはゲート制御パワースイッチ4のソース端子Sにおける浮遊インダクタンスである。一実施形態として、図4に示すように、ショート検出信号生成回路3から出力される、生成されたショート検出信号VSCを、ゲートドライバ回路5の入力端子に供給することによって、ゲートドライバ回路5によるゲート制御パワースイッチ4の自動ターン・オフを所定のオフ期間内に実行してもよい。大抵のゲートドライバはショート検出入力端子を備えている。
図3Aおよび図3Bは電源システムで発生し得る異なるタイプのショートの例をそれぞれ示す。
ゲート制御パワースイッチ4は様々な材料で形成することができる。パワーデバイス用の様々な材料、例えば炭化ケイ素SiCや窒化ガリウムGaNなど、を用いてゲート制御パワースイッチ4に高速スイッチング性能を与え、電力損失を低減して効率を向上させることができる。しかしショート発生時には、ゲート制御パワースイッチ4を流れる電流の電流密度が極めて高くなることがあり、ジャンクション温度の急激な上昇を招く恐れがある。これはゲート制御パワースイッチ4に強いストレスとなり、その耐ショート性能を低下させる。ゲート制御パワースイッチ4の耐ショート性能の低下は電源システム全体の信頼性を下げる。本発明に係る高速ショート検出方法によれば、ゲート制御パワースイッチ4におけるショートSCの高速検出が所定の反応時間内、例えば300ナノ秒未満、で可能である。本発明に係る高速ショート検出方法はシンプルな回路構成で実装でき、電源システムの信頼性を向上させる。本発明に係る高速ショート検出方法の実装により、炭化ケイ素SiCパワースイッチや窒化ガリウムGaNパワースイッチなどの高性能のゲート制御パワースイッチの使用が可能になる。
電源システムにおいて発生し得るショートとして次の2つのタイプがよく見られる。ショートの第1のタイプSC1はハード・スイッチ・フォールトHSFである。この状況では、図3Aに示すように、既存のショートSCによってデバイスがオンとなる。パワーデバイスは、マイクロコントローラーから例えばPWM信号を供給されるドライバ回路によってドライブされる。ショートの第2のタイプはフォールト・アンダー・ロードFULである。この状況では、図3Aに示すように、パワーデバイスが導通状態にあるときにショートSCが発生する。図3Bに示す状況においては、2つのゲート制御パワースイッチ4にドライバ回路から相補的なPWM信号が供給される。2つのゲート制御パワースイッチ4のうち一方がオン状態(導通状態)であるときに他方のゲート制御パワースイッチ4の負荷にショートが発生すると、フォールト・アンダー・ロードFULが発生する。
本発明に係る高速ショート検出方法は例えば図3A、図3Bに示すようなゲート制御パワースイッチ4におけるショートSCを、ゲート制御パワースイッチ4の浮遊インダクタンスLSにおける電圧降下ΔVLSに基づいて検出するように構成される。一実施形態として、電圧降下ΔVLSはソース・ピンとドライバ・ソース・ピンとの間において測定するとよい。一実施形態として、ショート検出はゲート制御パワースイッチ4のゲート端子に接続されたゲートドライバの出力電圧を用いて動作させるとよい。この実施形態では本発明に係るショート検出装置1はゲート制御パワースイッチ4がオン状態であるときにのみ動作する。
図4は本発明に係るショート検出装置1の例示的な一実施形態を示す回路図である。本実施形態において、本発明に係るショート検出装置1はゲート制御パワースイッチ4におけるショートの検出に用いられる。図示された実施形態において、ゲート制御パワースイッチ4は図4に示すようなMOSFETとするとよい。ゲート制御パワースイッチ4は他のいかなるデバイスであってもよく、特にディスクリートのあるいは集積化されたパワーモジュールとして様々なパッケージに集積化されたIGBT、GaN(HEMT)、SiCMOSなどのパワー・スイッチであってよい。図示された実施形態において、ゲート制御パワースイッチ4は複数の接続ピンを備えたパッケージに集積化される。ゲート制御パワースイッチ4はゲートG、ドレインD、およびソースSを有する。図4に示すように、パッケージに集積化されたゲート制御パワースイッチ4はさらに、ゲート制御パワースイッチ4のソースSの浮遊インダクタンスLSにおける電圧の測定を可能にするケルビン・ソース・ピンS’を有する。ゲート制御パワースイッチ4の浮遊インダクタンスLSにおける電圧降下ΔVLSは、図4に示すように、ショート検出装置1の測定回路2の入力端子に供給される。測定回路2は、ゲート制御パワースイッチ4の浮遊インダクタンスLSにおける電圧降下ΔVLSを供給されて、それに応じて測定信号VLS,mを生成するように構成される。測定回路2に接続されたショート検出信号生成回路3は、測定回路2から供給された測定信号VLS,mが基準電圧Vrefを越えかつゲート制御パワースイッチ4がオン状態であるときにショート検出信号VSCを生成するように構成される。測定回路2は、ケルビン・ソース・ピンS’を備えたパッケージ内に集積化されたゲート制御パワースイッチ4に接続するとよい。ケルビン・ソース・ピンS’はゲート制御パワースイッチ4の浮遊インダクタンスLSにおける電圧降下ΔVLSを測定回路2で取得するために用いられる。
図4に示す実施形態において、ショート検出信号生成回路3は2つの主要回路要素、すなわち比較回路3Aおよびショート検出有効化回路3B、からなる。図4に示すように、測定回路2によって生成された測定信号VLS,mはショート検出信号生成回路3の比較回路3Aによって基準電圧Vrefと比較されて比較出力信号VLS,Cが生成される。図4に示すように、この比較出力信号VLS,Cはショート検出有効化回路3Bに入力される。
ショート検出有効化回路3Bの実装例を図10の回路図に示す。図10に示す実施形態において、ショート検出信号生成回路3に含まれるショート検出有効化回路3Bは分圧回路31と、信号遅延回路32と、論理ゲート33とからなる。図10の回路図に示すように、ショート検出有効化回路3Bが備える分圧回路31は例えば2つの抵抗R9、R10を含み、ゲートドライバ回路5から出力されゲート抵抗を介してゲート制御パワースイッチ4のゲート端子Gに供給されるゲート制御信号VGの出力電圧を測定して実測ゲート電圧VG,mを生成するように構成される。また、ショート検出有効化回路3Bが備える信号遅延回路32は、図10に示すように、実測ゲート電圧VG,mを所定遅延時間tdel遅延させてショート検出有効化信号VSC,enを生成するように構成される。また、ショート検出有効化回路3Bは論理ゲート33を備えていてよい。比較回路3Aから出力される比較出力信号VLS,Cは、論理ゲート33が信号遅延回路32の比較器から入力されるショート検出有効化信号VSC,enによって有効化されているときに、論理ゲート33を介してショート検出信号VSCとしてゲートドライバ回路5の入力端子SCに供給するとよい。
図4にはゲートドライバ回路5の入力端子SCに供給されるショート検出信号VSCが示されている。ショート検出信号生成回路3によって生成されたショート検出信号VSCをゲートドライバ回路5の入力端子SCに供給することにより、ゲートドライバ回路5によるゲート制御パワースイッチ4の自動ターン・オフが所定のオフ期間内に実行される。図4に示すように、ゲートドライバ回路5が出力するゲート制御信号VGはゲート制御パワースイッチ4のゲート端子Gに供給される。一実施形態として、ゲートドライバ回路5が出力するゲート制御信号VGを抵抗RGextを介してゲート制御パワースイッチ4のゲート端子Gに供給してもよい。
一実施形態として、ゲートドライバ回路5が出力するゲート制御信号VGを図10の回路図に示すようなショート検出有効化回路3Bの分圧回路31で測定してもよい。測定されたゲート制御信号VGはショート検出有効化回路3Bの信号遅延回路32によって所定の遅延時間tdelだけ遅延され、図10に示すような比較器によってショート検出有効化信号VSC,enが生成される。比較回路3Aが出力する比較出力信号VLS,Cは、論理ゲート33が信号遅延回路32から入力されるショート検出有効化信号VSC,enによって有効化されているときに、論理ゲート33を介してショート検出信号VSCとしてゲートドライバ回路5の入力端子SCに入力するとよい。一実施形態として、論理ゲート33は例えばANDゲートからなり、このANDゲートは第1入力として比較回路3Aが出力する比較出力信号VLS,Cを受け、第2入力信号としてショート検出有効化回路3Bに設けた信号遅延回路32の比較器が出力するショート検出有効化信号VSC,enを受ける。ANDゲート33の出力はゲートドライバ回路5の入力端子SCに接続され、そこへショート検出信号VSCを伝える。
一実施形態として、ゲートドライバ回路5がゲート制御パワースイッチ4のゲート端子Gに供給するゲート制御信号VGは、信号源、特に図4に示すようなマイクロコントローラー、が出力する任意の変調パルスまたは信号、特にパルス幅変調(PMW)信号、とするとよい。ゲートドライバ回路5は、ゲートドライバ回路5がゲート制御パワースイッチ4の自動ターン・オフを行ったときに異常指標信号FLTを生成するとよい。図4に示す実施形態において、比較回路3Aに供給される基準電圧Vrefは例えば測定信号VLS,mの定常状態電圧から導出された内部基準電圧とするとよい。変形例として、基準電圧Vrefを他の基準電圧源によって生成してもよい。
ゲート制御パワースイッチ4は、図4に示すパワー・ソース・ピンSのようなドライバ・ソース・ピンを有しているとよい。2つのピンの間の浮遊インダクタンスLSは機械的接続に由来し、例えば数ナノヘンリーのオーダーである。ゲート制御パワースイッチ4のスイッチング遷移時、つまりゲート制御パワースイッチ4のターン・オン、ターン・オフ時に、ゲート制御パワースイッチ4を流れる電流IDはナノ秒オーダーの高速で変化し、その結果ピンS、S’間の浮遊インダクタンスLSにおいて次式のような電圧降下ΔVLSが生じる。
Vls=LS×dID/dt
Vls=LS×dID/dt
測定信号VLS,mを測定することによって、ドレイン電流IDが正常動作状態から急速に変化したか否かと、その過渡時間とについての情報が得られる。電流の変化が遅ければ測定信号VLS,mは0Vに近い。図5はゲート制御パワースイッチ4のオン遷移時の波形の例を示す。時刻t0と時刻t1の間で電流IDは0から公称値(dI/dt>>0)へ増加し、これにかかる時間は通常数ナノ秒のオーダーである。測定信号VLS,mは上に記した数式に従って増加する。時刻t1と時刻t2の間で電流IDは減少し(dI/dt<<0)、測定信号VLS,mの極性が正から負に変わる。ゲート制御パワースイッチ4の正常動作状態においては、スイッチング期間(t1-t0)は制限されていて既知である。ゲート制御パワースイッチ4がオン状態のとき(t>t2)、電流IDは負荷に依存してゆっくりと増加し、dID/dtはゼロに近い。その結果、測定信号VLS,mは図5に示すようにほぼ0に近い。
図3Aに示すようなショートの発生時には、電流IDのスイッチング期間(t1-t0)が大幅に増加し、それが電圧降下VLSの過渡時間に反映される。オン遷移時、VLS,mの過渡時間が長い(正常時より長い)ことは、第1のスイッチング状況、すなわちショートのタイプSC1が図3Aに概略を示すようなハード・スイッチ・フォールトHSFであること、の指標として用いることができる。図3Bに示すような第2のスイッチング状況、すなわちフォールト・アンダー・ロードFUL、の場合には、デバイスが既にスイッチング期間を通過していて(t>t2)、したがって測定信号VLS,mも増加していれば、電流IDが急速に増加する(dI/dt>>0)。t>t2である期間においてVLS,mに何らかの増加があれば、それをこのタイプの異常の指標として用いることができる。一実施形態として、測定信号VLS,mの過渡時間を、図3A、3Bに示すショート・タイプSC1とショート・タイプSC2のいずれかの検出に用いることができる。
一実施形態として、測定信号VLS,mを、図4の回路図に示すブロック2に実装されているようなシンプルは回路構成を用いて測定および調節してもよい。測定回路2が出力する測定信号VLS,mを、図4に示すように、基準電圧VLS,refと比較するとよい。基準電圧VLS,refの値は測定信号VLS,mの定常状態値より若干高くするとよい。比較器3Aの出力信号、すなわち比較出力信号VLS,C、は、測定信号VLS,mの過渡時間に比例し、したがって図6の波形図に概略を図示する電流IDの過渡時間に比例する過渡時間を有する方形波信号であるとよい。この実施形態において、比較出力信号VLS,CをショートSCの指標として用いるとよい。オン遷移時のそのような動作の例を図6の波形図に示す。
好ましい実施形態として、ショート検出方法は対象のゲート制御パワースイッチ4のオン状態時にのみ動作する。したがってショート検出信号VSCは生成された測定信号VLS,mが基準電圧VLS,refを越え同時にゲート制御パワースイッチ4がオン状態であるときにのみ生成される。したがって、一実施形態として、本発明に係るショート検出方法はゲート制御パワースイッチ4のオン状態時にのみ動作する。一実施形態として、該方法はゲートドライバ回路5の出力信号、すなわち図4に示すゲート制御信号VG、を用いて有効化される。この電圧VGを測定し、ショート検出有効化信号VSC,enを、ゲートドライバ回路5が出力するゲート制御信号VGの立ち上がりエッジから数ナノ秒後にハイとすることで、オン遷移時の立ち上がりエッジの誤検出を回避できる。一実施形態として、ゲート制御信号VGの立ち上がりエッジと有効化信号との間の遅延時間tdelを調節可能とし、正常動作時のゲート制御パワースイッチ4のスイッチング期間に依存させるとよい。このようにして、好ましい実施形態によれば、本発明に係る方法に基づくショート検出はゲート制御パワースイッチ4の正常なスイッチング遷移に必要な時間の経過後に有効化される。
図7はゲート制御パワースイッチ4のオン遷移時にショート検出を有効化するための動作における波形を示す。図示の例では、ゲート制御パワースイッチ4はゲート制御信号VGがオン電圧VGonであればオン、同信号がオフ電圧VGoffであればオフとされる。遅延時間tdelは図7に示す時刻t0と時刻t4との間の期間と定義される。したがって、図示の例では時刻t=t4を起点として、本発明に係るショート検出方法が有効化される。
図8は第1のタイプのショートSC1発生時の本発明に係るショート検出方法における例示的な波形を、正常動作時nOP(破線)と比較して示す。図示の例において、ゲート制御パワースイッチ4は時刻t=t0にオンされ、ゲートドライバ回路5の出力信号がVGoffからVGonに、すなわちゲート制御信号のオフ電圧からオン電圧に、上昇する。同時に、ゲート制御パワースイッチ4を流れる電流IDが増加し始め、これに測定信号VLS,mが追従する。測定信号VLS,mが基準電圧VLS,refより高くなると、比較出力信号VLS,Cがハイとされる(時刻t=t1)。時刻t=t2において遅延時間tdelが経過すると本発明に係るショート検出機構が動作し、ショート検出有効化信号VSC,enがハイとされる。時刻t>t2におけるショートSCにより、電流IDは上昇し続け、そのため、異常がない時とは異なり、比較出力信号VLS,Cがハイにとどまる。比較出力信号VLS,C、すなわち比較器出力信号、およびショート検出有効化信号VSC,enがいずれもハイとなり、これがショートSC発生の指標となる。その結果、異常信号、すなわちショート検出信号VSC、もハイとされ、このようにしてショート発生が検出される。一実施形態として、信号VSCを調節可能な所定期間ラッチしてもよい。
図9は第2のタイプSC2のショート発生時のショート検出における例示的な波形を、正常動作時nOP(破線)と比較して示す。第2のタイプII(SC2)のショートの発生時には、本発明に係る高速ショート検出方法は第1のタイプSC1のショートの場合と同様に進行する。第2のタイプSC2のショートの発生時の例を図9に示す。そこでは正常動作時の電流IDが破線で示されている。この場合、遅延時間tdelは発生せず、有効化信号はすでにハイである。このため信号VSC,cに何らかのパルスが生じれば検出が動作し、異常信号、すなわちショート検出信号VSC、がハイとされる。このように、遅延時間tdelがないため、第2の状況SC2におけるショートの検出のほうが第1のショートの状況SC1におけるショートの検出よりも速い。
図10は本発明に係るショート検出装置1の例示的な構成を示す。ショート検出装置1は図10に示すようなゲート制御パワースイッチ4におけるショート検出に用いられる。ショート検出装置1は測定回路2と、ショート検出信号生成回路3とを備える。一実施形態として、ゲート制御パワースイッチ4の浮遊インダクタンスLSにおける電圧降下ΔVLSを、図10に示すような、抵抗R1、R2およびキャパシタC1、C2からなる補償型分圧器を用いて測定する。
測定回路2の補償型分圧器において、抵抗値および各キャパシタC1、C2の容量値は次式の関係を満たすとよい。
RI×CI=R2×C2
RI×CI=R2×C2
一実施形態として、測定回路2の分圧器は-2.5~2.5Vの範囲の電圧VLS、1有するように設計するとよい。この電圧VLS、1にバイアス電圧Vbiasを加えてオフセットとし、回路内での負の電圧の使用を回避するとよい。得られた電圧を、図10に示すように、高周波オペアンプにより係数2で増幅するとよい。オペアンプの出力が測定信号VLS,mとなり、これは0~5Vの範囲内の、定常状態電圧が2.5Vの電圧である。ゲート制御パワースイッチ4のオン遷移時に電流dI/dtの大きな正方向の変化が0~2.5Vの範囲の電圧降下VLS,mを発生させる。これは、図示の実施形態において、ピンS’が図示の回路のグランドを成しているからである。図10に示す実施形態においては、測定信号VLS,mを、図10に示すような比較回路3Aを用いて、自己生成した基準電圧Vrefと比較するとよい。図10に示す実施形態では、基準電圧Vrefは測定信号VLS,mの定常状態電圧から導出した内部基準電圧である。一実施形態として、基準電圧VLS,refは測定信号VLS,mの定常状態電圧の約90%としてよい。その場合、基準電圧VLS,refは約2.25Vとするとよく、図10に示すキャパシタC3により安定する。このように、図示の実施形態において、測定回路2は、測定信号VLS,mの定常状態電圧から導出されショート検出信号生成回路3の比較回路3Aに供給される内部基準電圧も生成するように構成される。このような自己生成され安定した単純な基準電圧Vrefにおいては、浮遊インダクタンスLSや受動素子などの回路要素さらには集積回路の許容誤差や温度のいかなる影響も制御することができる。正方向かつ大きな電流の増加や変化dI/dtの発生時には、測定信号VLS,mは導出された基準電圧Vref未満に低下し、比較回路3Aは信号レベルがハイの比較出力信号VLS,Cを生成する。
好ましい実施形態として、ショートSC検出をゲート制御パワースイッチ4のオン状態時のみに動作させる。ゲートドライバ回路5の出力電圧は、ショート検出信号生成回路3のショート検出有効化回路3B内の抵抗R9、R10からなるシンプルな分圧回路31を用いて測定、調節するとよい。そうして得られる信号VG,mは0V~5Vの範囲内とするとよい。図10に示す実施形態において、信号遅延回路32をロー・パス・フィルタLPFとし、これを抵抗RdelとキャパシタCdelとで構成して遅延時間tdelを発生させてもよい。フィルタリング後のロー・パス・フィルタの出力信号VG,1を、図10に示すように、信号遅延回路32の比較器で参照電圧Vref,delと比較して、ショート検出信号生成回路3の一部を成すショート検出有効化回路3Bの論理ゲート33に供給されるショート検出有効化信号VSC,enを生成するとよい。ショート検出有効化信号VSC,enがハイにされると、比較回路3Aが出力する比較出力信号VLS,Cによって異常信号、すなわちショート検出信号VSC、が発せられ、これにより、ゲート制御パワースイッチ4にショートが発生したことが検出される。
図11はショート検出有効化回路3Bの動作を説明する例示的な波形図である。図示の実施形態において、論理ゲート33はANDゲートで構成される。この実施形態で用いられる回路要素は、伝搬遅延時間が10ナノ秒未満のオーダーと極めて小さく、高周波に適したものとするとよい。
図12A、図12B、図12Cは第1のタイプSC1のショート発生状況における実験結果を示している。図12Aはドレイン電流IDを示し、図12Bはドレイン・ソース間電圧VDSを示し、図12Cはゲート電圧VGSを示す。従来の方法ではショートSCは950ナノ秒後に検出され、総ショート耐久時間tSC,desatが1.15マイクロ秒に及ぶことがある。対して、本発明に係る高速ショート検出方法FSCPでは、ショートSCはその発生から200ナノ秒後に検出され、ソフト・ターン・オフ動作が開始される。総ショート耐久時間tSC,FSCPはわずか300ナノ秒であり、すなわち従来の検出方法の約4倍速い。
第2のショート検出状況SC2における実験結果を図13A、図13Bの波形図に示す。図13Aでは、上にゲート制御パワースイッチ4のドレイン電流をドレイン・ソース間電圧と共に示し、下にゲート・ソース間電圧を示す。図13Aに示す本発明に係る高速ショート検出方法では、約54ナノ秒の検出時間が達成され、総ショート耐久時間tSC,FSCPはわずか約150ナノ秒である。これに対して図13Bに示す従来の検出方法ではショートは450ナノ秒後に検出され、総ショート耐久時間は約750ナノ秒である。このように、本発明に係る高速ショート検出方法は第2のショート検出状況SC2において従来の方法よりも約5倍速い。
本発明に係る高速ショート検出方法はゲート制御パワースイッチ4の通常のスイッチング遷移に干渉しない。これを確かめるために、標準的なダブル・パルス・テストを80ミリオーム、1200Vの仕様のゲート制御パワースイッチ4に対して行った。ゲート制御パワースイッチ4の最大ピーク電流は60A(データシートによる)である。テストの結果を図14に示す。図14においては上にドレイン・ソース間電圧を示し、下にゲート電圧を示す。DCリンク電圧が600V、ドレイン電流が60アンペア以上で、立ち上がりエッジの誤検出は認められない。このことは本発明に係る高速ショート検出方法がゲート制御パワースイッチ4の通常の動作に適応し得ることを示している。
Claims (19)
- ゲート制御パワースイッチ(4)におけるショートの検出に用いられるショート検出装置(1)であって、
前記ゲート制御パワースイッチ(4)の浮遊インダクタンス(LS)における電圧降下(ΔVLS)に応じて測定信号(VLS,m)を生成するように構成された測定回路(2)と、
前記測定信号(VLS,m)が基準電圧(Vref)を超えかつ前記ゲート制御パワースイッチ(4)がオン状態であるときにショート検出信号(VSC)を生成するように構成されたショート検出信号生成回路(3)と、
を備える、ショート検出装置。 - 前記測定回路(2)はケルビン・ソース・ピン(S’)を備えたパッケージに集積化された前記ゲート制御パワースイッチ(4)に接続され、前記ケルビン・ソース・ピン(S’)は前記ゲート制御パワースイッチ(4)の前記浮遊インダクタンス(LS)における前記電圧降下を前記ショート検出装置(1)の前記測定回路(2)で取得するために用いられる、請求項1に記載のショート検出装置。
- 前記測定回路(2)は前記ゲート制御パワースイッチ(4)のケルビン・ソース・ピン(S’)とソース・ピン(S)とに接続される、請求項1に記載のショート検出装置。
- 前記ゲート制御パワースイッチ(4)はMOSFET、そのなかでも特にSiC-MOSFET、GaN-MOSFETまたはHEMTからなる、請求項1から請求項3のいずれかに記載のショート検出装置。
- 前記ショート検出信号生成回路(3)は前記測定回路(2)が生成する前記測定信号(VLS,m)を前記基準電圧(Vref)と比較して比較出力信号(VLS,C)を生成するように構成された比較回路(3A)を備える、請求項1から請求項4のいずれかに記載のショート検出装置。
- 前記ショート検出信号生成回路(3)はショート検出有効化回路(3B)を備え、前記ショート検出有効化回路(3B)は
ゲートドライバ回路(5)から出力され前記ゲート制御パワースイッチ(4)のゲート端子(G)に供給されるゲート制御信号(VG)の出力電圧を測定して実測ゲート電圧(VG,m)を生成するように構成された分圧回路(31)と、
前記実測ゲート電圧(VG,m)を遅延時間(tdel-)だけ遅延させてショート検出有効化信号(VSC,en)を生成するように構成された信号遅延回路(32)と、
論理ゲート(33)と、
を備え、
前記信号遅延回路(32)が出力する前記ショート検出有効化信号(VSC,en)によって前記論理ゲート(33)が有効化されていれば、前記比較回路(3A)が出力する前記比較出力信号(VLS,C)が前記論理ゲート(33)を介して前記ショート検出信号(VSC)として前記ゲートドライバ回路(5)の入力端子(SC)に供給される、請求項1から請求項5のいずれかに記載のショート検出装置。 - 生成された前記ショート検出信号(VSC)が前記ゲートドライバ回路(5)の前記入力端子(SC)に供給されることによって前記ゲートドライバ回路(5)は前記ゲート制御パワースイッチ(4)の自動ターン・オフをオフ期間内に実行する、請求項6に記載のショート検出装置。
- 前記ゲートドライバ回路(5)から出力されゲート抵抗を介して前記ゲート制御パワースイッチ(4)の前記ゲート端子(G)に供給されるゲート制御信号(VG)の出力電圧は、前記ショート検出信号生成回路(3)の一部を成す前記ショート検出有効化回路(3B)の分圧回路(31)によって測定されて前記ゲートドライバ回路(5)の実測ゲート電圧(VG,m)が生成される、請求項7に記載のショート検出装置。
- 前記ゲートドライバ回路(5)が前記ゲート制御パワースイッチ(4)の前記ゲート端子(G)に入力する前記ゲート制御信号(VG)はマイクロコントローラーが出力する変調信号である、請求項6から請求項8のいずれかに記載のショート検出装置。
- 前記基準電圧(Vref)は前記測定回路(2)が生成する前記測定信号(VLS,m)の定常状態電圧から導出された内部基準電圧である、請求項1から請求項9のいずれかに記載のショート検出装置。
- ゲート制御パワースイッチ(4)におけるショート(SC)の検出のための高速ショート検出方法であって、
(a)前記ゲート制御パワースイッチ(4)の浮遊インダクタンス(LS)における電圧降下(ΔVLS)に応じて測定信号(VLS,m)を生成する工程(S1)と、
(b)生成された前記測定信号(VLS,m)が基準電圧(Vref)を超えかつ前記ゲート制御パワースイッチ(4)がオン状態であるときにショート検出信号(VSC)を生成する工程(S2)と、
を備える、高速ショート検出方法。 - 前記浮遊インダクタンス(LS)は前記ゲート制御パワースイッチ(4)のソース端子(S)とケルビン・ソース端子との間の浮遊インダクタンスである、請求項11に記載の高速ショート検出方法。
- 測定回路(2)が生成する前記測定信号(VLS,m)を比較回路(3A)によって前記基準電圧(Vref)と比較することにより比較出力信号(VLS,C)を生成する、請求項11または12に記載の高速ショート検出方法。
- 生成された前記ショート検出信号(VSC)をゲートドライバ回路(5)の入力端子(SC)に供給することにより、前記ゲートドライバ回路(5)による前記ゲート制御パワースイッチ(4)の自動ターン・オフをオフ期間内に実行する、請求項10から請求項13のいずれかに記載の高速ショート検出方法。
- 前記ゲートドライバ回路(5)から出力されゲート抵抗を介して前記ゲート制御パワースイッチ(4)のゲート端子(G)に入力されるゲート制御信号(VG)の出力電圧を分圧回路(31)で測定することによって前記ゲートドライバ回路(5)の実測ゲート電圧VG,mを生成する、請求項14に記載の高速ショート検出方法。
- 前記ゲートドライバ回路(5)の前記実測ゲート電圧VG,mを信号遅延回路(32)で遅延時間(tdel-)だけ遅延させることによりショート検出有効化信号(VSC,en)を生成する、請求項15に記載の高速ショート検出方法。
- 前記信号遅延回路(32)が出力する前記ショート検出有効化信号(VSC,en)によって論理ゲート(33)が有効化されていれば、前記比較出力信号(VLS,C)を前記論理ゲート(33)を介して前記ショート検出信号(VSC)として前記ゲートドライバ回路(5)の前記入力端子(SC)に供給する、請求項16に記載の高速ショート検出方法。
- 前記ゲートドライバ回路(5)が前記ゲート制御パワースイッチ(4)の前記ゲート端子(G)に入力する前記ゲート制御信号(VG)はマイクロコントローラーが出力する変調信号である、請求項10から請求項17のいずれかに記載の高速ショート検出方法。
- 前記基準電圧(Vref)は前記測定信号(VLS,m)の定常状態電圧から導出された内部基準電圧である、請求項10から請求項18のいずれかに記載の高速ショート検出方法。
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