JP2024508308A - Processing to improve device performance - Google Patents

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リン ドン，
ベンジャミン コロンボー，
ヨハネス エフ． スウェンバーグ，
リンリン ワーン，
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Abstract

半導体構造を形成する方法は、水素雰囲気中で基板の表面をアニーリングして表面を滑らかにし、基板の表面を前洗浄することと、基板の前洗浄された表面上に高誘電率誘電体層を堆積させることと、基板の表面を熱酸化するために再酸化処理を実行することと、堆積された高誘電率誘電体層に窒素原子を挿入するためにプラズマ窒化処理を実行することと、プラズマ窒化された高誘電率誘電体層内の化学結合を不動態化するために窒化後アニーリング処理を実行することとを含む。【選択図】図６The method of forming the semiconductor structure consists of annealing the surface of the substrate in a hydrogen atmosphere to make the surface smooth, pre-cleaning the surface of the substrate, and depositing a high-k dielectric layer on the pre-cleaned surface of the substrate. performing a re-oxidation process to thermally oxidize the surface of the substrate; and performing a plasma nitriding process to insert nitrogen atoms into the deposited high-k dielectric layer; and performing a post-nitridation annealing process to passivate chemical bonds within the nitrided high-k dielectric layer. [Selection diagram] Figure 6

Description

［０００１］本開示の実施形態は、概して、半導体デバイス、システム、プロセス、装置、及び製造に関する。より詳細には、実施形態は、ゲート構造におけるデバイス性能を向上させるための処理に関する。 [0001] Embodiments of the present disclosure generally relate to semiconductor devices, systems, processes, apparatus, and manufacturing. More particularly, embodiments relate to processing to improve device performance in gate structures.

［０００２］金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）は、高いデバイス性能と低消費電力を達成するためにサイズが縮小されているため、従来の二酸化ケイ素（ＳｉＯ２）ゲート誘電体の厚さは物理的限界まで減少した。その結果、さらなるスケーリングを達成するには、二酸化ケイ素のゲート誘電体を高誘電率誘電体材料に置き換えることが避けられなった。様々な高誘電率誘電体材料の中で、酸化ハフニウム（ＨｆＯ２）は、ケイ素基板上での高い誘電率と優れた熱安定性により、４５ｎｍ ＭＯＳＦＥＴテクノロジーノード以来適用されてきた。しかしながら、３２ｎｍ ＭＯＳＦＥＴテクノロジーノード以降の等価酸化膜厚（ＥＯＴ）をさらにスケーリングするために、高誘電率誘電体材料層の厚さを単純に減少させると、高誘電率誘電体材料層を通る漏れ電流が増加するため問題が発生する。 [0002] As metal-oxide-semiconductor field-effect transistors (MOSFETs) are scaled down in size to achieve high device performance and low power consumption, the thickness of traditional silicon dioxide (SiO 2 ) gate dielectrics has decreased. reduced to physical limits. As a result, to achieve further scaling, it has become inevitable to replace the silicon dioxide gate dielectric with a high-k dielectric material. Among various high-k dielectric materials, hafnium oxide (HfO 2 ) has been applied since the 45 nm MOSFET technology node due to its high dielectric constant and excellent thermal stability on silicon substrates. However, to further scale the equivalent oxide thickness (EOT) beyond the 32nm MOSFET technology node, simply reducing the thickness of the high-k dielectric material layer reduces the leakage current through the high-k dielectric material layer. A problem arises because of the increase in

［０００３］したがって、所望の構造的特性及び電気的特性を確保するために制御できる化学構造を有する薄い（例えば、１ｎｍ未満のＥＯＴ）高誘電率誘電体材料層を形成するために使用できるシステム及び方法が必要である。 [0003] Accordingly, systems and systems that can be used to form thin (e.g., less than 1 nm EOT) high-k dielectric material layers having chemical structures that can be controlled to ensure desired structural and electrical properties are described. A method is needed.

［０００４］本開示の１つ又は複数の実施形態は、半導体デバイスを形成する方法に関する。１つ又は複数の実施形態では、本方法は、基板の表面をアニーリングして滑らかな表面を形成することと、滑らかな表面を前洗浄して、前洗浄された表面を形成することと、前洗浄された表面上に高誘電率誘電体層を堆積させることと、基板を熱酸化するために再酸化処理を実行することと、高誘電率誘電体層に窒素原子を挿入して、プラズマ窒化された高誘電率誘電体層を形成するために、プラズマ窒化処理を実行することと、プラズマ窒化された高誘電率誘電体層内の化学結合を不動態化するために窒化後のアニールプロセスを実行することと、を含む。 [0004] One or more embodiments of the present disclosure relate to a method of forming a semiconductor device. In one or more embodiments, the method includes: annealing the surface of the substrate to form a smooth surface; pre-cleaning the smooth surface to form a pre-cleaned surface; Depositing a high-k dielectric layer on the cleaned surface, performing a reoxidation process to thermally oxidize the substrate, and inserting nitrogen atoms into the high-k dielectric layer to perform plasma nitridation. Performing a plasma nitriding process to form a high-k dielectric layer and a post-nitridation annealing process to passivate the chemical bonds within the plasma-nitrided high-k dielectric layer. and carrying out.

［０００５］本開示の１つ又は複数の実施形態は、半導体デバイスを形成する方法に関する。１つ又は複数の実施形態では、本方法は、基板の表面をアニーリングして滑らかな表面を形成することと、基板の表面上に高誘電率誘電体層を形成することと、基板の表面を熱酸化するために再酸化処理を実行することと、高誘電率κ誘電体層に窒素原子を挿入して、プラズマ窒化された高誘電率誘電体層を形成するためにプラズマ窒化プロセスを実行することと、プラズマ窒化された高誘電率誘電体層内の化学結合を不動態化するために窒化後アニーリング処理を実行することと、を含む。 [0005] One or more embodiments of the present disclosure relate to a method of forming a semiconductor device. In one or more embodiments, the method includes: annealing a surface of the substrate to form a smooth surface; forming a high-k dielectric layer on the surface of the substrate; Performing a re-oxidation process to thermally oxidize and performing a plasma nitridation process to insert nitrogen atoms into the high-k dielectric layer to form a plasma-nitrided high-k dielectric layer. and performing a post-nitridation annealing process to passivate chemical bonds within the plasma nitrided high-k dielectric layer.

［０００６］本開示の他の実施形態は、処理システムに関する。１つ又は複数の実施形態では、処理システムは、第１の処理チャンバと、第２の処理チャンバと、第３の処理チャンバと、第４の処理チャンバと、第５の処理チャンバと、システムコントローラとを含み、システムコントローラは、第１の処理チャンバ内で、滑らかな表面を形成するために基板の表面をアニーリングし、第２の処理チャンバ内の基板の表面上に高誘電率誘電体層を堆積させ、第３の処理チャンバ内でプラズマ窒化された高誘電率誘電体層を形成するために、堆積された高誘電率誘電体層を窒素プラズマに曝し、第４の処理チャンバ内で基板の表面を熱酸化するために再酸化処理を実行し、そして第５の処理チャンバ内でプラズマ窒化処理された高誘電率誘電体層をアニーリングするように構成されており、基板は、処理システム内の真空環境を破壊することなく、第１、第２、第３、第４、及び第５の処理チャンバの間で移送される。 [0006] Other embodiments of the present disclosure relate to processing systems. In one or more embodiments, a processing system includes a first processing chamber, a second processing chamber, a third processing chamber, a fourth processing chamber, a fifth processing chamber, and a system controller. and a system controller annealing the surface of the substrate to form a smooth surface in the first processing chamber and depositing a high-k dielectric layer on the surface of the substrate in the second processing chamber. The deposited high-k dielectric layer is exposed to a nitrogen plasma to form a plasma-nitrided high-k dielectric layer in a third processing chamber; The substrate is configured to perform a reoxidation process to thermally oxidize the surface and anneal the plasma nitrided high-k dielectric layer in a fifth processing chamber, and the substrate is in a processing system. Transferred between the first, second, third, fourth, and fifth processing chambers without disrupting the vacuum environment.

［０００７］本開示の上記の特徴を詳細に理解することができるように、上記で簡単に要約した本開示のより詳細な説明を、実施形態を参照することによって行うことができ、そのいくつかを添付の図面に示す。しかしながら、添付の図面は、本開示の典型的な実施形態のみを示しており、したがって、その範囲を限定すると見なされるべきではないことに留意されたい。 [0007] In order that the above features of the present disclosure may be understood in detail, a more detailed description of the present disclosure, briefly summarized above, may be had by reference to the embodiments, some of which are: is shown in the attached drawing. It should be noted, however, that the accompanying drawings depict only typical embodiments of the disclosure and therefore should not be considered limiting of its scope.

［０００８］１つ又は複数の実施形態による例示的なマルチチャンバ処理システムの概略上面図である。[0008] FIG. 1 is a schematic top view of an exemplary multi-chamber processing system in accordance with one or more embodiments. ［０００９］１つ又は複数の実施形態による半導体構造を形成する方法の処理フロー図である。[0009] FIG. 2 is a process flow diagram of a method of forming a semiconductor structure in accordance with one or more embodiments. ［００１０］１つ又は複数の実施形態による半導体構造の概略図である。[0010] FIG. 2 is a schematic illustration of a semiconductor structure in accordance with one or more embodiments. ［００１１］１つ又は複数の実施形態による半導体構造を形成する方法の処理フロー図を示す。[0011] FIG. 2 illustrates a process flow diagram of a method of forming a semiconductor structure in accordance with one or more embodiments. ［００１２］１つ又は複数の実施形態による例示的な基板の概略断面図を示す。[0012] FIG. 2 illustrates a schematic cross-sectional view of an exemplary substrate in accordance with one or more embodiments. ［００１３］１つ又は複数の実施形態による半導体構造を形成する方法の処理フロー図である。[0013] FIG. 2 is a process flow diagram of a method of forming a semiconductor structure in accordance with one or more embodiments. ［００１４］図７のＡ及びＢは、１つ又は複数の実施形態による半導体構造の概略図である。[0014] FIGS. 7A and 7B are schematic illustrations of semiconductor structures in accordance with one or more embodiments.

［００１５］理解が容易になるよう、可能な場合には、複数の図に共通する同一の要素を指し示すために同一の符号を使用した。一実施形態の構成要素及び特徴は、さらなる記述がなくとも、他の実施形態に有益に組み込まれ得ると想定されている。 [0015] Where possible, the same reference numerals have been used to refer to the same elements common to multiple figures to facilitate understanding. It is contemplated that components and features of one embodiment may be beneficially incorporated into other embodiments without further description.

［００１６］本開示のいくつかの例示的な実施形態を説明する前に、本開示は、以下の説明に記載される構成又はプロセスステップの詳細に限定されないことを理解されたい。本開示は、他の実施形態が可能であり、様々な方法で実施又は実行することができる。本開示は、他の実施形態が可能であり、様々な方法で実施又は実行することができる。 [0016] Before describing some exemplary embodiments of the present disclosure, it is to be understood that this disclosure is not limited to the details of construction or process steps set forth in the description below. The present disclosure is capable of other embodiments and of being practiced or carried out in various ways. The present disclosure is capable of other embodiments and of being practiced or carried out in various ways.

［００１７］ゲート構造の寸法が小さくなるにつれて、改善をもたらす新しい材料構造が模索されている。高誘電率誘電体材料を使用すると、酸化ケイ素などの材料を使用する従来のゲート構造よりもゲート構造の誘電率が増加する。しかしながら、酸化ケイ素と同様に、ゲート構造の厚さが減少すると、リーク電流が増加する。例えば、実効酸化膜厚が減少すると、ゲートリークが増加する。したがって、ゲートリークと実効酸化膜厚との間の反比例の関係は、トランジスタ及び製造されるデバイスの性能に制限を形成する可能性がある。 [0017] As the dimensions of gate structures decrease, new material structures are being sought that provide improvements. The use of high-k dielectric materials increases the dielectric constant of the gate structure over conventional gate structures using materials such as silicon oxide. However, similar to silicon oxide, leakage current increases as the thickness of the gate structure decreases. For example, as the effective oxide thickness decreases, gate leakage increases. Therefore, the inverse relationship between gate leakage and effective oxide thickness can form a limit on the performance of transistors and manufactured devices.

［００１８］高誘電率誘電体材料は、同様の厚さの酸化ケイ素よりも大きなチャネル移動度を提供する可能性がある。業界では、ゲートリークを増加させずに、より薄い実効酸化膜厚を追求し続けているため、既知の高誘電率材料の誘電率（「κ値」とも呼ばれる）を最大化する取り組みは、形態学的特性により限界に達しつつある。従来の技術は、κ値の上限を設定する可能性がある高誘電率材料の自然な特性を克服するのに苦労しているが、これにより、κ値の上限が設定される可能性があり、その後、新しい膜を組み込む際のデバイスの改造が行われる可能性があ [0018] High-k dielectric materials may provide greater channel mobility than silicon oxide of similar thickness. As the industry continues to seek thinner effective oxide thicknesses without increasing gate leakage, efforts to maximize the dielectric constant (also known as the "κ value") of known high-k materials are It is reaching its limits due to its scientific characteristics. Conventional techniques struggle to overcome the natural properties of high-k materials that can set an upper limit on the κ value; , followed by possible modification of the device when incorporating new membranes.

［００１９］本明細書に記載される実施形態は、高誘電率誘電体材料の特性を改善するためのシステム及び方法を提供する。特定の形態又は粒子構造を示す高誘電率誘電体材料を生成することにより、より高い誘電率とそれに伴うデバイス性能の向上が可能になる可能性がある。例示的なデバイスにおける粒子形成を制御するために、特定の粒子成長を誘導できる活性化された基板表面を提供するために処理が実行され、さらには、形成後の膜を安定させるため、誘電率が高くなる可能性がある。 [0019] Embodiments described herein provide systems and methods for improving the properties of high-k dielectric materials. Creating high-k dielectric materials exhibiting specific morphologies or grain structures may enable higher dielectric constants and associated improvements in device performance. To control particle formation in the exemplary device, processing is performed to provide an activated substrate surface capable of inducing specific particle growth, and furthermore, to stabilize the film after formation, dielectric constant may become higher.

［００２０］本明細書に記載される実施形態は、膜堆積前に基板、例えばケイ素の表面を滑らかにする水素アニーリング処理を提供する。その後の高温アニーリング処理中に、水素とケイ素の結合が切断され、水素が不動態化される。これは、最終デバイスの形成を通じて水素とケイ素の結合が維持される標準的な水素不動態化処理とは異なる。 [0020] Embodiments described herein provide a hydrogen annealing treatment to smooth the surface of a substrate, eg, silicon, prior to film deposition. During a subsequent high temperature annealing process, the hydrogen-silicon bond is broken and the hydrogen is passivated. This differs from standard hydrogen passivation processes where hydrogen and silicon bonds are maintained throughout the formation of the final device.

［００２１］この明細書及び添付の特許請求の範囲で使用される場合、「基板」という用語は、プロセスが作用する表面又は表面の一部を指す。文脈が明らかに他のことを示さない限り、基板への言及はまた、基板の一部のみを指すことができることも当業者によって理解されるであろう。さらに、基板上への堆積への言及は、剥き出しの基板と、その上に堆積又は形成された１つ又は複数の膜若しくはフィーチャを有する基板の両方を意味することができる。。 [0021] As used in this specification and the appended claims, the term "substrate" refers to a surface or portion of a surface on which a process operates. It will also be understood by those skilled in the art that references to a substrate can also refer to only a portion of the substrate, unless the context clearly indicates otherwise. Further, reference to deposition on a substrate can refer to both a bare substrate and a substrate having one or more films or features deposited or formed thereon. .

［００２２］ここで使用される「基板」は、製造処理中に膜処理が実行される基板上に形成された任意の基板又は材料表面を指す。例えば、その上で処理が実行可能である基板表面は、用途に応じて、ケイ素、酸化ケイ素、歪みシリコン、シリコン・オン・インシュレータ（ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ：ＳＯＩ）、炭素がドープされた酸化ケイ素、アモルファスシリコン、ドープされたケイ素、ゲルマニウム、ヒ化ガリウム、ガラス、サファイアなどの材料、並びに金属、金属窒化物、金属合金、及びその他の導電性材料といった他の任意の材料を含む。基板は、半導体ウエハを含むが、これらに限定されない。基板を、前処理プロセスに曝して、基板表面を研磨、エッチング、還元、酸化、ヒドロキシル化、アニーリング及び／又はベークすることができる。基板自体の表面上で直接膜処理することに加えて、本開示では、開示される膜処理ステップのいずれも、以下により詳細に開示されるように、基板上に形成された下層上で実行され得、また、「基板表面」という用語は、文脈が示すような下層を含むことを意図している。それゆえ、例えば、膜／層又は部分的な膜／層が基板表面上に堆積された場合、新たに堆積された膜／層の露出面が基板表面になる。 [0022] "Substrate" as used herein refers to any substrate or material surface formed on the substrate on which film processing is performed during the manufacturing process. For example, substrate surfaces on which processing can be performed include silicon, silicon oxide, strained silicon, silicon on insulator (SOI), carbon-doped silicon oxide, amorphous, etc., depending on the application. Includes materials such as silicon, doped silicon, germanium, gallium arsenide, glass, sapphire, and any other materials such as metals, metal nitrides, metal alloys, and other conductive materials. Substrates include, but are not limited to, semiconductor wafers. The substrate can be subjected to a pretreatment process to polish, etch, reduce, oxidize, hydroxylate, anneal, and/or bake the substrate surface. In addition to film processing directly on the surface of the substrate itself, in this disclosure any of the disclosed film processing steps may be performed on an underlying layer formed on the substrate, as disclosed in more detail below. Additionally, the term "substrate surface" is intended to include underlying layers as the context indicates. Thus, for example, if a film/layer or partial film/layer is deposited on a substrate surface, the exposed surface of the newly deposited film/layer becomes the substrate surface.

［００２３］本明細書及び添付の特許請求の範囲で使用される「前駆体」、「反応物」、「反応性ガス」などの用語は、基板表面と反応できる任意のガス種を指すために互換的に使用される。 [0023] As used herein and in the appended claims, terms such as "precursor," "reactant," and "reactive gas" are used to refer to any gas species that can react with a substrate surface. used interchangeably.

［００２４］図１は、本開示のいくつかの例によるマルチチャンバ処理システム１００の一例の概略上面図である。処理システム１００は、概して、ファクトリインターフェース１０２、ロードロックチャンバ１０４、１０６、それぞれの移送ロボット１１２、１１４を備えた移送チャンバ１０８、１１０と、保持チャンバ１１６、１１８と、処理チャンバ１２０、１２２、１２４、１２６、１２８、１３０とを含む。本明細書で詳しく説明するように、処理システム１００内のウエハは、処理システム１００の外部の周囲環境にウエハを曝すことなく、様々なチャンバ内で処理され、また、様々なチャンバ間で移送されることができる（例えば、工場内に存在する可能性のある大気周囲環境）。例えば、ウエハは、処理システム１００内のウエハに対して実行される様々な処理の間に、低圧又は真空環境を破壊することなく、低圧（例えば、約３００Ｔｏｒｒ以下）、又は真空環境において、様々なチャンバ内で処理され、様々なチャンバ間で移送することができる。したがって、処理システム１００は、ウエハの一部の処理のための統合ソリューションを提供することができる。 [0024] FIG. 1 is a schematic top view of an example multi-chamber processing system 100 in accordance with some examples of the present disclosure. Processing system 100 generally includes a factory interface 102, load lock chambers 104, 106, transfer chambers 108, 110 with respective transfer robots 112, 114, holding chambers 116, 118, processing chambers 120, 122, 124, 126, 128, and 130. As described in detail herein, wafers within processing system 100 may be processed within and transferred between various chambers without exposing the wafers to the ambient environment outside of processing system 100. (e.g. the atmospheric ambient environment that may exist within a factory). For example, wafers may be subjected to various processes in a low pressure (e.g., about 300 Torr or less) or vacuum environment during various processes performed on the wafer within processing system 100 without disrupting the low pressure or vacuum environment. It can be processed within a chamber and transferred between various chambers. Thus, processing system 100 can provide an integrated solution for processing a portion of a wafer.

［００２５］本明細書で提供される教示に従って適切に修正され得る処理システムの例は、カリフォルニア州サンタクララにあるＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃ．から市販されているＥｎｄｕｒａ（登録商標）、Ｐｒｏｄｕｃｅｒ（登録商標）又はＣｅｎｔｕｒａ（登録商標）統合処理システム、又は他の適切な処理システムを含む。他の処理システム（他の製造業者によるものを含む）が、本明細書に記載される態様から利益を得るように適合され得ることが考えられる。 [0025] An example of a processing system that may be suitably modified in accordance with the teachings provided herein is manufactured by Applied Materials, Inc. of Santa Clara, California. Endura®, Producer®, or Centura® integrated processing systems commercially available from Microwave, Inc., or other suitable processing systems. It is contemplated that other processing systems (including those from other manufacturers) may be adapted to benefit from the embodiments described herein.

［００２６］図１に示される例では、ファクトリインターフェース１０２は、ウエハの移送を容易にするためにドッキングステーション１４０及びファクトリインターフェースロボット１４２を含む。ドッキングステーション１４０は、１つ又は複数の前方開口型統一ポッド（ＦＯＵＰ）１４４を受け入れるように構成されている。いくつかの例では、各ファクトリインターフェースロボット１４２は、概して、ファクトリインターフェース１０２からロードロックチャンバ１０４、１０６にウエハを移送するように構成された各ファクトリインターフェースロボット１４２の一端に配置されたブレード１４８を含む。 [0026] In the example shown in FIG. 1, factory interface 102 includes a docking station 140 and a factory interface robot 142 to facilitate wafer transfer. Docking station 140 is configured to receive one or more forward opening unified pods (FOUPs) 144 . In some examples, each factory interface robot 142 generally includes a blade 148 located at one end of each factory interface robot 142 configured to transfer wafers from the factory interface 102 to the load lock chambers 104, 106. .

［００２７］ロードロックチャンバ１０４、１０６は、ファクトリインターフェース１０２に結合されたそれぞれのポート１５０、１５２と、移送チャンバ１０８に結合されたそれぞれのポート１５４、１５６とを有する。移送チャンバ１０８はさらに、保持チャンバ１１６、１１８に結合されたそれぞれのポート１５８、１６０と、処理チャンバ１２０、１２２に結合されたそれぞれのポート１６２、１６４とを有する。同様に、移送チャンバ１１０は、保持チャンバ１１６、１１８に結合されたそれぞれのポート１６６、１６８と、処理チャンバ１２４、１２６、１２８、１３０に結合されたそれぞれのポート１７０、１７２、１７４、１７６とを有する。ポート１５４、１５６、１５８、１６０、１６２、１６４、１６６、１６８、１７０、１７２、１７４、１７６は、例えば、移送ロボット１１２、１１４によってウエハを通過させ、各チャンバ間にガスが通過するのを防止するために各チャンバ間にシールを提供するためのスリットバルブを備えたスリットバルブ開口部であることができる。一般に、どのポートもウエハを移送するために開いている。それ以外の場合、ポートは閉じられる。 [0027] The load lock chambers 104, 106 have respective ports 150, 152 coupled to the factory interface 102 and respective ports 154, 156 coupled to the transfer chamber 108. Transfer chamber 108 further has respective ports 158, 160 coupled to holding chambers 116, 118 and respective ports 162, 164 coupled to processing chambers 120, 122. Similarly, transfer chamber 110 has respective ports 166, 168 coupled to holding chambers 116, 118 and respective ports 170, 172, 174, 176 coupled to processing chambers 124, 126, 128, 130. have Ports 154, 156, 158, 160, 162, 164, 166, 168, 170, 172, 174, 176 allow wafers to pass through, for example, by transfer robots 112, 114, and prevent gas from passing between each chamber. A slit valve opening may be provided with a slit valve to provide a seal between each chamber to provide a seal between each chamber. Generally, all ports are open for wafer transfer. Otherwise, the port is closed.

［００２８］ロードロックチャンバ１０４、１０６、移送チャンバ１０８、１１０、保持チャンバ１１６、１１８、及び処理チャンバ１２０、１２２、１２４、１２６、１２８、１３０は、ガス及び圧力制御システム（特に図示せず）に流体的に接続することができる。ガス及び圧力制御システムは、１つ又は複数のガスポンプ（例えば、ターボポンプ、クライオポンプ、粗引きポンプ）、ガス源、様々なバルブ、及び様々なチャンバに流体的に結合された導管を含むことができる。動作中、ファクトリインターフェースロボット１４２は、ウエハをＦＯＵＰ１４４からポート１５０又は１５２を介してロードロックチャンバ１０４又は１０６に移送する。次に、ガス及び圧力制御システムがロードロックチャンバ１０４又は１０６をポンプダウンする。ガス及び圧力制御システムはさらに、移送チャンバ１０８、１１０及び保持チャンバ１１６、１１８を内部の低圧又は真空環境（不活性ガスを含む場合がある）に維持する。したがって、ロードロックチャンバ１０４又は１０６のポンプダウンは、例えばファクトリインターフェース１０２の大気環境と移送チャンバ１０８の低圧又は真空環境との間でウエハを通過させることを容易にする。 [0028] The load lock chambers 104, 106, transfer chambers 108, 110, holding chambers 116, 118, and processing chambers 120, 122, 124, 126, 128, 130 are connected to a gas and pressure control system (not specifically shown). can be fluidly connected. The gas and pressure control system may include one or more gas pumps (e.g., turbo pumps, cryopumps, roughing pumps), a gas source, various valves, and conduits fluidly coupled to various chambers. can. In operation, factory interface robot 142 transfers wafers from FOUP 144 to load lock chamber 104 or 106 via port 150 or 152. The gas and pressure control system then pumps down the load lock chamber 104 or 106. The gas and pressure control system further maintains the transfer chambers 108, 110 and the holding chambers 116, 118 at an internal low pressure or vacuum environment (which may include an inert gas). Pumping down the load lock chamber 104 or 106 thus facilitates passing a wafer between, for example, the atmospheric environment of the factory interface 102 and the low pressure or vacuum environment of the transfer chamber 108.

［００２９］ロードロックチャンバ１０４又は１０６内のウエハがポンプダウンされている状態で、移送ロボット１１２は、ウエハをロードロックチャンバ１０４又は１０６からポート１５４又は１５６を介して移送チャンバ１０８に移送する。次に、移送ロボット１１２は、処理用のそれぞれのポート１６２、１６４を介して処理チャンバ１２０、１２２のいずれかに、またさらなる移送の待機するために保持するためにそれぞれのポート１５８、１６０を介して保持チャンバ１１６、１１８にウエハを移送することができる。同様に、移送ロボット１１４は、ポート１６６又は１６８を介して保持チャンバ１１６又は１１８内のウエハにアクセスすることができ、処理のためにそれぞれのポート１７０、１７２、１７４、１７６を介して処理チャンバ１２４、１２６、１２８、１３０のいずれかに、及びさらなる移送の待機するために保持するためにそれぞれのポート１６６、１６８を介して保持チャンバ１１６、１１８にウエハを移送することができる。様々なチャンバ内及びチャンバ間でのウエハの移送及び保持は、ガス及び圧力制御システムによって提供される低圧又は真空環境で行うことができる。 [0029] With the wafer in load lock chamber 104 or 106 being pumped down, transfer robot 112 transfers the wafer from load lock chamber 104 or 106 to transfer chamber 108 via port 154 or 156. The transfer robot 112 then enters either of the processing chambers 120, 122 via respective ports 162, 164 for processing and via respective ports 158, 160 for holding to await further transfer. The wafer can then be transferred to the holding chambers 116, 118. Similarly, transfer robot 114 can access wafers in holding chamber 116 or 118 through ports 166 or 168 and into processing chamber 124 through respective ports 170, 172, 174, 176 for processing. , 126, 128, 130, and into the holding chambers 116, 118 through respective ports 166, 168 for holding pending further transfer. Transfer and holding of wafers within and between the various chambers can occur in a low pressure or vacuum environment provided by gas and pressure control systems.

［００３０］処理チャンバ１２０、１２２、１２４、１２６、１２８、１３０は、ウエハを処理するための任意の適切なチャンバとすることができる。いくつかの実施形態では、処理チャンバ１２０はアニーリング処理を実行することができ、処理チャンバ１２２は洗浄処理を実行することができ、処理チャンバ１２４、１２６、１２８、１３０は、エピタキシャル成長処理を実行することができる。いくつかの例では、処理チャンバ１２２は洗浄処理を実行することができ、処理チャンバ１２０はエッチング処理を実行することができ、処理チャンバ１２４、１２６、１２８、１３０は、それぞれのエピタキシャル成長処理を実行することができる。処理チャンバ１２２は、カリフォルニア州サンタクララのＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓから入手可能なＳｉＣｏＮｉ（商標）プレクリーンチャンバであってもよい。処理チャンバ１２０は、カリフォルニア州サンタクララのＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓから入手可能なＳｅｌｅｃｔｒａ（商標）エッチングチャンバであってもよい。 [0030] Processing chambers 120, 122, 124, 126, 128, 130 may be any suitable chambers for processing wafers. In some embodiments, processing chamber 120 may perform an annealing process, processing chamber 122 may perform a cleaning process, and processing chambers 124, 126, 128, 130 may perform an epitaxial growth process. Can be done. In some examples, processing chamber 122 may perform a cleaning process, processing chamber 120 may perform an etching process, and processing chambers 124, 126, 128, 130 may perform respective epitaxial growth processes. be able to. Processing chamber 122 may be a SiCoNi™ pre-clean chamber available from Applied Materials of Santa Clara, California. Processing chamber 120 may be a Selectra™ etch chamber available from Applied Materials of Santa Clara, California.

［００３１］システムコントローラ１９０は、処理システム１００又はその構成要素を制御するために処理システム１００に結合される。例えば、システムコントローラ１９０は、処理システム１００のチャンバ１０４、１０６、１０８、１１６、１１８、１１０、１２０、１２２、１２４、１２６、１２８、１３０の直接制御を使用して、又はチャンバ１０４、１０６、１０８、１１６、１１８、１１０、１２０、１２２、１２４、１２６、１２８、１３０に関連付けられたコントローラを制御することによって、処理システム１００の動作を制御することができる。動作中、システムコントローラ１９０は、処理システム１００の性能を調整するために、それぞれのチャンバからのデータ収集及びフィードバックを可能にする。 [0031] System controller 190 is coupled to processing system 100 for controlling processing system 100 or components thereof. For example, system controller 190 may use direct control of chambers 104, 106, 108, 116, 118, 110, 120, 122, 124, 126, 128, 130 of processing system 100, or , 116, 118, 110, 120, 122, 124, 126, 128, 130 may control the operation of processing system 100. During operation, system controller 190 enables data collection and feedback from each chamber to adjust the performance of processing system 100.

［００３２］システムコントローラ１９０は、一般に、中央処理装置（ＣＰＵ）１９２、メモリ１９４、及びサポート回路１９６を含む。ＣＰＵ１９２は、産業環境で使用できる任意の形式の汎用プロセッサの１つであり得る。メモリ１９４、又は非一時的なコンピュータ可読媒体は、ＣＰＵ１９２によってアクセス可能であり、ランダムアクセスメモリ（ＲＡＭ）、読み取り専用メモリ（ＲＯＭ）、フロッピーディスク、ハードディスク、あるいはローカル又はリモートのその他の形式のデジタルストレージなどの、１つ又は複数のメモリであってよい。サポート回路１９６はＣＰＵ１９２に結合されており、キャッシュ、クロック回路、入出力サブシステム、電源などを含むことができる。本明細書に開示される様々な方法は、一般に、ＣＰＵ１９２の制御下で、例えばソフトウェアルーチンとしてメモリ１９４（又は特定のプロセスチャンバのメモリ）内に格納されたＣＰＵ１９２によってコンピュータ命令コードを実行することによって実装され得る。コンピュータ命令コードがＣＰＵ１９２によって実行されると、ＣＰＵ１９２は、各チャンバを制御して、各種方式に応じた処理を実行する。 [0032] System controller 190 generally includes a central processing unit (CPU) 192, memory 194, and support circuitry 196. CPU 192 may be one of any type of general purpose processors that can be used in an industrial environment. Memory 194, or non-transitory computer-readable media, is accessible by CPU 192 and may include random access memory (RAM), read-only memory (ROM), floppy disks, hard disks, or other forms of digital storage, local or remote. It may be one or more memories, such as. Support circuitry 196 is coupled to CPU 192 and may include cache, clock circuitry, input/output subsystems, power supplies, and the like. The various methods disclosed herein generally involve executing computer instruction codes by the CPU 192 under control of the CPU 192, e.g., stored in the memory 194 (or the memory of a particular process chamber) as software routines. Can be implemented. When the computer instruction code is executed by the CPU 192, the CPU 192 controls each chamber to perform processing according to various methods.

［００３３］他の処理システムは他の構成にすることもできる。例えば、より多くの、又はより少ない処理チャンバを移送装置に結合することができる。図示の例では、移送装置は、移送チャンバ１０８、１１０、及び保持チャンバ１１６、１１８を含む。他の例では、より多くの、若しくはより少ない移送チャンバ（例えば、１つの移送チャンバ）及び／又はより多くの、若しくはより少ない保持チャンバ（例えば、保持チャンバなし）が、処理システム内の移送装置として実装され得る。 [0033] Other processing systems may have other configurations. For example, more or fewer processing chambers can be coupled to the transfer device. In the illustrated example, the transfer device includes transfer chambers 108, 110 and holding chambers 116, 118. In other examples, more or fewer transfer chambers (e.g., one transfer chamber) and/or more or fewer holding chambers (e.g., no holding chambers) are used as transfer devices within the processing system. Can be implemented.

［００３４］図２は、本開示の１つ又は複数の実施形態による半導体構造３００を形成する方法２００の処理フロー図である。図３Ａ及び図３Ｂは、方法２００の様々な状態に対応する半導体構造３００の一部の断面図である。図３Ａ及び図３Ｂは、半導体構造３００の部分的な概略図のみを示しており、半導体構造３００は、任意の数のトランジスタセクション及び図に示すような態様を有する追加の材料を含むことができることは理解すされるべきである。また、図２に示す方法ステップは順番に説明されているが、省略及び／又は追加された、及び／又は別の望ましい順序で再配置された、１つ又は複数の方法工程を含むその他の処理シーケンスが本明細書で提供される開示の実施形態の範囲内に含まれることも留意されたい。 [0034] FIG. 2 is a process flow diagram of a method 200 of forming a semiconductor structure 300 according to one or more embodiments of the present disclosure. 3A and 3B are cross-sectional views of a portion of a semiconductor structure 300 corresponding to various states of method 200. 3A and 3B show only partial schematic diagrams of semiconductor structure 300, which may include any number of transistor sections and additional materials having aspects as shown. should be understood. Additionally, although the method steps shown in FIG. 2 are described in sequence, other processes may include one or more method steps that may be omitted and/or added and/or rearranged in another desired order. It is also noted that sequences are included within the scope of the disclosed embodiments provided herein.

［００３５］方法２００は、操作２０５のアニーリング処理で始まる。アニーリング処理は、５００℃～７００℃の範囲の温度で水素（Ｈ２）雰囲気中で基板をスパイクアニーリングすることを含んでもよい。アニーリング２０５は、例えば、カリフォルニア州サンタクララにあるＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃ．から入手可能なＲＡＤＯＸ（商標）チャンバなどの急速熱処理チャンバ内で実行されるスパイク熱アニーリングプロセスを含むことができる。ＲＴＰチャンバは、図１に示される処理チャンバ１２０、１２２、１２４、１２６、１２８、及び１３０のいずれであってもよい。理論に縛られる意図はないが、水素（Ｈ２）雰囲気中で基板３０２の表面をスパイクアニーリングすることにより、膜堆積前に基板表面３０２が滑らかになり、チャネル移動度が向上すると考えられる。１つ又は複数の実施形態では、アニーリング２０５は、不動態化アニーリング処理とは異なる目的を果たす。１つ又は複数の実施形態では、基板表面３０２を滑らかにするために、水素（Ｈ２）の雰囲気中でアニーリングすることで、水素（Ｈ２）が基板表面、例えば、ケイ素（Ｓｉ）と反応する。１つ又は複数の実施形態では、その後の高温アニーリング工程で、水素－ケイ素（Ｈ－Ｓｉ）の結合が切断され、膜堆積後に水素が意図的に不動態化される。標準的な不動態化処理では、その一方で、水素－ケイ素（Ｈ－Ｓｉ結合）は、処理の最後でも維持される。 [0035] Method 200 begins with an annealing process in operation 205. The annealing process may include spike annealing the substrate in a hydrogen (H 2 ) atmosphere at a temperature in the range of 500°C to 700°C. Annealing 205 can be performed, for example, by Applied Materials, Inc., Santa Clara, California. The method may include a spike thermal annealing process performed in a rapid thermal processing chamber such as the RADOX™ chamber available from Amazon. The RTP chamber may be any of the processing chambers 120, 122, 124, 126, 128, and 130 shown in FIG. Without wishing to be bound by theory, it is believed that spike annealing the surface of the substrate 302 in a hydrogen (H 2 ) atmosphere smoothes the substrate surface 302 and improves channel mobility prior to film deposition. In one or more embodiments, annealing 205 serves a different purpose than the passivation annealing process. In one or more embodiments, hydrogen (H 2 ) reacts with the substrate surface, e.g., silicon (Si), by annealing in a hydrogen (H 2 ) atmosphere to smooth the substrate surface 302. do. In one or more embodiments, a subsequent high temperature annealing step breaks hydrogen-silicon (H--Si) bonds and intentionally passivates the hydrogen after film deposition. In standard passivation treatments, on the other hand, hydrogen-silicon (H--Si bonds) are maintained at the end of the treatment.

［００３６］いくつかの実施形態では、アニーリング２０５後、基板３０２の表面を前洗浄するための操作２１０の前洗浄処理が実行される。前洗浄処理は、オゾン（Ｏ３）による前洗浄、又はＮＨ４ＯＨ（水酸化アンモニウム）、Ｈ２Ｏ２（過酸化水素）、及びＨ２Ｏ（水）を含むＳｔａｎｄａｒｄ Ｃｌｅａｎ １（ＳＣ１）溶液などの溶液を使用する湿式プロセス、あるいは、ドライエッチング処理、例えば、基板３０２の表面がＮ２、ＮＦ３、及びＮＨ３プラズマ副生成物に曝されるＳｉＣｏｎｉ（商標）遠隔プラズマ支援ドライエッチング処理による基板３０２の表面の酸化を含むことができる。
特定の実施形態では、水素（Ｈ２）アニーリング後、前洗浄処理２１０は、基板３０２の表面を前洗浄するためのオゾン（Ｏ３）前洗浄又はＳＣ１湿式処理を含む。前洗浄処理は、図１に示す処理チャンバ１２２又は１２０などの前洗浄チャンバ内で実行することができる。 [0036] In some embodiments, after annealing 205, a pre-cleaning process of operation 210 is performed to pre-clean the surface of substrate 302. The pre-cleaning treatment includes pre-cleaning with ozone (O 3 ) or Standard Clean 1 (SC1) solution containing NH 4 OH (ammonium hydroxide), H 2 O 2 (hydrogen peroxide), and H 2 O (water). or by a dry etching process, such as the SiConi™ remote plasma-assisted dry etching process, in which the surface of the substrate 302 is exposed to N 2 , NF 3 , and NH 3 plasma byproducts. Oxidation of the surface of substrate 302 may be included.
In certain embodiments, after the hydrogen (H 2 ) annealing, the preclean treatment 210 includes an ozone (O 3 ) preclean or SC1 wet treatment to preclean the surface of the substrate 302. The pre-clean process can be performed in a pre-clean chamber, such as process chamber 122 or 120 shown in FIG.

［００３７］図２には示されていないが、いくつかの実施形態では、前洗浄処理２１０は、アニーリング２０５の前に行うことができる。 [0037] Although not shown in FIG. 2, in some embodiments, a pre-clean treatment 210 may be performed prior to annealing 205.

［００３８］操作２２０では、図３Ａに示すように、界面形成処理が実行されて、基板３０２の前洗浄された表面上に界面層３０４が形成される。界面形成処理には、亜酸化窒素（Ｎ２Ｏ）ガスを利用する増強型現場蒸気発生（ｅＩＳＳＧ）処理などの適切な熱酸化処理を含むことができる。操作２２０で形成される界面層３０４は、酸化ケイ素の１つ又は複数の単層に相当する、約３Åと約１０Åの間、例えば約５Åの厚さを有する、薄いアモルファス酸化ケイ素（ＳｉＯ２）層、である。いくつかの実施形態では、界面層３０４は、Ｈ２及びＯ２ガスを利用するインシトゥ（その場）蒸気発生（ＩＳＳＧ）処理か、又はＮＨ３及びＯ２ガスを利用する急速熱酸化（ＲＴＯ）処理によって形成することができる。界面層３０４は、その上に堆積される高誘電率誘電体材料層の核生成層として機能し、基板３０２と高誘電率誘電体材料層との間の界面の品質（例えば、界面準位密度、蓄積容量、周波数分散、漏れ電流など）を改善することができる。界面形成処理は、図１に示される処理チャンバ１２０、１２２、１２４、１２６、１２８、又は１３０などの処理チャンバ内で実行され得る。 [0038] In operation 220, an interfacial formation process is performed to form an interfacial layer 304 on the pre-cleaned surface of the substrate 302, as shown in FIG. 3A. The interfacial formation process may include a suitable thermal oxidation process, such as an enhanced in-situ steam generation (eISSG) process utilizing nitrous oxide ( N2O ) gas. The interfacial layer 304 formed in operation 220 is a thin amorphous silicon oxide (SiO 2 ) having a thickness between about 3 Å and about 10 Å, such as about 5 Å, corresponding to one or more monolayers of silicon oxide. It is a layer. In some embodiments, the interfacial layer 304 is formed using an in-situ steam generation (ISSG) process utilizing H 2 and O 2 gases or a rapid thermal oxidation (RTO) process utilizing NH 3 and O 2 gases. It can be formed by processing. The interfacial layer 304 functions as a nucleation layer for the high-k dielectric material layer deposited thereon and improves the quality of the interface between the substrate 302 and the high-k dielectric material layer (e.g., interface state density). , storage capacity, frequency dispersion, leakage current, etc.). The interfacial formation process may be performed in a processing chamber, such as processing chamber 120, 122, 124, 126, 128, or 130 shown in FIG.

［００３９］いくつかの実施形態では、操作２２０のインターフェース形成処理は省略され、界面層３０４は、基板３０２上に高誘電率誘電体材料層を堆積させる前には形成されない。その場合、界面層３０４は、基板３０２上に堆積された高誘電率誘電体材料層を通して基板３０２を熱酸化する、後述する操作２５０又操作２９０における熱酸化処理によって形成される。操作２５０又は操作２９０における熱酸化処理によって形成された界面層３０４は、信頼性の高いデバイス特性（界面準位密度、蓄積容量、周波数分散、漏れ電流など）を保証するため、且つ、高誘電率誘電体材料層から基板３０２への原子の拡散を低減するために、十分に厚くてもよく、約０．３ｎｍと約１ｎｍの間、例えば約０．５ｎｍの厚さを有する。 [0039] In some embodiments, the interfacing process of operation 220 is omitted and the interfacial layer 304 is not formed prior to depositing the high-k dielectric material layer on the substrate 302. In that case, interfacial layer 304 is formed by a thermal oxidation process in operation 250 or operation 290, described below, that thermally oxidizes substrate 302 through a layer of high-k dielectric material deposited on substrate 302. The interfacial layer 304 formed by the thermal oxidation treatment in operation 250 or operation 290 has a high dielectric constant to ensure reliable device characteristics (interface state density, storage capacity, frequency dispersion, leakage current, etc.). It may be sufficiently thick to reduce diffusion of atoms from the dielectric material layer to the substrate 302, having a thickness of between about 0.3 nm and about 1 nm, such as about 0.5 nm.

［００４０］操作２３０では、堆積処理は、半導体構造３００（すなわち、図３Ｂに示すように、界面層３０４が操作２２０で形成される場合は界面層３０４、界面層３０４が操作２２０で形成されない場合は基板３０２）の露出表面上に高誘電率誘電体層３０６を堆積させるために実行される。高誘電率誘電体層３０６は、二酸化ハフニウム（ＨｆＯ２）、二酸化ジルコニウム（ＺｒＯ２）、酸化イッテルビウム（Ｙ２Ｏ３）、又は酸化アルミニウム（Ａｌ２Ｏ３）などの高誘電率誘電体材料から形成され得る。堆積処理は、金属含有前駆体と酸素含有前駆体が半導体構造３００の露出表面に交互に供給される原子層堆積（ＡＬＤ）処理を含むことができる。いくつかの実施形態では、金属含有前駆体は、酸素含有前駆体を供給する前にパージされる。金属は、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、チタン（Ｔｉ）などの遷移金属、ランタン（Ｌａ）、イッテルビウム（Ｙｂ）、イットリウム（Ｙ）などの希土類金属、ストロンチウム（Ｓｒ）などのアルカリ土類金属、又はアルミニウム（Ａｌ）などの他の金属であってよい。酸化剤としては、金属と反応する可能性のある任意の酸素含有前駆体を使用することができる。例えば、酸素含有前駆体は、水、二原子酸素、オゾン、ヒドロキシル含有前駆体又はアルコール、窒素及び酸素含有前駆体、局所的若しくは遠隔的に強化された酸素を含むプラズマ強化酸素、又は基板３０２上に金属の酸化物の層を生成するために金属に組み込まれ得る酸素を含む任意の他の材料であってもよいし、あるいはそれらを含んでもよい。一例では、金属含有前駆体は四塩化ハフニウム（ＨｆＣｌ４）であり、酸化剤は水（Ｈ２Ｏ）であり、二酸化ハフニウム（ＨｆＯ２）層を形成する。ＡＬＤ処理は、約２００℃と約４００℃の間の温度、例えば約２７０℃で実行することができる。ＡＬＤ処理によって堆積された高誘電率誘電体層３０６は、アモルファスであり、約１０Åと約３０Åの間の厚さを有し得る。堆積処理は、図１に示される処理チャンバ１２０、１２２、１２４、１２６、１２８、又は１３０などの処理チャンバ内で実行され得る。 [0040] In operation 230, the deposition process deposits the semiconductor structure 300 (i.e., the interfacial layer 304 if the interfacial layer 304 is formed in operation 220, as shown in FIG. is performed to deposit a high-k dielectric layer 306 on the exposed surface of the substrate 302). The high-k dielectric layer 306 is made of a high - k dielectric material such as hafnium dioxide ( HfO2 ), zirconium dioxide ( ZrO2 ), ytterbium oxide ( Y2O3 ), or aluminum oxide ( Al2O3 ) . can be formed. The deposition process can include an atomic layer deposition (ALD) process in which a metal-containing precursor and an oxygen-containing precursor are alternately provided to the exposed surface of the semiconductor structure 300. In some embodiments, the metal-containing precursor is purged before providing the oxygen-containing precursor. Metals include transition metals such as hafnium (Hf), zirconium (Zr), and titanium (Ti), rare earth metals such as lanthanum (La), ytterbium (Yb), and yttrium (Y), and alkaline earth metals such as strontium (Sr). It may be metal or other metals such as aluminum (Al). As an oxidizing agent, any oxygen-containing precursor that can react with metals can be used. For example, the oxygen-containing precursor can be water, diatomic oxygen, ozone, hydroxyl-containing precursors or alcohols, nitrogen and oxygen-containing precursors, plasma-enhanced oxygen containing locally or remotely enriched oxygen, or on the substrate 302. may be or include any other material containing oxygen that can be incorporated into the metal to create an oxide layer of the metal. In one example, the metal-containing precursor is hafnium tetrachloride ( HfCl4 ) and the oxidizing agent is water ( H2O ) to form a hafnium dioxide ( HfO2 ) layer. The ALD process can be performed at a temperature between about 200°C and about 400°C, for example about 270°C. High-k dielectric layer 306 deposited by an ALD process may be amorphous and have a thickness between about 10 Å and about 30 Å. The deposition process may be performed in a processing chamber, such as processing chamber 120, 122, 124, 126, 128, or 130 shown in FIG.

［００４１］操作２４０では、任意選択のアニーリング処理は、堆積されたままの高誘電率誘電体層３０６を硬化させ、緻密化するために実行される。堆積されたままのアモルファス高誘電率誘電体層３０６の結晶化が起こる可能性がある。堆積後のアニーリング処理は、カリフォルニア州サンタクララにあるＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃ．から入手可能なＲＡＤＯＸ（商標）チャンバなどの急速熱処理（ＲＴＰ）チャンバ内で実行される窒素（Ｎ２）及びアルゴン（Ａｒ）雰囲気などの不活性雰囲気での熱アニーリング処理を含み得る。ＲＴＰチャンバは、図１に示される処理チャンバ１２０、１２２、１２４、１２６、１２８、及び１３０のいずれであってもよい。堆積後のアニーリング処理は、界面層３０４及び高誘電率誘電体層３０６を熱硬化及び緻密化することができる。 [0041] In operation 240, an optional annealing process is performed to harden and densify the as-deposited high-k dielectric layer 306. Crystallization of the as-deposited amorphous high-k dielectric layer 306 may occur. The post-deposition annealing process was performed by Applied Materials, Inc., Santa Clara, California. The method may include a thermal annealing process in an inert atmosphere, such as a nitrogen (N 2 ) and argon (Ar) atmosphere, performed in a rapid thermal processing (RTP) chamber, such as a RADOX™ chamber available from Amazon. The RTP chamber may be any of the processing chambers 120, 122, 124, 126, 128, and 130 shown in FIG. A post-deposition annealing process can thermally harden and densify interfacial layer 304 and high-k dielectric layer 306.

［００４２］堆積後アニーリング処理は、約５００℃と約８００℃の間の温度、約０．０１Ｔｏｒｒと１０Ｔｏｒｒの間の圧力で、約１秒と約６０秒の間実行することができる。 [0042] The post-deposition annealing process can be performed at a temperature between about 500° C. and about 800° C., a pressure between about 0.01 Torr and 10 Torr, and a time period of about 1 second and about 60 seconds.

［００４３］操作２５０では、操作２４０における堆積後アニーリング処理の代わりに、任意選択の再酸化処理が実行されて基板３０２を熱酸化する。再酸化処理は、カリフォルニア州サンタクララにあるＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃ．から入手可能なＲＡＤＯＸ（商標）チャンバなどの急速熱処理（ＲＴＰ）チャンバ内で実行される酸素（Ｏ２）、亜酸化窒素（Ｎ２Ｏ）、及びＨ２雰囲気などの不活性雰囲気での熱アニーリング処理を含み得る。ＲＴＰチャンバは、図１に示される処理チャンバ１２０、１２２、１２４、１２６、１２８、及び１３０のいずれであってもよい。操作２５０における再酸化処理は、界面層３０４が操作２２０で約３Åと約１０Åの間の厚さに形成される場合、高誘電率誘電体層３０６を通して下層を熱酸化し、したがって界面層３０４を厚くすることができ、操作２２０において界面層３０４が形成されない場合、基板３０２内に高誘電率誘電体層３０６との界面近くに界面層３０４を形成する。 [0043] In operation 250, an optional reoxidation process is performed to thermally oxidize the substrate 302 in place of the post-deposition annealing process in operation 240. The reoxidation process was performed by Applied Materials, Inc., Santa Clara, California. Thermal annealing in an inert atmosphere such as oxygen (O 2 ), nitrous oxide (N 2 O), and H 2 atmosphere performed in a rapid thermal processing (RTP) chamber such as the RADOX™ chamber available from may include processing. The RTP chamber may be any of the processing chambers 120, 122, 124, 126, 128, and 130 shown in FIG. The reoxidation process in operation 250 thermally oxidizes the underlying layer through the high-k dielectric layer 306 and thus reduces the interfacial layer 304 if the interfacial layer 304 is formed in operation 220 to a thickness between about 3 Å and about 10 Å. If the thickness can be increased and the interfacial layer 304 is not formed in operation 220, the interfacial layer 304 is formed in the substrate 302 near the interface with the high-k dielectric layer 306.

［００４４］再酸化処理は、約４００℃と約９００℃の間の温度、約０．０１Ｔｏｒｒと１０Ｔｏｒｒの間の圧力で、約１秒と約３０秒の間実行することができる。 [0044] The reoxidation process can be performed at a temperature between about 400° C. and about 900° C., a pressure between about 0.01 Torr and 10 Torr, and a time period of about 1 second and about 30 seconds.

［００４５］操作２６０では、プラズマ窒化処理は、高誘電率誘電体層３０６内の空孔及び欠陥に窒素原子を挿入するために実行される。プラズマ窒化処理は、カリフォルニア州サンタクララにあるＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃ．から入手可能なＣＥＮＴＵＲＡ（登録商標）ＤＰＮチャンバなどのＤＰＮチャンバ内で実行される減結合プラズマ窒化（ＤＰＮ）処理であってもよい。ＤＰＮチャンバは、図１に示される処理チャンバ１２０、１２２、１２４、１２６、１２８、及び１３０のいずれであってもよい。プラズマ窒化処理は、高誘電率誘電体層３０６を窒素プラズマに曝し、窒素ラジカルまたは窒素原子が高κ誘電体層３０６の厚さ全体にわたって高誘電率誘電体層３０６内に組み込むことを可能にし得る。プラズマ窒化処理中に、窒素原子が酸素（Ｏ）と準安定結合を形成する可能性がある。プラズマ処理で使用され得るガスには、窒素（Ｎ２）、アンモニア（ＮＨ３）、又はそれらの混合物などの窒素含有ガスが含まれる。一例では、窒素ガスは、約３％～約８％の窒素（Ｎ２）と混合されたアンモニア（ＮＨ３）である。プラズマ窒化処理は、堆積されたままの高誘電率誘電体層３０６内の空孔および欠陥への窒素の取り込みの結果として、高誘電率誘電体層３０６の厚さを変化させない可能性がある。 [0045] In operation 260, a plasma nitridation process is performed to insert nitrogen atoms into the vacancies and defects in the high-k dielectric layer 306. The plasma nitriding process was performed by Applied Materials, Inc., Santa Clara, California. It may also be a decoupled plasma nitridation (DPN) process performed in a DPN chamber, such as the CENTURA® DPN chamber available from Amazon. The DPN chamber may be any of the processing chambers 120, 122, 124, 126, 128, and 130 shown in FIG. The plasma nitridation process may expose the high-k dielectric layer 306 to a nitrogen plasma and allow nitrogen radicals or atoms to be incorporated into the high-k dielectric layer 306 throughout the thickness of the high-k dielectric layer 306. . During plasma nitriding, nitrogen atoms may form metastable bonds with oxygen (O). Gases that may be used in plasma processing include nitrogen-containing gases such as nitrogen ( N2 ), ammonia ( NH3 ), or mixtures thereof. In one example, the nitrogen gas is ammonia (NH 3 ) mixed with about 3% to about 8% nitrogen (N 2 ). The plasma nitridation process may not change the thickness of the high-k dielectric layer 306 as a result of nitrogen incorporation into vacancies and defects within the as-deposited high-k dielectric layer 306.

［００４６］窒化処理は、約０℃と約５００℃の間の温度で、約１０秒と約３００秒の間実行することができる。 [0046] The nitriding process can be performed at a temperature between about 0° C. and about 500° C. for about 10 seconds and about 300 seconds.

［００４７］操作２７０では、任意選択の熱窒化処理が実行されて、プラズマ窒化された高誘電率誘電体層３０６内の空孔と欠陥に窒素原子がさらに挿入される。熱窒化処理は、カリフォルニア州サンタクララにあるＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃ．から入手可能なＲＡＤＯＸ（商標）チャンバなどの急速熱処理（ＲＴＰ）チャンバ内で実行される、アンモニア（ＮＨ３）雰囲気中での熱アニーリング処理を含むことができる。ＲＴＰチャンバは、図１に示される処理チャンバ１２０、１２２、１２４、１２６、１２８、及び１３０のいずれであってもよい。 [0047] In operation 270, an optional thermal nitridation process is performed to further insert nitrogen atoms into the vacancies and defects in the plasma nitrided high-k dielectric layer 306. Thermal nitriding was performed by Applied Materials, Inc., Santa Clara, California. The method may include a thermal annealing process in an ammonia (NH3) atmosphere performed in a rapid thermal processing (RTP) chamber such as the RADOX™ chamber available from Amazon. The RTP chamber may be any of the processing chambers 120, 122, 124, 126, 128, and 130 shown in FIG.

［００４８］熱窒化処理は、約７００℃と約９００℃の間の温度、約１０Ｔｏｒｒと７４０Ｔｏｒｒの間の圧力で、約１０秒と約３００秒の間実行することができる。 [0048] The thermal nitriding process can be performed at a temperature between about 700° C. and about 900° C., a pressure between about 10 Torr and 740 Torr, and a time period of about 10 seconds and about 300 seconds.

［００４９］操作２８０では、窒化後アニーリング処理を実行して、プラズマ窒化された高誘電率誘電体層３０６内の残りの化学結合を不動態化する。窒化後アニーリング処理は、カリフォルニア州サンタクララにあるＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃ．から入手可能なＲＡＤＯＸ（商標）チャンバなどの急速熱処理（ＲＴＰ）チャンバ内で実行される窒素（Ｎ２）及びアルゴン（Ａｒ）雰囲気中でのスパイク熱アニーリング処理を含み得る。ＲＴＰチャンバは、図１に示される処理チャンバ１２０、１２２、１２４、１２６、１２８、及び１３０のいずれであってもよい。窒化後アニーリング処理は、操作２４０のプラズマ窒化プロセスで形成された準安定窒素結合を不動態化し、アモルファス高誘電率誘電体層３０６の結晶化が起こる可能性がある。 [0049] In operation 280, a post-nitridation annealing process is performed to passivate remaining chemical bonds within the plasma nitrided high-k dielectric layer 306. The post-nitriding annealing process was performed by Applied Materials, Inc., Santa Clara, California. The method may include a spike thermal annealing process in a nitrogen (N 2 ) and argon (Ar) atmosphere performed in a rapid thermal processing (RTP) chamber such as the RADOX™ chamber available from Amazon. The RTP chamber may be any of the processing chambers 120, 122, 124, 126, 128, and 130 shown in FIG. The post-nitridation annealing process may passivate the metastable nitrogen bonds formed in the plasma nitridation process of operation 240 and crystallization of the amorphous high-k dielectric layer 306 may occur.

［００５０］熱スパイクアニーリング処理は、約７００℃と約８５０℃の間の温度、約１０Ｔｏｒｒと７４０Ｔｏｒｒの間の圧力で、約１秒と約３０秒の間実行することができる。 [0050] The thermal spike annealing process can be performed at a temperature between about 700° C. and about 850° C., a pressure between about 10 Torr and 740 Torr, for a period of about 1 second and about 30 seconds.

［００５１］操作２９０では、操作２８０における窒化後アニーリング処理の代替として、窒化後アニーリング及び再酸化処理が実行されて、操作２８０のように、高誘電率誘電体層３０６内の残りの化学結合が不動態化され、同時に操作２５０のように基板３０２が熱酸化される。操作２９０における窒化後アニーリング及び再酸化処理は、操作２５０における再酸化処理と同じである。したがって、操作２９０における窒化後アニーリング及び再酸化処理の詳細はここでは省略される。 [0051] In operation 290, as an alternative to the post-nitridation annealing process in operation 280, a post-nitridation annealing and reoxidation process is performed to remove remaining chemical bonds in the high-k dielectric layer 306, as in operation 280. The substrate 302 is simultaneously passivated and thermally oxidized as in operation 250. The post-nitridation annealing and reoxidation process in operation 290 is the same as the reoxidation process in operation 250. Therefore, the details of the post-nitridation annealing and reoxidation process in operation 290 are omitted here.

［００５２］本明細書に記載の実施形態では、高品質の薄い高誘電率誘電体材料層を形成するシステム及び方法が提供される。このような高誘電率誘電体材料層の特性は、十分に制御することができる。例えば、操作２６０及び２７０における窒化処理は、窒素の導入量が多い場合よりも高い高誘電率値を達成し、窒素の導入量が少ない場合よりも優れた構造安定化を達成するために、高誘電率誘電体層３０６内に約３原子％と約２０原子％の間の窒素を導入するように制御され得る。操作２４０、２７０、２８０、及び２９０におけるアニーリング処理はまた、高誘電率誘電体層３０６を通る漏れ電流を低減するために、高誘電率誘電体層３０６内に約２０Åより大きいサイズを有する粒子を提供するように制御されてもよい。 [0052] Embodiments described herein provide systems and methods for forming high quality, thin, high-k dielectric material layers. The properties of such a high-k dielectric material layer can be well controlled. For example, the nitriding process in operations 260 and 270 is performed to achieve high dielectric constant values, which are higher than when a large amount of nitrogen is introduced, and to achieve structural stabilization that is better than when a small amount of nitrogen is introduced. The dielectric constant can be controlled to incorporate between about 3 atomic percent and about 20 atomic percent nitrogen into the dielectric layer 306. The annealing process in operations 240, 270, 280, and 290 also creates particles with a size greater than about 20 Å within the high-k dielectric layer 306 to reduce leakage current through the high-k dielectric layer 306. It may be controlled to provide.

［００５３］図４は、本開示の１つ又は複数の実施形態による半導体構造５００を形成する方法４００の処理フロー図である。１つ又は複数の実施形態では、方法４００の操作は、前述したように、マルチチャンバ処理システム１００に組み込まれた１つ又は複数のチャンバ内で実行され得る。 [0053] FIG. 4 is a process flow diagram of a method 400 of forming a semiconductor structure 500 according to one or more embodiments of the present disclosure. In one or more embodiments, operations of method 400 may be performed within one or more chambers incorporated into multi-chamber processing system 100, as described above.

［００５４］方法４００は、記載された方法操作の開始前に、フロントエンド処理、堆積、エッチング、研磨、洗浄、又は説明された操作の前に実行されるその他の操作を含む１つ又は複数の操作を含むことができる。本方法は、図に示されているように、本技術による方法に具体的に関連付けられる場合も関連付けられない場合もある、多数の任意選択の操作を含むことができる。例えば、操作の多くは構造形成処理のより広い範囲を提供するために説明されているが、技術にとって重要ではなく、以下でさらに説明するように代替方法によって実行することもできる。方法４００は、図５Ａ～図５Ｆに概略的に示される操作を説明し、その図は、方法４００の操作と併せて説明される。図５Ａ～図５Ｆは部分的な概略図のみを示しており、基板は任意の数のトランジスタセクション及び図に示されるような態様を有する追加の材料を含むことができることを理解されたい。 [0054] Method 400 includes one or more operations performed prior to beginning the described method operations, including front-end processing, deposition, etching, polishing, cleaning, or other operations performed prior to the described operations. May include operations. The method may include a number of optional operations that may or may not be specifically associated with the method according to the present technology, as shown in the figures. For example, many of the operations are described to provide a broader range of structure-forming processes, but are not critical to the technique and may be performed by alternative methods, as described further below. Method 400 describes the operations shown schematically in FIGS. 5A-5F, which figures are described in conjunction with the operations of method 400. It is to be understood that FIGS. 5A-5F show only partial schematic diagrams and that the substrate can include any number of transistor sections and additional materials having features as shown in the figures.

［００５５］方法２４００は、半導体構造を特定の製造作業に合わせて開発するための任意選択の操作を含んでもよい。いくつかの実施形態では、方法４００は基本構造上で実行され得るが、いくつかの実施形態では、方法は、他の材料の形成に続いて実行され得る。図５Ａに示すように、半導体構造は、特定の処理が完了した後のデバイス５００を表すことができる。例えば、基板５０５は平面材料であっても、又は構造化されたデバイスであってよく、ポスト、トレンチ、若しくは他の構造として構成されるか、又はそれらを画定する、１つ又は複数の材料を含み得る材料も同様に本技術に包含されることが理解されるであろう。基板５０５は、ケイ素、又はケイ素の酸化物、窒化物、炭化物などのケイ素含有材料、並びに構造内に組み込まれ得るその他の材料を含む任意の数の材料を含むことができる。 [0055] Method 2400 may include optional operations for developing a semiconductor structure for a particular manufacturing operation. In some embodiments, the method 400 may be performed on the base structure, while in some embodiments the method may be performed subsequent to the formation of other materials. As shown in FIG. 5A, the semiconductor structure may represent the device 500 after certain processing has been completed. For example, substrate 505 may be a planar material or a structured device, including one or more materials configured as or defining posts, trenches, or other structures. It will be understood that materials that may be included are also encompassed by the technology. Substrate 505 can include any number of materials, including silicon or silicon-containing materials such as silicon oxides, nitrides, carbides, and other materials that can be incorporated into the structure.

［００５６］１つ又は複数の材料層は、実施形態において、平坦化された材料又は構造化された材料であり得る構造を生成するために、基板５０５の一部又は全体の上に形成されてもよいし、基板内に少なくとも部分的に形成されてもよい。非限定的な例として、基板５０５はケイ素であるか又はケイ素を含んでよく、あるいは酸化ケイ素などの追加材料上に形成された表面量のケイ素を含んでよく、これはケイ素露出表面を残す酸化ケイ素の還元された部分であり得る。基板５０５は、図５Ａに示すように自然酸化物５１０を含むことができる。いくつかの実施形態では、基板５０５の表面の露出した材料をエッチング、平坦化、又はその他の方法で処理して、断続的なパターンを生成することができる。単一の例として示されているが、装置５００は、図示の対象物と同様又は異なる任意の数の追加セクションを含むことができる、より大きな処理統合の小さなセクションを含むことができることを理解されたい。基板５０５は、半導体処理チャンバの処理領域に収容又は配置することができ、方法４００は、高誘電率誘電体材料などの半導体材料を基板上に生成するために実行することができる。 [0056] One or more material layers are formed over a portion or all of the substrate 505 to create a structure, which in embodiments can be a planarized material or a structured material. or may be formed at least partially within the substrate. As a non-limiting example, the substrate 505 may be or include silicon, or may include a surface amount of silicon formed on an additional material such as silicon oxide, which leaves a silicon exposed surface. It can be a reduced portion of silicon. Substrate 505 can include native oxide 510 as shown in FIG. 5A. In some embodiments, exposed material on the surface of substrate 505 can be etched, planarized, or otherwise treated to produce an intermittent pattern. Although shown as a single example, it will be appreciated that apparatus 500 can include small sections of a larger processing unit, which can include any number of additional sections similar or different from the illustrated object. sea bream. A substrate 505 may be contained or placed in a processing region of a semiconductor processing chamber, and method 400 may be performed to produce a semiconductor material, such as a high-k dielectric material, on the substrate.

［００５７］方法４００は、操作４０５のアニーリング処理で開始することができる。アニーリング処理は、５００℃～７００℃の範囲の温度で水素（Ｈ２）雰囲気中で基板をスパイクアニーリングすることを含んでもよい。アニーリング４０５は、例えば、カリフォルニア州サンタクララにあるＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃ．から入手可能なＲＡＤＯＸ（商標）チャンバなどの急速熱処理チャンバ内で実行されるスパイク熱アニーリングプロセスを含むことができる。ＲＴＰチャンバは、図１に示される処理チャンバ１２０、１２２、１２４、１２６、１２８、及び１３０のいずれであってもよい。理論に縛られる意図はないが、水素（Ｈ２）雰囲気中で基板５０５の表面をスパイクアニーリングすることにより、膜堆積前に基板表面５０５が滑らかになり、チャネル移動度が向上すると考えられる。１つ又は複数の実施形態では、アニーリング４０５は、不動態化アニーリング処理とは異なる目的を果たす。１つ又は複数の実施形態では、基板表面５０５を滑らかにするために、水素（Ｈ２）の雰囲気中でアニーリングすることで、水素（Ｈ２）が基板表面、例えば、ケイ素（Ｓｉ）と反応する。１つ又は複数の実施形態では、その後の高温アニーリング工程で、水素－ケイ素（Ｈ－Ｓｉ）結合が切断され、膜の堆積後に水素が意図的に不動態化される。標準的な不動態化処理では、その一方で、水素－ケイ素（Ｈ－Ｓｉ結合）は、処理の最後でも維持される。 [0057] Method 400 may begin with an annealing process in operation 405. The annealing process may include spike annealing the substrate in a hydrogen (H 2 ) atmosphere at a temperature in the range of 500°C to 700°C. Annealing 405 is performed by, for example, Applied Materials, Inc., Santa Clara, California. The method may include a spike thermal annealing process performed in a rapid thermal processing chamber such as the RADOX™ chamber available from Amazon. The RTP chamber may be any of the processing chambers 120, 122, 124, 126, 128, and 130 shown in FIG. Without wishing to be bound by theory, it is believed that spike annealing the surface of the substrate 505 in a hydrogen (H 2 ) atmosphere smoothes the substrate surface 505 prior to film deposition and improves channel mobility. In one or more embodiments, annealing 405 serves a different purpose than the passivation annealing process. In one or more embodiments, hydrogen (H 2 ) reacts with the substrate surface, e.g., silicon (Si), by annealing in a hydrogen (H 2 ) atmosphere to smooth the substrate surface 505. do. In one or more embodiments, a subsequent high temperature annealing step breaks hydrogen-silicon (H-Si) bonds and intentionally passivates the hydrogen after film deposition. In standard passivation treatments, on the other hand, hydrogen-silicon (H--Si bonds) are maintained at the end of the treatment.

［００５８］いくつかの実施形態では、アニーリング４０５の後、方法４００は、操作４１０において基板５０５から自然酸化物５１０（図５Ａのような）を除去することを含んでもよい。自然酸化物４１０を除去することは、フッ素含有前駆体及び水素含有前駆体を流すことであるか、又は流すことを含んでもよい。フッ素含有前駆体は、三フッ化窒素及び他の任意のフッ素含有前駆体であるか、又はそれらを含んでもよい。水素含有前駆体は、アミン基［－ＮＨ２］、又は他の窒素含有基若しくは水素含有基によって特徴付けられ得る。例えば、水素含有前駆体は、非限定的な一例としては、アンモニアなどの窒素及び水素含有前駆体であるか、又は窒素及び水素含有前駆体を含むことができる。流すことは、フッ素含有前駆体及び水素含有前駆体を遠隔プラズマ領域に流すことを含むことができる。遠隔プラズマ領域は、基板処理領域に流体的に結合され得る。プラズマを形成してプラズマ流出物を生成することができる。フッ素含有前駆体の流量及び水素含有前駆体の流量は、１：２未満の水素対フッ素の原子流量比によって特徴付けられ得る。自然酸化物４１０は、基板の表面上に固体の副生成物を形成する一方で、プラズマ流出物を基板処理領域に流すことによって除去される。特定の理論に囚われることなく、流れは基板表面上にフッ素の層を残す可能性があり、これにより操作４１５での界面形成が促進され、フッ素終端は信頼性を高めるのに役立つ。固体副生成物は、基板の温度を固体副生成物の昇華温度よりも高くすることによって昇華される。昇華後、基板５０５には自然酸化物が存在しないか、又は実質的に存在しない。除去することは、自然酸化物を最大２０Å又は約２０Åの深さまで除去することであるか、又はそれを含んでもよい。 [0058] In some embodiments, after annealing 405, method 400 may include removing native oxide 510 (as in FIG. 5A) from substrate 505 in operation 410. Removing native oxide 410 may be or include flowing a fluorine-containing precursor and a hydrogen-containing precursor. The fluorine-containing precursor may be or include nitrogen trifluoride and any other fluorine-containing precursor. Hydrogen-containing precursors may be characterized by amine groups [-NH 2 ], or other nitrogen-containing or hydrogen-containing groups. For example, the hydrogen-containing precursor can be or include a nitrogen- and hydrogen-containing precursor, such as, by way of non-limiting example, ammonia. The flowing can include flowing the fluorine-containing precursor and the hydrogen-containing precursor to the remote plasma region. A remote plasma region may be fluidically coupled to a substrate processing region. A plasma can be formed to generate a plasma effluent. The fluorine-containing precursor flow rate and the hydrogen-containing precursor flow rate may be characterized by a hydrogen to fluorine atomic flow ratio of less than 1:2. The native oxide 410 is removed by flowing the plasma effluent to the substrate processing region while forming a solid by-product on the surface of the substrate. Without being bound by any particular theory, the flow may leave a layer of fluorine on the substrate surface, which facilitates interface formation in operation 415, and the fluorine termination helps increase reliability. The solid by-product is sublimed by raising the temperature of the substrate above the sublimation temperature of the solid by-product. After sublimation, substrate 505 is free or substantially free of native oxide. Removing may be or include removing native oxide to a depth of up to or about 20 Å.

［００５９］方法４００は、操作４１０においてＳｉＣｏｎｉ（商標）エッチングを含むことができ、これは、Ｈ２、ＮＦ３、及び／又はＮＨ３プラズマ副生成物への、図５Ａの基板５０５などの基板の同時露光を伴う遠隔プラズマ支援ドライエッチング処理とすることができる。操作４１０における自然酸化物の除去は、基板表面が大気又は酸素含有環境に露されないインシトゥ（その場）ドライ化学処理によって行うことができる。操作４１０における自然酸化物の除去は、方法４００のいくつかの実施形態では、第１の処理チャンバ内で実行され得る。方法４００は、操作４２０のように、高誘電率誘電体材料を形成する前に、基板を第１の処理チャンバから第２の処理チャンバに移送する工程を含んでもよい。方法４００は、基板表面を大気または空気に曝すことなく、１つ又は複数の処理チャンバ内で動作を実行することを含むことができる。方法４００は、操作４１０での除去中にシステム１００内を真空に維持することを含んでもよい。統合された真空を維持すると、表面の汚染を有利に減らすことができる。移送は、単一のプラットフォーム上の１つ又のチャンバ間で行われてもよいし、複数のプラットフォーム上のチャンバ間で行われてもよい。しかしながら、単一のプラットフォームを利用することにより、基板が酸素及び／又は湿気の環境に曝されることをより確実に回避できる可能性がある。 [0059] The method 400 can include SiConi™ etching in operation 410, which injects a substrate, such as substrate 505 of FIG. 5A, into H 2 , NF 3 , and/or NH 3 plasma byproducts. It can be a remote plasma assisted dry etching process with simultaneous exposure of . Removal of native oxides in operation 410 can be performed by in-situ dry chemical processing where the substrate surface is not exposed to the atmosphere or an oxygen-containing environment. Native oxide removal in operation 410 may be performed in the first processing chamber in some embodiments of method 400. Method 400 may include, as in operation 420, transferring a substrate from a first processing chamber to a second processing chamber prior to forming the high-k dielectric material. Method 400 can include performing operations within one or more processing chambers without exposing the substrate surface to atmosphere or air. Method 400 may include maintaining a vacuum within system 100 during removal in operation 410. Maintaining an integrated vacuum can advantageously reduce surface contamination. Transfer may occur between one or more chambers on a single platform or between chambers on multiple platforms. However, by utilizing a single platform, exposure of the substrate to oxygen and/or moisture environments may be better avoided.

［００６０］１つ又は複数の実施形態では、方法４００は、操作４１５において、亜酸化窒素を供給することと、酸化物含有界面を形成するために基板表面を熱アニーリングすることとを含むことができる。図５Ｂのように基板５０５に供給される亜酸化窒素５１５は、図５Ｃのように酸化物含有界面５２０を形成するために、自然酸化物のない表面を有する基板５０５のどの程度が酸化されるかを制御するのに役立ち得る。操作４１５は、インシトゥ（その場）蒸気発生（ＩＳＳＧ）処理など、それによって水素及び／又は酸素を利用する従来の熱技術と比較して、酸化がより低い速度で起こる蒸気を使用する熱ベースの反応を含むことができる。窒素は酸素のキャリアとして機能する可能性があり、界面又は基板の一部にはならない可能性がある。形成された酸化物含有界面は、高品質且つ高度に秩序化されたものであり、これは欠陥がないか、実質的に欠陥のない結晶学的構造を意味する。これにより、後続の動作において窒素がチャネル領域に接近するのを防止し、漏れを防止することができる界面５２０を提供することができる。得られる酸化物含有界面は、二酸化ケイ素を含み得る。形成された酸化物含有界面５２０は、最大５Å又は約５Åの厚さを有し得る。方法４００は、操作４１０において、その後の操作においてより薄い酸化物含有界面５２０によって置き換えられ得る、より厚い自然酸化物の除去を含み得る。 [0060] In one or more embodiments, method 400 may include, in operation 415, providing nitrous oxide and thermally annealing the substrate surface to form an oxide-containing interface. can. Nitrous oxide 515 supplied to the substrate 505 as in FIG. 5B oxidizes how much of the substrate 505 having a native oxide-free surface is oxidized to form an oxide-containing interface 520 as in FIG. 5C. It may help you to control. Operation 415 includes a heat-based process using steam, such as an in-situ steam generation (ISSG) process, whereby oxidation occurs at a lower rate compared to traditional thermal techniques that utilize hydrogen and/or oxygen. can include reactions. Nitrogen may act as a carrier for oxygen and may not become part of the interface or substrate. The oxide-containing interface formed is of high quality and highly ordered, meaning a defect-free or substantially defect-free crystallographic structure. This can provide an interface 520 that can prevent nitrogen from accessing the channel region in subsequent operations and prevent leakage. The resulting oxide-containing interface may include silicon dioxide. The formed oxide-containing interface 520 may have a thickness of up to or about 5 Å. Method 400 may include removal of thicker native oxide in operation 410, which may be replaced by a thinner oxide-containing interface 520 in a subsequent operation.

［００６１］方法４００は、前処理前駆体を基板に供給することを含むことができる。前処理前駆体は、窒素含有前駆体若しくは酸素含有前駆体であるか、又はそれを含んでもよい。前駆体は基板と接触し、基板の露出表面上に反応性配位子を形成又は導入することができ、これは図５Ｄに配位子５２０として示されている。従来の技術とは異なり、本技術は、後続の操作で高誘電率誘電体材料の規則的な成長を生成するように構成された前処理を利用することができる。 [0061] The method 400 can include providing a pretreatment precursor to the substrate. The pre-treated precursor may be or include a nitrogen-containing precursor or an oxygen-containing precursor. The precursor can contact the substrate and form or introduce a reactive ligand onto the exposed surface of the substrate, shown as ligand 520 in FIG. 5D. Unlike conventional techniques, the present technique can utilize pre-treatments configured to produce regular growth of high-k dielectric material in subsequent operations.

［００６２］例えば、いくつかの実施形態では、基板はケイ素の露出表面であるか、又はケイ素の露出表面を含んでもよい。基板５０５は、それ自体がケイ素であるか、又はケイ素表面を呈するように還元若しくは改質された他のケイ素含有材料であってもよい。基板５０５が酸化ケイ素を含むことができる１つの非限定的な例として、最初の前処理は、例えば水素含有前駆体などを用いて、構造の表面から酸素を除去すること含んでもよい。その後、ケイ素の薄い表面層が露出する場合がある。特定の理論に囚われることなく、いくつかの実施形態では、ケイ素は、酸化ケイ素と比較して、窒素含有前駆体を受け取るための改善された基本特性を提供することができる。これにより、特定の高誘電率誘電体材料の優れた形成が可能になる可能性がある。 [0062] For example, in some embodiments, the substrate may be or include an exposed surface of silicon. The substrate 505 may be silicon itself or other silicon-containing material that has been reduced or modified to present a silicon surface. As one non-limiting example in which the substrate 505 may include silicon oxide, the initial pretreatment may include removing oxygen from the surface of the structure, such as with a hydrogen-containing precursor. A thin surface layer of silicon may then be exposed. Without wishing to be bound by any particular theory, in some embodiments silicon can provide improved fundamental properties for receiving nitrogen-containing precursors compared to silicon oxide. This may enable superior formation of certain high-k dielectric materials.

［００６３］前処理前駆体は、任意の窒素含有又は酸素含有前駆体であるか、又はそれを含んでもよい。酸素含有前駆体は、基板５０５の表面に組み込まれ得るヒドロキシル基［－ＯＨ］によって特徴付けられ得る。窒素含有前駆体は、アミン基［－ＮＨ２］又は他の窒素含有基によって特徴付けられ得る。例えば、窒素含有前駆体は、非限定的な一例としてアンモニアなどの窒素及び水素含有前駆体、又は窒素と酸素を含む前駆体、又は窒素を含む他の前駆体であるか、あるいはそれらを含んでよい。 [0063] The pretreatment precursor may be or include any nitrogen-containing or oxygen-containing precursor. The oxygen-containing precursor may be characterized by hydroxyl groups [-OH] that may be incorporated into the surface of the substrate 505. Nitrogen-containing precursors may be characterized by amine groups [-NH 2 ] or other nitrogen-containing groups. For example, the nitrogen-containing precursor is or includes a nitrogen- and hydrogen-containing precursor, such as, by way of non-limiting example, ammonia, or a nitrogen- and oxygen-containing precursor, or another nitrogen-containing precursor. good.

［００６４］いくつかの実施形態における表面終端は、ヒドロキシル基又はアミン基終端表面であるか、又はそれらを含んでもよい。次に、方法４００は、操作４２０において、基板の上に高誘電率誘電体材料を形成することを含むことができる。本技術は、高誘電率材料の任意の形成又は堆積を包含することができるが、いくつかの実施形態では、形成操作４２０は、原子層堆積又は他の原子層堆積チャンバであるか、又はそれを含んでもよい。形成は、基板表面を前処理した直後に実行してもよいし、前処理と同じチャンバで実行することも、システム１００などの同じシステムに組み込まれた追加のチャンバなど追加のチャンバで実行することもできる。いくつかの実施形態では、基板が前処理チャンバから堆積又は形成チャンバに移送される間、真空条件を維持することができ、これにより、基板が空気に曝されることが制限することができる。 [0064] The surface termination in some embodiments may be or include a hydroxyl- or amine-terminated surface. Next, method 400 can include forming a high-k dielectric material over the substrate in operation 420. Although the present techniques can include any formation or deposition of high dielectric constant materials, in some embodiments the formation operation 420 is or is an atomic layer deposition or other atomic layer deposition chamber. May include. Formation may be performed immediately after preprocessing the substrate surface, in the same chamber as preprocessing, or in an additional chamber, such as an additional chamber incorporated into the same system, such as system 100. You can also do it. In some embodiments, vacuum conditions can be maintained while the substrate is transferred from the pretreatment chamber to the deposition or formation chamber, which can limit exposure of the substrate to air.

［００６５］高誘電率誘電体材料を形成するために原子層堆積処理が実行される場合、金属含有前駆体が基板に供給されて、前処理された表面と反応する可能性がある。例えば、遷移金属含有前駆体、卑金属含有前駆体、又はランタニド金属含有前駆体は、前処理により基板上に露出した反応性配位子と相互作用するために、処理チャンバに供給することができる。酸素含有前駆体は、その後、金属含有前駆体のパージなどの第２の操作で供給されてもよい。これにより、図５Ｅに示されるような層５３０ａのような酸化物層が原子層堆積によって生成され得る。非限定的な一例では、酸化ハフニウム膜を生成するために、ハフニウム含有前駆体が第１の操作で供給され、酸化剤が第２の操作で供給され得る。追加の金属含有前駆体は、ジルコニウム含有材料を製造するためのジルコニウム含有前駆体、並びに追加の金属酸化物構造を製造するための他の任意の数の金属含有前駆を含み得る。ハフニウム含有前駆体の場合、及び同様の代替金属の場合、前駆体は、ハロゲン含有前駆体、酸素含有前駆体、水素含有前駆体、又はハフニウムが組み込まれた炭素含有前駆体であるか、又はそれを含むことができる。 [0065] When an atomic layer deposition process is performed to form a high-k dielectric material, a metal-containing precursor may be provided to the substrate and react with the pretreated surface. For example, a transition metal-containing precursor, a base metal-containing precursor, or a lanthanide metal-containing precursor can be provided to the processing chamber to interact with reactive ligands exposed on the substrate by the pretreatment. The oxygen-containing precursor may then be provided in a second operation, such as purging the metal-containing precursor. This allows an oxide layer, such as layer 530a shown in FIG. 5E, to be produced by atomic layer deposition. In one non-limiting example, a hafnium-containing precursor may be provided in a first operation and an oxidizing agent may be provided in a second operation to produce a hafnium oxide film. The additional metal-containing precursors may include zirconium-containing precursors for producing zirconium-containing materials, as well as any number of other metal-containing precursors for producing additional metal oxide structures. In the case of hafnium-containing precursors, and in the case of similar metal substitutes, the precursor is or is a halogen-containing precursor, an oxygen-containing precursor, a hydrogen-containing precursor, or a carbon-containing precursor into which hafnium is incorporated. can include.

［００６６］酸化剤としては、金属と反応する可能性のある任意の酸素含有前駆体を使用することができる。例えば、酸素含有前駆体は、基板上に金属酸化物材料層を生成するために、酸素含有前駆体は、水、二原子酸素、オゾン、ヒドロキシル含有前駆体又はアルコール、窒素及び酸素含有前駆体、局所的又は遠隔的に強化された酸素を含むプラズマ強化酸素、又はハフニウムなどの金属に組み込まれる可能性のある酸素を含むその他の材料であるか、あるいはそれを含み得る。再度、上記の金属含有材料のいずれも本技術の実施形態で使用することができ、これらに限定されないが、ハフニウム、ジルコニウム、シリコン、ランタン、アルミニウム、チタン、ストロンチウム、又は例えばケイ酸ハフニウムなどのこれらの材料の組み合わせを含み得る群化された金属のいずれかを含むことができる。 [0066] Any oxygen-containing precursor that can react with the metal can be used as the oxidizing agent. For example, oxygen-containing precursors can be used to produce a metal oxide material layer on a substrate, such as water, diatomic oxygen, ozone, hydroxyl-containing precursors or alcohol, nitrogen and oxygen-containing precursors, It may be or include plasma-enhanced oxygen, including locally or remotely enriched oxygen, or other materials containing oxygen that may be incorporated into metals such as hafnium. Again, any of the metal-containing materials described above can be used in embodiments of the present technology, including, but not limited to, hafnium, zirconium, silicon, lanthanum, aluminum, titanium, strontium, or any of these materials, such as, for example, hafnium silicate. can include any of the grouped metals, which can include combinations of materials.

［００６７］本技術の実施形態による前処理が実行されると、金属含有材料の構造を規則的に形成又は堆積させて、より均一な粒子構造を生成することができる。これは、ケイ素などのより構造化された表面材料上に前処理前駆体の反応性配位子を形成することによって生成され得る。さらに、特定の条件で前処理曝露を実行することにより、さらなる改善がもたらされる可能性がある。 [0067] When pre-processing according to embodiments of the present technology is performed, structures of metal-containing materials can be formed or deposited in an orderly fashion to produce a more uniform grain structure. This can be produced by forming reactive ligands of pretreated precursors on more structured surface materials such as silicon. Additionally, further improvements may be brought about by performing pretreatment exposures at specific conditions.

［００６８］前処理は、前駆体及び／又は基板の表面を活性化するように構成された温度で実行することができる。例えば、窒素及び水素含有前駆体が前処理前駆体として使用され得る状況では、前駆体を供給している間、基板は約３００℃以上の温度に維持することができる。同様に、酸素含有前駆体による前処理もまた、基板温度を約３００℃以上に維持しながら実行することができる。あらゆる前処理操作について、基板はまた、約４００℃以上、約５００℃以上、約６００℃以上、約７００℃以上、約８００℃以上、又はそれを超えるの温度に維持することができる。前処理の温度が約５００℃以下に低下すると、効果が低下する可能性がある。同様に、温度が約７００℃以上に上昇すると、核形成が改善されず、過剰な前駆体が表面に取り込まれ、デバイスの移動度が低下する可能性がある。したがって、いくつかの実施形態では、前処理中に温度を約５００℃と約７００℃の間に維持することができる。 [0068] The pretreatment can be performed at a temperature configured to activate the surface of the precursor and/or the substrate. For example, in situations where nitrogen- and hydrogen-containing precursors may be used as pretreatment precursors, the substrate may be maintained at a temperature of about 300° C. or higher while providing the precursors. Similarly, pretreatment with oxygen-containing precursors can also be performed while maintaining the substrate temperature above about 300°C. For any pretreatment operation, the substrate can also be maintained at a temperature of about 400°C or more, about 500°C or more, about 600°C or more, about 700°C or more, about 800°C or more, or more. If the pretreatment temperature is lowered below about 500°C, the effectiveness may decrease. Similarly, if the temperature is increased above about 700° C., nucleation may not be improved and excess precursor may be incorporated into the surface, reducing device mobility. Thus, in some embodiments, the temperature can be maintained between about 500<0>C and about 700<0>C during pretreatment.

［００６９］同様に、暴露時間は窒素含有前駆体の取り込み量に影響を与える可能性があり、したがって、製造されたデバイスの可動性損失を制限するために、前駆体への曝露は約３分未満であってよく、いくつかの実施形態では、暴露時間は、約２．５分以下、約２分以下、約１．５分以下、約１分以下、約４５秒以下、約３０秒以下、約１５秒以下であるか、又はそれを下回ってよい。適切な量のアミン基が組み込まれたら、形成を実行することができる。原子層形成を含む形成は任意の温度で実行できるが、いくつかの実施形態では、操作が同じチャンバで実行されるか、異なるチャンバで実行されるかに関係なく、原子層堆積は、前処理が行われる温度以下の温度又はほぼ温度で実行することができる。例えば、原子層堆積は、前処理温度と比較して第２の温度で実行されてもよく、実施形態では、形成温度は約５００℃未満であってもよく、約４５０℃以下、約４００℃以下、約３５０℃以下、約３００℃以下、約２５０℃以下、又はそれを下回る温度であってもよい。 [0069] Similarly, exposure time can affect the amount of nitrogen-containing precursor uptake; therefore, to limit mobility loss of the fabricated device, exposure to the precursor should be approximately 3 minutes. In some embodiments, the exposure time is about 2.5 minutes or less, about 2 minutes or less, about 1.5 minutes or less, about 1 minute or less, about 45 seconds or less, about 30 seconds or less. , about 15 seconds or less. Once the appropriate amount of amine groups have been incorporated, formation can be carried out. Although formation involving atomic layer formation can be performed at any temperature, in some embodiments, atomic layer deposition can be performed at any temperature, regardless of whether the operations are performed in the same chamber or in different chambers. can be carried out at or near the temperature at which the process is carried out. For example, atomic layer deposition may be performed at a second temperature compared to the pretreatment temperature, and in embodiments, the formation temperature may be less than about 500°C, up to about 450°C, about 400°C Below, the temperature may be about 350°C or less, about 300°C or less, about 250°C or less, or lower.

［００７０］高誘電率材料の層が、形成又は堆積された後、１つ又は複数の後処理を実行することができる。いくつかの実施形態では、材料を後処理するために、基板を堆積チャンバから別のチャンバ又は一連のチャンバに移送することができる。上で説明したのと同様に、移送は、複数のチャンバを有する単一の処理システム上で行うことができ、したがって、真空状態を維持しながら、これらのチャンバのいずれかからの、又はチャンバ間の移送を実行することができる。次いで、方法４００は、１つ又は複数の追加の後処理操作を含むことができる。後処理操作には、同じクラスタツール上の複数のチャンバを含む、１つ又は複数のチャンバで実行される１つ又は複数の操作が含まれ得る。後処理操作には、酸化、窒化４３０、及び／又は熱アニーリング４２５を含み得る。 [0070] After the layer of high dielectric constant material is formed or deposited, one or more post-processing may be performed. In some embodiments, the substrate can be transferred from the deposition chamber to another chamber or series of chambers for post-processing the material. As explained above, transfer can be performed on a single processing system with multiple chambers, thus transferring from or between any of these chambers while maintaining vacuum conditions. transfer can be performed. Method 400 can then include one or more additional post-processing operations. Post-processing operations may include one or more operations performed in one or more chambers, including multiple chambers on the same cluster tool. Post-processing operations may include oxidation, nitridation 430, and/or thermal annealing 425.

［００７１］上述したように、前処理操作は、過剰な前駆体が基板に取り込まれるのを制限しながら、前述の均一な成長をもたらすのに十分な末端部分を提供するために実行することができる。例えば、組み込まれた窒素界面により、製造されたトランジスタの移動度が低下したり、キャリアが構造内を移動できる速度が低下したりする可能性がある。上で説明した前処理は、高誘電率膜のスケーリングをさらに改善する可能性があるが、制御されない場合、前処理は実際にデバイスの移動度を低下させる可能性がある。しかしながら、いくつかの実施形態では、１つの後処理は、前処理操作で使用され得る第１の酸素含有前駆体に対して、形成された高誘電率材料を第２の酸素含有前駆体で酸化することを含み得る。 [0071] As discussed above, pre-treatment operations can be performed to limit excess precursor incorporation into the substrate while providing sufficient end portion to provide uniform growth as described above. can. For example, incorporated nitrogen interfaces can reduce the mobility of fabricated transistors or reduce the rate at which carriers can move through the structure. Although the pretreatment described above may further improve the scaling of high-k films, if uncontrolled, the pretreatment can actually reduce the mobility of the device. However, in some embodiments, one post-treatment oxidizes the formed high dielectric constant material with a second oxygen-containing precursor relative to the first oxygen-containing precursor that may be used in the pre-treatment operation. may include doing.

［００７２］例えば、形成後に膜をさらに酸化するために上述の酸素含有前駆体のいずれかを利用する酸化操作を実行することができる。高誘電率膜の堆積又は形成により、多孔質膜、又は構造中に空孔を含む膜が生成することができる。酸化操作を行うことで、酸素種は、層５３０ｂによって示されるように膜に浸透して空孔を充填するだけでなく、上述の前工程で形成されなかった場合には任意の層５２０などの高誘電率材料の界面に酸化物材料を生成する可能性がある。これにより、アミン末端基による下層の界面を改善することができ、これにより、デバイスのモバイル性能を向上させることができる。下層の酸化物層の過剰な増加を制限するために、酸化操作は、限られた時間内で実行することができ、前述の時間範囲のいずれか内で実行することができる。 [0072] For example, an oxidation operation can be performed that utilizes any of the oxygen-containing precursors described above to further oxidize the film after formation. Deposition or formation of a high dielectric constant film can produce a porous film or a film that includes pores in its structure. By performing the oxidation operation, oxygen species not only penetrate the membrane and fill the pores, as illustrated by layer 530b, but also fill any layers, such as optional layer 520, if not formed in the previous step described above. Oxide material may be generated at the interface of high dielectric constant materials. This can improve the interface of the underlying layer with the amine end groups, thereby improving the mobile performance of the device. In order to limit excessive growth of the underlying oxide layer, the oxidation operation can be performed within a limited time and can be performed within any of the aforementioned time ranges.

［００７３］後処理動作４３０は、使用される場合には、処理前窒素含有前駆体に対して第２の窒素含有前駆体と基板を接触させることをさらに含んでもよい。第２の窒素含有前駆体は、上述の任意の窒素含有前駆体を含むことができ、窒素ガス、並びに他の箇所で言及される任意の窒素含有前駆体を含むことができる。第２の窒素含有前駆体は、窒素ラジカルまたは窒素原子が高誘電率構造内に組み込むことを可能にする、プラズマ活性化又は強化された窒素含有前駆体、熱的に活性化された窒素、又は他の窒素前駆体を含むことができ、これにより、膜を安定化させたり、平衡状態に向けて安定させたりすることができる。酸化操作とは異なり、窒化は酸化ケイ素などの下層の厚さを増加させず、また、生成される膜のｋ値をわずかに増加させる可能性がある。 [0073] Post-treatment operation 430, if used, may further include contacting the substrate with a second nitrogen-containing precursor relative to the pre-treatment nitrogen-containing precursor. The second nitrogen-containing precursor can include any of the nitrogen-containing precursors described above, and can include nitrogen gas as well as any of the nitrogen-containing precursors mentioned elsewhere. The second nitrogen-containing precursor can be a plasma-activated or enhanced nitrogen-containing precursor, a thermally activated nitrogen, or Other nitrogen precursors can be included to stabilize the membrane or stabilize it toward equilibrium. Unlike oxidation operations, nitridation does not increase the thickness of the underlying layer, such as silicon oxide, and may slightly increase the k value of the produced film.

［００７４］構造的及び電気的特性を維持するために、窒素の取り込みを制御して膜への取り込みを制限することができる。いくつかの実施形態では、後処理窒化により、高誘電率膜の表面領域に約２０原子％未満の窒素が組み込むことができ、約１５原子％以下の窒素、約１０原子％以下の窒素、約８原子％以下の窒素、約６原子％以下の窒素、約４原子％以下の窒素、約２原子％以下の窒素、又はそれを下回る窒素を組み込み得る。いくつかの実施形態では、約３原子％と約７原子％の間の取り込みは、より多くの窒素の取り込みよりも高いｋ値を維持することができ、より低い窒素の取り込みよりも膜をより良く安定化させることができる。表面領域とは、材料の露出表面を意味するが、窒素の取り込みは膜内の任意の距離まで広がり、一貫しているか、材料全体に減少勾配を形成する可能性がある。 [0074] In order to maintain structural and electrical properties, nitrogen incorporation can be controlled to limit incorporation into the membrane. In some embodiments, the post-process nitridation can incorporate less than about 20 atomic percent nitrogen into the surface region of the high-k film, up to about 15 atomic percent nitrogen, up to about 10 atomic percent nitrogen, about Up to 8 atomic % nitrogen, up to about 6 atomic % nitrogen, up to about 4 atomic % nitrogen, up to about 2 atomic % nitrogen, or less can be incorporated. In some embodiments, an incorporation of between about 3 at. It can be well stabilized. By surface area we mean the exposed surface of the material, but nitrogen uptake can extend any distance within the film and be consistent or form a decreasing gradient across the material.

［００７５］後処理の酸化又は窒化は、前述の任意の温度で実行することができるが、いくつかの実施形態では、後処理の酸化及び／又は窒化は、約５００℃以下の温度範囲で実行することができ、実行される操作に応じて、約４００℃以下、約３００℃以下、約２００℃以下、約１００℃以下、又はそれを下回る温度範囲で実行されてもよい。 [0075] Although the post-treatment oxidation or nitridation can be performed at any of the temperatures described above, in some embodiments, the post-treatment oxidation and/or nitridation is performed at a temperature range of about 500° C. or less. Depending on the operation being performed, it may be carried out at a temperature range of up to about 400°C, up to about 300°C, up to about 200°C, up to about 100°C, or below.

［００７６］後処理のアニーリング４２５、４３５は、上述した後処理操作のいずれかを含む、任意の操作の後に実行することができる。後処理のアニーリングは、前の操作が実行された任意のチャンバ内で実行することができるか、又は、例えば高速熱アニーリング処理を実行するように構成されたチャンバなどの異なるチャンバへの移動を伴うこともある。この場合も、チャンバは他のチャンバと同じプラットフォーム上に組み込むことができ、真空状態を維持しながらチャンバ間の移動を可能にすることができる。後処理のアニーリングにより、膜の結合をさらに位置合わせし、膜をさらに安定化させることができる。実施形態では、後処理のアニーリングは、第１の温度に対して第３の温度で実行されてもよく、第３の温度は、第１の温度超、又はその付近であってもよい。例えば、後処理のアニーリングは約４００℃以上の温度で実行することができ、実施形態では、約５００℃以上、約６００℃以上、約７００℃以上、約８００℃以上、約９００℃以上、又はそれを超える温度で実行することができる。 [0076] Post-processing annealing 425, 435 may be performed after any operation, including any of the post-processing operations described above. Post-processing annealing can be performed in any chamber in which the previous operation was performed, or it involves moving to a different chamber, such as a chamber configured to perform a rapid thermal annealing process. Sometimes. Again, the chamber can be assembled on the same platform as other chambers, allowing movement between chambers while maintaining vacuum conditions. Post-treatment annealing can further align the membrane bonds and further stabilize the membrane. In embodiments, the post-processing annealing may be performed at a third temperature relative to the first temperature, and the third temperature may be above or near the first temperature. For example, post-treatment annealing can be performed at a temperature of about 400°C or higher, and in embodiments, about 500°C or higher, about 600°C or higher, about 700°C or higher, about 800°C or higher, about 900°C or higher, or It can be carried out at temperatures above that.

［００７７］本技術の実施形態に従って前処理及び／又は後処理を実行することによって、改善された高誘電率材料を製造することができる。高誘電率材料の層は、最大数ナノメートル又は約数ナノメートルを含む任意の厚さに製造することができる。しかしながら、本技術によって生成される好ましい粒子構造により、ゲート漏れ性能を損なうことなく、より薄い実効酸化膜厚を生成することができる。本技術に従って製造された高誘電率材料は、約１０以上のｋ値によって特徴付けることができ、約１５以上、約２０以上、約２１以上、約２２以上、約２３以上、約２４以上、約２５以上の、又はそれを超えるｋ値によって特徴付けることができる。 [0077] Improved high dielectric constant materials can be produced by performing pre-treatments and/or post-treatments in accordance with embodiments of the present technology. The layer of high dielectric constant material can be fabricated to any thickness, including up to or about a few nanometers. However, the preferred grain structure produced by the present technique allows for the production of thinner effective oxide thicknesses without compromising gate leakage performance. High dielectric constant materials produced according to the present technology can be characterized by a k value of about 10 or greater, about 15 or greater, about 20 or greater, about 21 or greater, about 22 or greater, about 23 or greater, about 24 or greater, about 25 can be characterized by a k value of or greater than or equal to.

［００７８］上で述べたように、本技術は従来の技術と比較して誘電率をさらに改善することを可能にする。さらに、生成された粒子構造により、膜に関連するゲート漏れ電流は、同様の厚さの酸化シリコン膜のゲートリーク電流の約１０分の１以下である可能性があり、同様の厚さの酸化ケイ素膜のゲート漏れ電流の約１００分の１以下、同様の厚さの酸化ケイ素膜の約１０００分の１以下、同様の厚さの酸化シリコン膜の約１／５，０００以下、同様の厚さの酸化ケイ素膜の約１／１０，０００以下、同様の厚さの酸化ケイ素膜の約１／２０，０００以下、同様の厚さの酸化ケイ素膜の約１／５０，０００以下、同様の厚さの酸化ケイ素膜の約１／１００，０００以下であるか、又はそれを下回ってよい。本技術の実施形態に従って膜を製造することによって、有益な形態を有する形成膜を製造することができ、これにより、従来の技術と比較して膜の電気特性を向上させることができる。 [0078] As mentioned above, the present technique allows for further improvement in dielectric constant compared to conventional techniques. Furthermore, due to the resulting grain structure, the gate leakage current associated with the film can be approximately one-tenth or less than that of a silicon oxide film of similar thickness, and Approximately 1/100 or less of the gate leakage current of a silicon film, approximately 1/1000 or less of a silicon oxide film of a similar thickness, approximately 1/5,000 or less of a silicon oxide film of a similar thickness, a similar thickness approximately 1/10,000 or less of a silicon oxide film of similar thickness, approximately 1/20,000 or less of a silicon oxide film of similar thickness, approximately 1/50,000 or less of a silicon oxide film of similar thickness, similar It may be about 1/100,000 times less thick than a silicon oxide film, or less. By manufacturing membranes according to embodiments of the present technology, formed membranes can be manufactured with advantageous morphologies, which can improve the electrical properties of the membrane as compared to conventional techniques.

［００７９］図６は、本開示の１つ又は複数の実施形態による半導体構造７００を形成する方法６００の処理フロー図である。図７Ａ及び図Ｂは、方法６００の様々な状態に対応する半導体構造７００の一部の断面図である。図７Ａ及び図７Ｂは、半導体構造７００の部分的な概略図のみを示しており、半導体構造７００は、任意の数のトランジスタセクション及び図に示すような態様を有する追加の材料を含むことができることは理解すされるべきである。また、図６に示す方法ステップは順番に説明されているが、省略及び／又は追加された、及び／又は別の望ましい順序で再配置された、１つ又は複数の方法工程を含むその他の処理シーケンスが本明細書で提供される開示の実施形態の範囲内に含まれることも留意されたい。 [0079] FIG. 6 is a process flow diagram of a method 600 of forming a semiconductor structure 700 according to one or more embodiments of the present disclosure. 7A and 7B are cross-sectional views of a portion of a semiconductor structure 700 corresponding to various states of method 600. 7A and 7B show only partial schematic diagrams of a semiconductor structure 700, which may include any number of transistor sections and additional materials having aspects as shown. should be understood. Additionally, although the method steps shown in FIG. 6 are described in sequence, other processes may include one or more method steps that may be omitted and/or added and/or rearranged in another desired order. It is also noted that sequences are included within the scope of the disclosed embodiments provided herein.

［００８０］方法６００は、操作６０５のアニーリング処理で始まる。アニーリング処理は、５００℃～７００℃の範囲の温度で水素（Ｈ２）雰囲気中で基板をスパイクアニーリングすることを含んでもよい。アニーリング６０５は、例えば、カリフォルニア州サンタクララにあるＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃ．から入手可能なＲＡＤＯＸ（商標）チャンバなどの急速熱処理チャンバ内で実行されるスパイク熱アニーリングプロセスを含むことができる。ＲＴＰチャンバは、図１に示される処理チャンバ１２０、１２２、１２４、１２６、１２８、及び１３０のいずれであってもよい。理論に縛られる意図はないが、水素（Ｈ２）雰囲気中で基板７０２の表面をスパイクアニーリングすることにより、膜堆積前に基板表面７０２が滑らかになり、チャネル移動度が向上すると考えられる。１つ又は複数の実施形態では、アニーリング６０５は、不動態化アニーリング処理とは異なる目的を果たす。１つ又は複数の実施形態では、基板表面７０２を滑らかにするために、水素（Ｈ２）の雰囲気中でアニーリングすることで、水素（Ｈ２）が基板表面、例えば、ケイ素（Ｓｉ）と反応する。１つ又は複数の実施形態では、その後の高温アニーリング工程で、水素－ケイ素（Ｈ－Ｓｉ）結合が切断され、膜の堆積後に水素が意図的に不動態化される。標準的な不動態化処理では、その一方で、水素－ケイ素（Ｈ－Ｓｉ結合）は、処理の最後でも維持される。 [0080] Method 600 begins with an annealing process in operation 605. The annealing process may include spike annealing the substrate in a hydrogen (H 2 ) atmosphere at a temperature in the range of 500°C to 700°C. Annealing 605 can be performed, for example, by Applied Materials, Inc., Santa Clara, California. The method may include a spike thermal annealing process performed in a rapid thermal processing chamber such as the RADOX™ chamber available from Amazon. The RTP chamber may be any of the processing chambers 120, 122, 124, 126, 128, and 130 shown in FIG. Without wishing to be bound by theory, it is believed that spike annealing the surface of the substrate 702 in a hydrogen (H 2 ) atmosphere smoothes the substrate surface 702 and improves channel mobility prior to film deposition. In one or more embodiments, annealing 605 serves a different purpose than the passivation annealing process. In one or more embodiments, hydrogen (H 2 ) reacts with the substrate surface, e.g., silicon (Si), by annealing in a hydrogen (H 2 ) atmosphere to smooth the substrate surface 702. do. In one or more embodiments, a subsequent high temperature annealing step breaks hydrogen-silicon (H-Si) bonds and intentionally passivates the hydrogen after film deposition. In standard passivation treatments, on the other hand, hydrogen-silicon (H--Si bonds) are maintained at the end of the treatment.

［００８１］いくつかの実施形態では、アニーリング６０５後、基板７０２の表面を前洗浄するための操作６１０の前洗浄処理が実行される。前洗浄処理は、オゾン（Ｏ３）処理、又はＮＨ４ＯＨ（水酸化アンモニウム）、Ｈ２Ｏ２（過酸化水素）、及びＨ２Ｏ（水）を含むＳｔａｎｄａｒｄ Ｃｌｅａｎ １（ＳＣ１）溶液などの溶液を使用する湿式処理、又は、乾式エッチング処理、例えば、基板７０２の表面がＮ２、ＮＦ３、及びＮＨ３処理副産物に曝されるＳｉＣｏｎｉ（商標）遠隔プラズマ支援乾式エッチング処理を使用して基板７０２の表面を酸化させることができる。前洗浄処理は、図１に示す処理チャンバ１２２又は１２０などの前洗浄チャンバ内で実行することができる。 [0081] In some embodiments, after annealing 605, a pre-cleaning process of operation 610 is performed to pre-clean the surface of substrate 702. Pre-cleaning treatments include ozone (O 3 ) treatment or Standard Clean 1 (SC1) solutions containing NH 4 OH (ammonium hydroxide), H 2 O 2 (hydrogen peroxide), and H 2 O (water). The substrate 702 can be etched using a wet process using a solution, or a dry etch process, such as the SiConi™ remote plasma assisted dry etch process in which the surface of the substrate 702 is exposed to N 2 , NF 3 , and NH process byproducts. The surface of can be oxidized. The pre-clean process can be performed in a pre-clean chamber, such as process chamber 122 or 120 shown in FIG.

［００８２］図６には示されていないが、いくつかの実施形態では、前洗浄処理６１０は、アニーリング６０５の前に行うことができる。 [0082] Although not shown in FIG. 6, in some embodiments, a pre-clean treatment 610 can be performed before annealing 605.

［００８３］操作６２０では、半導体構造７００の露出表面上に高誘電率誘電体層７０４を堆積させるために堆積処理が実行される。高誘電率誘電体層７０４は、二酸化ハフニウム（ＨｆＯ２）、二酸化ジルコニウム（ＺｒＯ２）、酸化イッテルビウム（Ｙ２Ｏ３）、又は酸化アルミニウム（Ａｌ２Ｏ３）などの高誘電率誘電体材料から形成され得る。堆積処理は、金属含有前駆体と酸素含有前駆体が半導体構造７００の露出表面に交互に供給される原子層堆積（ＡＬＤ）処理を含むことができる。いくつかの実施形態では、金属含有前駆体は、酸素含有前駆体を供給する前にパージされる。金属は、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、チタン（Ｔｉ）などの遷移金属、ランタン（Ｌａ）、イッテルビウム（Ｙｂ）、イットリウム（Ｙ）などの希土類金属、ストロンチウム（Ｓｒ）などのアルカリ土類金属、又はアルミニウム（Ａｌ）などの他の金属であってよい。酸化剤としては、金属と反応する可能性のある任意の酸素含有前駆体を使用することができる。例えば、酸素含有前駆体は、水、二原子酸素、オゾン、ヒドロキシル含有前駆体又はアルコール、窒素及び酸素含有前駆体、局所的若しくは遠隔的に強化された酸素を含むプラズマ強化酸素、又は基板７０２上に金属の酸化物の層を生成するために金属に組み込まれ得る酸素を含む任意の他の材料であってもよいし、あるいはそれらを含んでもよい。一例では、金属含有前駆体は四塩化ハフニウム（ＨｆＣｌ４）であり、酸化剤は水（Ｈ２Ｏ）であり、二酸化ハフニウム（ＨｆＯ２）層を形成する。ＡＬＤ処理は、約２００℃と約４００℃の間の温度、例えば約２７０℃で実行することができる。ＡＬＤ処理によって堆積された高誘電率誘電体層７０４は、アモルファスであり、約１０Åと約３０Åの間の厚さを有し得る。堆積処理は、図１に示される処理チャンバ１２０、１２２、１２４、１２６、１２８、又は１３０などの処理チャンバ内で実行され得る。 [0083] In operation 620, a deposition process is performed to deposit high-k dielectric layer 704 on the exposed surface of semiconductor structure 700. High-k dielectric layer 704 is made of a high-k dielectric material such as hafnium dioxide (HfO 2 ), zirconium dioxide (ZrO 2 ), ytterbium oxide (Y 2 O 3 ), or aluminum oxide (Al 2 O 3 ). can be formed. The deposition process can include an atomic layer deposition (ALD) process in which metal-containing precursors and oxygen-containing precursors are alternately provided to exposed surfaces of semiconductor structure 700. In some embodiments, the metal-containing precursor is purged before providing the oxygen-containing precursor. Metals include transition metals such as hafnium (Hf), zirconium (Zr), and titanium (Ti), rare earth metals such as lanthanum (La), ytterbium (Yb), and yttrium (Y), and alkaline earth metals such as strontium (Sr). It may be metal or other metals such as aluminum (Al). As an oxidizing agent, any oxygen-containing precursor that can react with metals can be used. For example, the oxygen-containing precursor can be water, diatomic oxygen, ozone, hydroxyl-containing precursors or alcohols, nitrogen and oxygen-containing precursors, plasma-enhanced oxygen containing locally or remotely enriched oxygen, or on the substrate 702. may be or include any other material containing oxygen that can be incorporated into the metal to create an oxide layer of the metal. In one example, the metal-containing precursor is hafnium tetrachloride ( HfCl4 ) and the oxidizing agent is water ( H2O ) to form a hafnium dioxide ( HfO2 ) layer. The ALD process can be performed at a temperature between about 200°C and about 400°C, for example about 270°C. High-k dielectric layer 704 deposited by an ALD process may be amorphous and have a thickness between about 10 Å and about 30 Å. The deposition process may be performed in a processing chamber, such as processing chamber 120, 122, 124, 126, 128, or 130 shown in FIG.

［００８４］操作６３０では、基板７０２を熱酸化するために再酸化処理が実行される。再酸化処理は、カリフォルニア州サンタクララにあるＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃ．から入手可能なＲＡＤＯＸ（商標）チャンバなどの急速熱処理（ＲＴＰ）チャンバ内で実行される酸素（Ｏ２）、亜酸化窒素（Ｎ２Ｏ）、及びＨ２雰囲気などの不活性雰囲気での熱アニーリング処理を含み得る。ＲＴＰチャンバは、図１に示される処理チャンバ１２０、１２２、１２４、１２６、１２８、及び１３０のいずれであってもよい。操作６３０における再酸化処理は、高誘電率誘電体層７０４を通して下層を熱酸化し、基板７０２上の高誘電率誘電体層７０４との界面近くに界面層７０６を形成することができる。 [0084] In operation 630, a reoxidation process is performed to thermally oxidize the substrate 702. The reoxidation process was performed by Applied Materials, Inc., Santa Clara, California. Thermal annealing in an inert atmosphere such as oxygen (O 2 ), nitrous oxide (N 2 O), and H 2 atmosphere performed in a rapid thermal processing (RTP) chamber such as the RADOX™ chamber available from may include processing. The RTP chamber may be any of the processing chambers 120, 122, 124, 126, 128, and 130 shown in FIG. The reoxidation process in operation 630 may thermally oxidize the underlying layer through the high-k dielectric layer 704 to form an interfacial layer 706 near the interface with the high-k dielectric layer 704 on the substrate 702.

［００８５］再酸化処理は、約４００℃と約９００℃の間の温度、約０．０１Ｔｏｒｒと１０Ｔｏｒｒの間の圧力で、約１秒と約３０秒の間実行することができる。 [0085] The reoxidation process can be performed at a temperature between about 400° C. and about 900° C., a pressure between about 0.01 Torr and 10 Torr, for a period of about 1 second and about 30 seconds.

［００８６］操作６４０では、プラズマ窒化処理は、高誘電率誘電体層７０４内の空孔及び欠陥に窒素原子を挿入するために実行される。プラズマ窒化処理は、カリフォルニア州サンタクララにあるＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃ．から入手可能なＣＥＮＴＵＲＡ（登録商標）ＤＰＮチャンバなどのＤＰＮチャンバ内で実行される減結合プラズマ窒化（ＤＰＮ）処理であってもよい。ＤＰＮチャンバは、図１に示される処理チャンバ１２０、１２２、１２４、１２６、１２８、及び１３０のいずれであってもよい。プラズマ窒化処理は、高誘電率誘電体層７０４を窒素プラズマに曝し、窒素ラジカルまたは窒素原子が高κ誘電体層７０４の厚さ全体にわたって高誘電率誘電体層７０４内に組み込むことを可能にし得る。プラズマ窒化処理中に、窒素原子が酸素（Ｏ）と準安定結合を形成する可能性がある。プラズマ処理で使用され得るガスには、窒素（Ｎ２）、アンモニア（ＮＨ３）、又はそれらの混合物などの窒素含有ガスが含まれる。一例では、窒素ガスは、約３％～約８％の窒素（Ｎ２）と混合されたアンモニア（ＮＨ３）である。プラズマ窒化処理は、堆積されたままの高誘電率誘電体層７０４内の空孔および欠陥への窒素の取り込みの結果として、高誘電率誘電体層７０４の厚さを変化させない可能性がある。 [0086] In operation 640, a plasma nitridation process is performed to insert nitrogen atoms into the vacancies and defects in the high-k dielectric layer 704. The plasma nitriding process was performed by Applied Materials, Inc., Santa Clara, California. It may also be a decoupled plasma nitridation (DPN) process performed in a DPN chamber, such as the CENTURA® DPN chamber available from Amazon. The DPN chamber may be any of the processing chambers 120, 122, 124, 126, 128, and 130 shown in FIG. The plasma nitridation process may expose the high-k dielectric layer 704 to a nitrogen plasma and allow nitrogen radicals or atoms to be incorporated into the high-k dielectric layer 704 throughout the thickness of the high-k dielectric layer 704. . During plasma nitriding, nitrogen atoms may form metastable bonds with oxygen (O). Gases that may be used in plasma processing include nitrogen-containing gases such as nitrogen ( N2 ), ammonia ( NH3 ), or mixtures thereof. In one example, the nitrogen gas is ammonia (NH 3 ) mixed with about 3% to about 8% nitrogen (N 2 ). The plasma nitridation process may not change the thickness of the high-k dielectric layer 704 as a result of nitrogen incorporation into vacancies and defects within the as-deposited high-k dielectric layer 704.

［００８７］窒化処理は、約０℃と約５００℃の間の温度で、約１０秒と約３００秒の間実行することができる。 [0087] The nitriding process can be performed at a temperature between about 0° C. and about 500° C. for about 10 seconds and about 300 seconds.

［００８８］操作６５０では、任意選択の熱窒化処理が実行されて、プラズマ窒化された高誘電率誘電体層７０４内の空孔と欠陥に窒素原子がさらに挿入される。熱窒化処理は、カリフォルニア州サンタクララにあるＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃ．から入手可能なＲＡＤＯＸ（商標）チャンバなどの急速熱処理（ＲＴＰ）チャンバ内で実行される、アンモニア（ＮＨ３）雰囲気中での熱アニーリング処理を含むことができる。ＲＴＰチャンバは、図１に示される処理チャンバ１２０、１２２、１２４、１２６、１２８、及び１３０のいずれであってもよい。 [0088] In operation 650, an optional thermal nitridation process is performed to further insert nitrogen atoms into the vacancies and defects in the plasma nitrided high-k dielectric layer 704. Thermal nitriding was performed by Applied Materials, Inc., Santa Clara, California. The method may include a thermal annealing process in an ammonia ( NH3 ) atmosphere performed in a rapid thermal processing (RTP) chamber, such as a RADOX™ chamber available from Amazon. The RTP chamber may be any of the processing chambers 120, 122, 124, 126, 128, and 130 shown in FIG.

［００８９］熱窒化処理は、約７００℃と約９００℃の間の温度、約１０Ｔｏｒｒと７４０Ｔｏｒｒの間の圧力で、約１０秒と約３００秒の間実行することができる。 [0089] The thermal nitriding process can be performed at a temperature of between about 700° C. and about 900° C., a pressure of between about 10 Torr and 740 Torr, for a period of about 10 seconds and about 300 seconds.

［００９０］操作６６０では、窒化後アニーリング処理を実行して、プラズマ窒化された高誘電率誘電体層７０４内の残りの化学結合を不動態化する。窒化後アニーリング処理は、カリフォルニア州サンタクララにあるＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃ．から入手可能なＲＡＤＯＸ（商標）チャンバなどの急速熱処理（ＲＴＰ）チャンバ内で実行される窒素（Ｎ２）及びアルゴン（Ａｒ）雰囲気中でのスパイク熱アニーリング処理を含み得る。ＲＴＰチャンバは、図１に示される処理チャンバ１２０、１２２、１２４、１２６、１２８、及び１３０のいずれであってもよい。窒化後アニーリング処理は、操作６４０のプラズマ窒化プロセスで形成された準安定窒素結合を不動態化し、アモルファス高誘電率誘電体層７０４の結晶化が起こる可能性がある。 [0090] In operation 660, a post-nitridation annealing process is performed to passivate remaining chemical bonds within the plasma nitrided high-k dielectric layer 704. The post-nitriding annealing process was performed by Applied Materials, Inc., Santa Clara, California. The method may include a spike thermal annealing process in a nitrogen (N 2 ) and argon (Ar) atmosphere performed in a rapid thermal processing (RTP) chamber such as the RADOX™ chamber available from Amazon. The RTP chamber may be any of the processing chambers 120, 122, 124, 126, 128, and 130 shown in FIG. The post-nitridation annealing process may passivate the metastable nitrogen bonds formed in the plasma nitridation process of operation 640 and crystallization of the amorphous high-k dielectric layer 704 may occur.

［００９１］熱スパイクアニーリング処理は、約７００℃と約８５０℃の間の温度、約１０Ｔｏｒｒと７４０Ｔｏｒｒの間の圧力で、約１秒と約３０秒の間実行することができる。 [0091] The thermal spike annealing process can be performed at a temperature between about 700° C. and about 850° C., a pressure between about 10 Torr and 740 Torr, for a period of about 1 second and about 30 seconds.

［００９２］本明細書に記載の実施形態では、高品質の薄い高誘電率誘電体材料層を形成するシステム及び方法が提供される。このような高誘電率誘電体材料層の特性は、十分に制御することができる。例えば、操作６４０における窒化処理は、窒素の導入量が多い場合よりも高い高誘電率値を達成し、窒素の導入量が少ない場合よりも優れた構造安定化を達成するために、高誘電率誘電体層７０４内に約３原子％と約２０原子％の間の窒素を導入するように制御され得る。操作及び６６０におけるアニーリング処理はまた、高誘電率誘電体層７０４を通る漏れ電流を低減するために、約２０Åより大きいサイズを有する高誘電率誘電体層７０４内に粒子を提供するように制御されてもよい。 [0092] Embodiments described herein provide systems and methods for forming high quality, thin, high-k dielectric material layers. The properties of such a high-k dielectric material layer can be well controlled. For example, the nitriding process in operation 640 may be performed to achieve a high dielectric constant value, which is higher than when more nitrogen is introduced, and to achieve structural stabilization that is better than when less nitrogen is introduced. The introduction of nitrogen into dielectric layer 704 can be controlled to between about 3 atomic % and about 20 atomic %. The operations and annealing process at 660 are also controlled to provide particles within the high-k dielectric layer 704 having a size greater than about 20 Å to reduce leakage current through the high-k dielectric layer 704. You can.

［００９３］この細書全体での「一実施形態」、「特定の実施形態」、「１つ又は複数の実施形態」又は「実施形態」への言及は、実施形態に関連して説明された特定の特徴、構造、材料、又は特性が、本開示の少なくとも１つの実施形態に含まれることを意味する。したがって、この明細書全体の様々な場所での「１つ又は複数の実施形態において」、「特定の実施形態において」、「一実施形態において」又は「実施形態において」などの句の出現は、必ずしも本開示の同じ実施形態を指すとは限らない。さらに、特定の特徴、構造、材料、又は特性は、１つ又は複数の実施形態において任意の適切な方法で組み合わせることができる。 [0093] References throughout this specification to "one embodiment," "a particular embodiment," "one or more embodiments," or "an embodiment" refer to the specific embodiment described in connection with the embodiment. is meant to be included in at least one embodiment of the present disclosure. Thus, the occurrences of phrases such as "in one or more embodiments," "in a particular embodiment," "in one embodiment," or "in an embodiment" in various places throughout this specification They are not necessarily referring to the same embodiments of the disclosure. Moreover, the particular features, structures, materials, or characteristics may be combined in any suitable manner in one or more embodiments.

［００９４］本明細書の開示は、特定の実施形態を参照して説明されてきたが、当業者は、記載された実施形態が本開示の原理及び適用の単なる例示であることを理解するであろう。本開示の趣旨及び範囲から逸脱することなく、本開示の方法及び装置に様々な修正並びに変形を加えることができることは、当業者には明らかであろう。したがって、本開示は、添付の特許請求の範囲及びそれらの同等物の範囲内にある修正並びに変形を含むことができる。 [0094] Although the disclosure herein has been described with reference to particular embodiments, those skilled in the art will understand that the described embodiments are merely illustrative of the principles and applications of the disclosure. Probably. It will be apparent to those skilled in the art that various modifications and variations can be made to the methods and apparatus of the present disclosure without departing from the spirit and scope of the disclosure. Accordingly, this disclosure may include modifications and variations that come within the scope of the appended claims and their equivalents.

Claims (20)

半導体構造を形成する方法であって、
滑らかな表面を形成するために、基板の表面をアニーリングすることと、
前洗浄された表面を形成するために、前記滑らかな表面を前洗浄することと、
前記前洗浄された表面上に高誘電率誘電体層を堆積させることと、
前記基板を熱酸化するために、再酸化処理を実行することと、
前記高誘電率誘電体層に窒素原子を挿入して、プラズマ窒化された高誘電率誘電体層を形成するために、プラズマ窒化処理を実行することと、
前記プラズマ窒化された高誘電率誘電体層内の化学結合を不動態化するために、窒化後アニーリング処理を実行することと
を含む、方法。 A method of forming a semiconductor structure, the method comprising:
annealing the surface of the substrate to form a smooth surface;
pre-cleaning the smooth surface to form a pre-cleaned surface;
depositing a high-k dielectric layer on the pre-cleaned surface;
performing a reoxidation process to thermally oxidize the substrate;
performing a plasma nitriding process to insert nitrogen atoms into the high-k dielectric layer to form a plasma-nitrided high-k dielectric layer;
and performing a post-nitridation annealing process to passivate chemical bonds within the plasma nitrided high-k dielectric layer. 前記高誘電率誘電体層を堆積させること、前記再酸化処理を実行すること、前記プラズマ窒化処理を実行すること、及び前記窒化後アニーリング処理を実行することが、真空を破ることなく処理システム内で実行される、請求項１に記載の方法。 Depositing the high-k dielectric layer, performing the reoxidation treatment, performing the plasma nitridation treatment, and performing the post-nitridation annealing treatment may be performed within a processing system without breaking a vacuum. 2. The method of claim 1, wherein the method is carried out in . 前記基板の前記表面をアニーリングすることが、５００℃～７００℃の範囲の温度で水素（Ｈ２）雰囲気中で前記基板をスパイクアニーリングすることを含む、請求項１に記載の方法。 The method of claim 1, wherein annealing the surface of the substrate comprises spike annealing the substrate in a hydrogen (H 2 ) atmosphere at a temperature in the range of 500°C to 700°C. 前記プラズマ窒化処理が、窒素（Ｎ２）とアンモニア（ＮＨ３）の混合物を含むプラズマに前記高誘電率誘電体層を曝すことを含む、請求項１に記載の方法。 2. The method of claim 1, wherein the plasma nitriding process comprises exposing the high-k dielectric layer to a plasma containing a mixture of nitrogen ( N2 ) and ammonia ( NH3 ). 前記再酸化処理が、酸素（Ｏ２）、亜酸化窒素（Ｎ２Ｏ）、及び水素（Ｈ２）雰囲気中で４００℃～９００℃の範囲の温度で前記高誘電率誘電体層をアニーリングすることを含む、請求項１に記載の方法。 The reoxidation treatment includes annealing the high-k dielectric layer at a temperature in the range of 400° C. to 900° C. in an oxygen (O 2 ), nitrous oxide (N 2 O), and hydrogen (H 2 ) atmosphere. 2. The method of claim 1, comprising: 前記窒化後アニーリング処理が、窒素（Ｎ２）及びアルゴン（Ａｒ）雰囲気中で７００℃～８５０℃の範囲の温度で前記高誘電率誘電体層をスパイクアニーリングすることを含む、請求項１に記載の方法。 2. The post-nitriding annealing process comprises spike annealing the high-k dielectric layer at a temperature in the range of 700° C. to 850° C. in a nitrogen (N 2 ) and argon (Ar) atmosphere. the method of. 前記プラズマ窒化処理の前に、前記高誘電率誘電体層を硬化及び緻密化するために、堆積後アニーリング処理を実行することをさらに含む、請求項１に記載の方法。 2. The method of claim 1, further comprising performing a post-deposition annealing process to harden and densify the high-k dielectric layer prior to the plasma nitridation process. 前記堆積後アニーリング処理が、窒素（Ｎ２）及びアルゴン（Ａｒ）雰囲気中で５００℃～８００℃の範囲の温度で前記高誘電率誘電体層をアニーリングすることを含む、請求項７に記載の方法。 8. The high-k dielectric layer of claim 7, wherein the post-deposition annealing process comprises annealing the high-k dielectric layer at a temperature in the range of 500°C to 800°C in a nitrogen ( N2 ) and argon (Ar) atmosphere. Method. 前記高誘電率誘電体層が酸化ハフニウムを含む、請求項１に記載の方法。 2. The method of claim 1, wherein the high-k dielectric layer comprises hafnium oxide. 半導体構造を形成する方法であって、
滑らかな表面を形成するために、基板の表面をアニーリングすることと、
前記滑らかな表面上に高誘電率誘電体層を形成することと、
前記基板を熱酸化するために、再酸化処理を実行することと、
前記高誘電率誘電体層に窒素原子を挿入して、プラズマ窒化された高誘電率誘電体層を形成するために、プラズマ窒化処理を実行することと、
前記プラズマ窒化された高誘電率誘電体層内の化学結合を不動態化するために、窒化後アニーリング処理を実行することと
を含む、方法。 A method of forming a semiconductor structure, the method comprising:
annealing the surface of the substrate to form a smooth surface;
forming a high-permittivity dielectric layer on the smooth surface;
performing a reoxidation process to thermally oxidize the substrate;
performing a plasma nitriding process to insert nitrogen atoms into the high-k dielectric layer to form a plasma-nitrided high-k dielectric layer;
and performing a post-nitridation annealing process to passivate chemical bonds within the plasma nitrided high-k dielectric layer. 前記半導体構造を形成することが、真空を破ることなく処理システム内で実行される、請求項１０に記載の方法。 11. The method of claim 10, wherein forming the semiconductor structure is performed within a processing system without breaking a vacuum. 前記基板の前記表面をアニーリングすることが、５００℃～７００℃の範囲の温度で水素（Ｈ２）雰囲気中で前記基板をスパイクアニーリングすることを含む、請求項１０に記載の方法。 11. The method of claim 10, wherein annealing the surface of the substrate comprises spike annealing the substrate in a hydrogen ( H2 ) atmosphere at a temperature in the range of 500<0>C to 700<0>C. 前記高誘電率誘電体層が酸化ハフニウムを含む、請求項１０に記載の方法。 11. The method of claim 10, wherein the high-k dielectric layer comprises hafnium oxide. 前記プラズマ窒化処理が、窒素（Ｎ２）とアンモニア（ＮＨ３）の混合物を含むプラズマに前記高誘電率誘電体層を曝すことを含む、請求項１０に記載の方法。 11. The method of claim 10, wherein the plasma nitriding process comprises exposing the high-k dielectric layer to a plasma containing a mixture of nitrogen ( N2 ) and ammonia ( NH3 ). 前記滑らかな表面上に前記高誘電率誘電体層を形成することの前に、前記滑らかな表面を前洗浄することをさらに含む、請求項１０に記載の方法。 11. The method of claim 10, further comprising pre-cleaning the smooth surface prior to forming the high-k dielectric layer on the smooth surface. 前記基板の前記表面をアニーリングすることの前に、前記基板の前記表面を前洗浄することをさらに含む、請求項１０に記載の方法。 11. The method of claim 10, further comprising pre-cleaning the surface of the substrate prior to annealing the surface of the substrate. 前記窒化後アニーリング処理が、窒素（Ｎ２）及びアルゴン（Ａｒ）雰囲気中で７００℃～８５０℃の範囲の温度で前記高誘電率誘電体層をスパイクアニーリングすることを含む、請求項１０に記載の方法。 11. The post-nitriding annealing process comprises spike annealing the high-k dielectric layer at a temperature in the range of 700°C to 850°C in a nitrogen ( N2 ) and argon (Ar) atmosphere. the method of. 前記プラズマ窒化処理の前に、前記高誘電率誘電体層を硬化及び緻密化するために堆積後アニーリング処理を実行することをさらに含む、請求項１０に記載の方法。 11. The method of claim 10, further comprising performing a post-deposition annealing process to harden and densify the high-k dielectric layer prior to the plasma nitriding process. 前記堆積後アニーリング処理が、窒素（Ｎ２）及びアルゴン（Ａｒ）雰囲気中で５００℃～８００℃の範囲の温度で前記高誘電率誘電体層をアニーリングすることを含む、請求項１８に記載の方法。 19. The high-k dielectric layer of claim 18, wherein the post-deposition annealing process comprises annealing the high-k dielectric layer at a temperature in the range of 500°C to 800°C in a nitrogen ( N2 ) and argon (Ar) atmosphere. Method. 第１の処理チャンバと、
第２の処理チャンバと、
第３の処理チャンバと、
第４の処理チャンバと、
第５の処理チャンバと、
システムコントローラであって、
前記第１の処理チャンバ内で、滑らかな表面を形成するために、基板の表面をアニーリングすること、
前記第２の処理チャンバ内の前記基板の前記表面上に高誘電率誘電体層を堆積させ、
前記第３の処理チャンバ内で前記堆積された高誘電率誘電体層を窒素プラズマに曝して、プラズマ窒化された高誘電率誘電体層を形成し、
前記第４の処理チャンバ内で前記基板の前記表面を熱酸化するために再酸化処理を実行し、そして
前記第５の処理チャンバ内で前記プラズマ窒化処理された高誘電率誘電体層をアニーリングするよう構成されている、前記システムコントローラと
を含み、
前記基板が、前記処理システム内の真空環境を破壊することなく、前記第１、第２、第３、第４、及び第５の処理チャンバの間で移送される、処理システム。 a first processing chamber;
a second processing chamber;
a third processing chamber;
a fourth processing chamber;
a fifth processing chamber;
A system controller,
annealing the surface of the substrate in the first processing chamber to form a smooth surface;
depositing a high-k dielectric layer on the surface of the substrate in the second processing chamber;
exposing the deposited high-k dielectric layer to a nitrogen plasma in the third processing chamber to form a plasma-nitrided high-k dielectric layer;
performing a reoxidation process to thermally oxidize the surface of the substrate in the fourth process chamber, and annealing the plasma nitrided high-k dielectric layer in the fifth process chamber. and the system controller configured to
A processing system wherein the substrate is transferred between the first, second, third, fourth, and fifth processing chambers without disrupting the vacuum environment within the processing system.
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US7037863B2 (en) * 2002-09-10 2006-05-02 Samsung Electronics Co., Ltd. Post thermal treatment methods of forming high dielectric layers over interfacial layers in integrated circuit devices
US6930059B2 (en) * 2003-02-27 2005-08-16 Sharp Laboratories Of America, Inc. Method for depositing a nanolaminate film by atomic layer deposition
US7727828B2 (en) * 2005-10-20 2010-06-01 Applied Materials, Inc. Method for fabricating a gate dielectric of a field effect transistor
US7939396B2 (en) * 2006-06-09 2011-05-10 Taiwan Semiconductor Manufacturing Company, Ltd. Base oxide engineering for high-K gate stacks
EP2058844A1 (en) * 2007-10-30 2009-05-13 Interuniversitair Microelektronica Centrum (IMEC) Method of forming a semiconductor device

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