JP2024090943A - Semiconductor device and method for manufacturing the same - Google Patents
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Abstract
【課題】絶縁層の剥離を抑制できる半導体装置および半導体装置の製造方法を提供する。【解決手段】半導体装置は、第1絶縁層と、前記第1絶縁層の上に設けられた第1金属層と、前記第1金属層の側面の少なくとも一部を覆う第2金属層と、前記第1金属層および前記第2金属層を覆う第2絶縁層と、を有し、前記第2絶縁層と前記第2金属層との間の密着性は、前記第2絶縁層と前記第1金属層との密着性よりも高く、前記第2絶縁層は、少なくとも前記第2金属層に直接接触する。【選択図】図1[Problem] To provide a semiconductor device and a method for manufacturing the semiconductor device that can suppress peeling of an insulating layer. [Solution] The semiconductor device has a first insulating layer, a first metal layer provided on the first insulating layer, a second metal layer covering at least a part of a side surface of the first metal layer, and a second insulating layer covering the first metal layer and the second metal layer, wherein the adhesion between the second insulating layer and the second metal layer is higher than the adhesion between the second insulating layer and the first metal layer, and the second insulating layer is in direct contact with at least the second metal layer. [Selected Figure] Figure 1
Description
本開示は、半導体装置および半導体装置の製造方法に関する。 This disclosure relates to a semiconductor device and a method for manufacturing a semiconductor device.
従来、半導体層の上に絶縁層が形成され、絶縁層の上に密着層が形成され、密着層の上にシード層が形成され、シード層の上にめっき層が形成された半導体装置がある。密着層、シード層およびめっき層の積層構造体は表面保護用の絶縁層に覆われる。 Conventionally, there is a semiconductor device in which an insulating layer is formed on a semiconductor layer, an adhesion layer is formed on the insulating layer, a seed layer is formed on the adhesion layer, and a plating layer is formed on the seed layer. The laminated structure of the adhesion layer, seed layer, and plating layer is covered with an insulating layer for surface protection.
従来の半導体装置では、表面保護用の絶縁層が、積層構造体から剥離することがある。表面保護用の絶縁層の剥離は、水分の侵入等による電気的特性の劣化を引き起こし得る。 In conventional semiconductor devices, the insulating layer for surface protection can peel off from the laminated structure. Peeling of the insulating layer for surface protection can cause degradation of electrical characteristics due to moisture intrusion, etc.
本開示は、絶縁層の剥離を抑制できる半導体装置および半導体装置の製造方法を提供することを目的とする。 The present disclosure aims to provide a semiconductor device and a method for manufacturing a semiconductor device that can suppress peeling of an insulating layer.
本開示の半導体装置は、第1絶縁層と、前記第1絶縁層の上に設けられた第1金属層と、前記第1金属層の側面の少なくとも一部を覆う第2金属層と、前記第1金属層および前記第2金属層を覆う第2絶縁層と、を有し、前記第2絶縁層と前記第2金属層との間の密着性は、前記第2絶縁層と前記第1金属層との密着性よりも高く、前記第2絶縁層は、少なくとも前記第2金属層に直接接触する。 The semiconductor device disclosed herein has a first insulating layer, a first metal layer provided on the first insulating layer, a second metal layer covering at least a portion of the side surface of the first metal layer, and a second insulating layer covering the first metal layer and the second metal layer, and the adhesion between the second insulating layer and the second metal layer is higher than the adhesion between the second insulating layer and the first metal layer, and the second insulating layer is in direct contact with at least the second metal layer.
本開示によれば、絶縁層の剥離を抑制できる。 This disclosure makes it possible to prevent the insulating layer from peeling off.
[本開示の実施形態の説明]
最初に本開示の実施態様を列記して説明する。
[Description of the embodiments of the present disclosure]
First, the embodiments of the present disclosure will be listed and described.
〔1〕 本開示の一態様に係る半導体装置は、第1絶縁層と、前記第1絶縁層の上に設けられた第1金属層と、前記第1金属層の側面の少なくとも一部を覆う第2金属層と、前記第1金属層および前記第2金属層を覆う第2絶縁層と、を有し、前記第2絶縁層と前記第2金属層との間の密着性は、前記第2絶縁層と前記第1金属層との密着性よりも高く、前記第2絶縁層は、少なくとも前記第2金属層に直接接触する。 [1] A semiconductor device according to one aspect of the present disclosure has a first insulating layer, a first metal layer provided on the first insulating layer, a second metal layer covering at least a portion of a side surface of the first metal layer, and a second insulating layer covering the first metal layer and the second metal layer, wherein the adhesion between the second insulating layer and the second metal layer is higher than the adhesion between the second insulating layer and the first metal layer, and the second insulating layer is in direct contact with at least the second metal layer.
第2金属層が第1金属層の側面の少なくとも一部を覆い、第2絶縁層が第2金属層に直接接触する。また、第2絶縁層と第2金属層との間の密着性が第2絶縁層と第1金属層との密着性よりも高い。従って、第1金属層の側面が第2金属層により覆われていない場合と比較して、第1金属層および第2金属層の積層構造体と第2絶縁層との間に良好な密着性が得られる。このため、第2絶縁層の第1金属層および第2金属層の積層構造体からの剥離を抑制できる。 The second metal layer covers at least a portion of the side surface of the first metal layer, and the second insulating layer is in direct contact with the second metal layer. Also, the adhesion between the second insulating layer and the second metal layer is higher than the adhesion between the second insulating layer and the first metal layer. Therefore, compared to a case where the side surface of the first metal layer is not covered by the second metal layer, good adhesion is obtained between the laminated structure of the first metal layer and the second metal layer and the second insulating layer. Therefore, peeling of the second insulating layer from the laminated structure of the first metal layer and the second metal layer can be suppressed.
〔2〕 〔1〕において、前記第1金属層は、金層であってもよい。この場合、第1金属層に低い電気抵抗を得やすい。 [2] In [1], the first metal layer may be a gold layer. In this case, it is easy to obtain low electrical resistance in the first metal layer.
〔3〕 〔1〕または〔2〕において、前記第2金属層は、チタン層、チタンタングステン合金層、タンタル層、クロム層、モリブデン層またはニオブ層であってもよい。この場合、第2金属層によって第2絶縁層と第1金属層との間に良好な密着性を得やすい。 [3] In [1] or [2], the second metal layer may be a titanium layer, a titanium-tungsten alloy layer, a tantalum layer, a chromium layer, a molybdenum layer, or a niobium layer. In this case, the second metal layer makes it easier to obtain good adhesion between the second insulating layer and the first metal layer.
〔4〕 〔1〕から〔3〕のいずれかにおいて、前記第1絶縁層と前記第1金属層との間に設けられた第3金属層を有し、前記第1絶縁層と前記第3金属層との間の密着性は、前記第1絶縁層と前記第1金属層との密着性よりも高くてもよい。この場合、第3金属層によって第1絶縁層と第1金属層との間に良好な密着性を得やすい。 [4] In any of [1] to [3], a third metal layer may be provided between the first insulating layer and the first metal layer, and the adhesion between the first insulating layer and the third metal layer may be higher than the adhesion between the first insulating layer and the first metal layer. In this case, the third metal layer makes it easier to obtain good adhesion between the first insulating layer and the first metal layer.
〔5〕 〔4〕において、前記第3金属層は、前記第2金属層と一体に形成されていてよい。この場合、第2金属層および第3金属層を簡易に設けることができる。 [5] In [4], the third metal layer may be formed integrally with the second metal layer. In this case, the second metal layer and the third metal layer can be easily provided.
〔6〕 〔1〕から〔5〕のいずれかにおいて、前記第2絶縁層は、窒化シリコン層であってもよい。この場合、第1金属層および第2金属層を水分の侵入等から保護しやすい。 [6] In any of [1] to [5], the second insulating layer may be a silicon nitride layer. In this case, it is easy to protect the first metal layer and the second metal layer from the intrusion of moisture, etc.
〔7〕 本開示の他の一態様に係る半導体装置の製造方法は、第1絶縁層の上に、第1開口部を備えた第1マスクを形成する工程と、前記第1絶縁層の前記第1開口部から露出した面と、前記第1開口部の内壁面と、前記第1マスクの上面とに第2金属層を形成する工程と、前記第2金属層の上にシード層を形成する工程と、前記シード層の上に、平面視で、前記第2金属層の、前記第1開口部の内壁面に接する部分が内側に収まる第2開口部を備えた第2マスクを形成する工程と、前記第2開口部の内側で前記シード層の上にめっき層を形成する工程と、前記めっき層を形成する工程の後に、前記第2マスクを除去する工程と、前記第2マスクを除去する工程の後に、前記シード層の平面視で前記めっき層に覆われていない部分と、前記第2金属層の平面視で前記めっき層に覆われていない部分とを除去して、残った前記シード層および前記めっき層を含む第1金属層を得る工程と、前記第1金属層を得る工程の後に、前記第1マスクを除去する工程と、前記第1マスクを除去する工程の後に、少なくとも前記第2金属層に直接接触し、前記第1金属層および前記第2金属層を覆う第2絶縁層を形成する工程と、を有する。 [7] A method for manufacturing a semiconductor device according to another aspect of the present disclosure includes forming a first mask having a first opening on a first insulating layer, forming a second metal layer on the surface of the first insulating layer exposed from the first opening, the inner wall surface of the first opening, and the upper surface of the first mask, forming a seed layer on the second metal layer, forming a second mask on the seed layer having a second opening within which a portion of the second metal layer that contacts the inner wall surface of the first opening fits in a plan view, forming a plating layer on the seed layer inside the second opening, and forming a plating layer on the seed layer. The method includes the steps of: removing the second mask after the step of forming a layer; removing a portion of the seed layer that is not covered by the plating layer in a plan view and a portion of the second metal layer that is not covered by the plating layer in a plan view after the step of removing the second mask to obtain a first metal layer that includes the remaining seed layer and the plating layer; removing the first mask after the step of obtaining the first metal layer; and forming a second insulating layer that is in direct contact with at least the second metal layer and covers the first metal layer and the second metal layer after the step of removing the first mask.
第2金属層が第1金属層の側面の少なくとも一部を覆い、第2絶縁層が第2金属層に直接接触し、第2絶縁層と第2金属層との間の密着性が第2絶縁層と第1金属層との密着性よりも高いため、第2絶縁層の第1金属層および第2金属層の積層構造体からの剥離を抑制できる。 The second metal layer covers at least a portion of the side surface of the first metal layer, the second insulating layer is in direct contact with the second metal layer, and the adhesion between the second insulating layer and the second metal layer is higher than the adhesion between the second insulating layer and the first metal layer, so that peeling of the second insulating layer from the laminated structure of the first metal layer and the second metal layer can be suppressed.
[本開示の実施形態の詳細]
以下、本開示の実施形態について詳細に説明するが、本開示はこれらに限定されるものではない。なお、本明細書および図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複した説明を省くことがある。また、以下の説明では、XYZ直交座標系を用いるが、当該座標系は、説明のために定めるものであって、半導体装置の姿勢について限定するものではない。また、任意の点からみて、+Z側を上方、上側または上ということがあり、-Z側を下方、下側または下ということがある。本開示において、「平面視」とは、対象物を上方か見ることをいい、「平面形状」とは、対象物を上方から見た形状のことをいう。
[Details of the embodiment of the present disclosure]
Hereinafter, the embodiments of the present disclosure will be described in detail, but the present disclosure is not limited thereto. In this specification and drawings, components having substantially the same functional configuration may be denoted by the same reference numerals to avoid duplicated description. In the following description, an XYZ Cartesian coordinate system is used, but this coordinate system is defined for the purpose of explanation and does not limit the attitude of the semiconductor device. In addition, from an arbitrary point, the +Z side may be referred to as the upper side, upper side, or top, and the -Z side may be referred to as the lower side, lower side, or bottom. In this disclosure, "planar view" refers to viewing an object from above, and "planar shape" refers to the shape of an object viewed from above.
(第1実施形態)
第1実施形態について説明する。第1実施形態はGaN系高電子移動度トランジスタ(high electron mobility transistor:HEMT)を含む半導体装置に関する。図1は、第1実施形態に係る半導体装置を示す断面図である。
First Embodiment
A first embodiment will be described. The first embodiment relates to a semiconductor device including a GaN-based high electron mobility transistor (HEMT). Fig. 1 is a cross-sectional view showing the semiconductor device according to the first embodiment.
図1に示すように、第1実施形態に係る半導体装置1は、主として、基板11と、半導体層12と、ゲート電極21Gと、ソース電極21Sと、ドレイン電極21Dとを有する。半導体装置1は、更に、バリアメタル層22Sおよび22Dと、密着層23Sおよび23Dと、シード層24Sおよび24Dと、めっき層25Sおよび25Dと、絶縁層31、32および34とを有する。
As shown in FIG. 1, the
基板11は、例えば炭化珪素(SiC)基板である。半導体層12は基板11の上に設けられている。半導体層12は、例えばガリウム(Ga)を含む窒化物半導体層である。窒化物半導体層は、電子走行層(チャネル層)および電子供給層(バリア層)等の高電子移動度トランジスタの一部を構成する。
The
ソース電極21Sおよびドレイン電極21Dは半導体層12の上に設けられている。ソース電極21Sおよびドレイン電極21DはY軸方向に平行に延びる。ソース電極21Sおよびドレイン電極21Dは半導体層12にオーミック接触している。ソース電極21Sおよびドレイン電極21Dは、例えばアルミニウム(Al)電極である。
The
絶縁層31は半導体層12の上に設けられている。絶縁層31はソース電極21Sおよびドレイン電極21Dを覆う。絶縁層31に、ソース電極21Sの一部が露出する開口部31Sと、ドレイン電極21Dの一部が露出する開口部31Dとが形成されている。開口部31Sおよび31DはY軸方向に平行に延びる。絶縁層31は、例えば窒化シリコン(SiN)層である。
The insulating
バリアメタル層22Sは、開口部31Sの内側において、ソース電極21Sの上に設けられている。バリアメタル層22Dは、開口部31Dの内側において、ドレイン電極21Dの上に設けられている。バリアメタル層22Sおよび22DはY軸方向に平行に延びる。バリアメタル層22Sおよび22Dは、例えばチタンタングステン(TiW)合金層である。
絶縁層32は絶縁層31の上に設けられている。絶縁層32はバリアメタル層22Sおよび22Dを覆う。絶縁層32に、バリアメタル層22Sの一部が露出する開口部32Sと、バリアメタル層22Dの一部が露出する開口部32Dとが形成されている。開口部32Sおよび32DはY軸方向に平行に延びる。絶縁層32は、例えば窒化シリコン(SiN)層である。絶縁層31および32は層間絶縁膜33に含まれる。絶縁層32は第1絶縁層の一例である。
The insulating
密着層23Sは絶縁層32の上に開口部32Sを通じてバリアメタル層22Sに接触するように形成されている。密着層23Sは、開口部32Sの内側においてバリアメタル層22Sの上面に直接接触する。密着層23Sは、更に、開口部32Sの内壁面と、絶縁層32の上面とに直接接触する。密着層23Dは絶縁層32の上に開口部32Dを通じてバリアメタル層22Dに接触するように形成されている。密着層23Dは、開口部32Dの内側においてバリアメタル層22Dの上面に直接接触する。密着層23Dは、更に、開口部32Dの内壁面と、絶縁層32の上面とに直接接触する。密着層23Sおよび23DはY軸方向に平行に延びる。密着層23Sおよび23Dは、例えばチタン(Ti)層である。密着層23Sおよび23Dが、チタンタングステン(TiW)合金層、タンタル(Ta)層、クロム(Cr)層、モリブデン(Mo)層またはニオブ(Nb)層であってもよい。
The
シード層24Sは密着層23Sの上に設けられている。シード層24Dは密着層23Dの上に設けられている。シード層24Sおよび24Dは、例えば金(Au)層である。シード層24Sおよび24Dの厚さは、例えば100nm程度である。
The
めっき層25Sはシード層24Sの上に設けられている。めっき層25Dはシード層24Dの上に設けられている。めっき層25Sおよび25Dは、例えば金(Au)層である。めっき層25Sおよび25Dの厚さは、例えば4μm程度である。
シード層24Sは、めっき層25Sの側面を覆う部分をも有する。つまり、シード層24Sは、めっき層25Sの下面に直接接触する第1シード領域24SAと、めっき層25Sの側面に直接接触する第2シード領域24SBとを有する。めっき層25Sの下面は、半導体層12の上面に対向する面である。第2シード領域24SBは第1シード領域24SAにつながっており、めっき層25Sの側面の少なくとも一部を覆う。例えば、第2シード領域24SBはめっき層25Sの側面の下側(-Z側)の部分を全周にわたって覆う。シード層24Sおよびめっき層25Sは金属積層体26Sに含まれる。第2シード領域24SBは金属積層体26Sの側面70Sの一部を構成する。金属積層体26Sは第1金属層の一例である。
The
シード層24Dは、めっき層25Dの側面を覆う部分をも有する。つまり、シード層24Dは、めっき層25Dの下面に直接接触する第1シード領域24DAと、めっき層25Dの側面に直接接触する第2シード領域24DBとを有する。めっき層25Dの下面は、半導体層12の上面に対向する面である。第2シード領域24DBは第1シード領域24DAにつながっており、めっき層25Dの側面の少なくとも一部を覆う。例えば、第2シード領域24DBはめっき層25Dの側面の下側(-Z側)の部分を全周にわたって覆う。シード層24Dおよびめっき層25Dは金属積層体26Dに含まれる。第2シード領域24DBは金属積層体26Dの側面70Dの一部を構成する。金属積層体26Dは第1金属層の一例である。
The
密着層23Sは、第2シード領域24SBの側面を覆う部分をも有する。つまり、密着層23Sは、第1シード領域24SAの下面に直接接触する第1密着領域23SAと、第2シード領域24SBの側面に直接接触する第2密着領域23SBとを有する。第1シード領域24SAの下面は、半導体層12の上面に対向する面である。第2密着領域23SBは第1密着領域23SAにつながっており、金属積層体26Sの側面の少なくとも一部を覆う。例えば、第2密着領域23SBは金属積層体26Sの側面の下側(-Z側)の部分を全周にわたって覆う。第2密着領域23SBは密着層23Sの側面50Sを構成する。密着層23Sの第1密着領域23SAは第3金属層の一例であり、第2密着領域23SBは第2金属層の一例である。
The
密着層23Dは、第2シード領域24DBの側面を覆う部分をも有する。つまり、密着層23Dは、第1シード領域24DAの下面に直接接触する第1密着領域23DAと、第2シード領域24DBの側面に直接接触する第2密着領域23DBとを有する。第1シード領域24DAの下面は、半導体層12の上面に対向する面である。第2密着領域23DBは第1密着領域23DAにつながっており、金属積層体26Sの側面の少なくとも一部を覆う。例えば、第2密着領域23DBは金属積層体26Dの側面の下側(-Z側)の部分を全周にわたって覆う。第2密着領域23DBは密着層23Dの側面50Dを構成する。密着層23Dの第1密着領域23DAは第3金属層の一例であり、第2密着領域23DBは第2金属層の一例である。
The
層間絶縁膜33に開口部33Gが形成されている。開口部33GはY軸方向に平行に延びる。開口部33Gは、平面視でソース電極21Sとドレイン電極21Dとの間にある。ゲート電極21Gは層間絶縁膜33の上に設けられており、開口部33Gを通じて半導体層12にショットキー接触している。ゲート電極21GはY軸方向に平行に延びる。ゲート電極21Gは、例えば、上方に向かって順に積層されたニッケル(Ni)層、パラジウム(Pd)層および金(Au)層を有する。
An
絶縁層34は絶縁層32の上に設けられている。絶縁層34は、金属積層体26Sと、密着層23Sと、金属積層体26Dと、密着層23Dと、ゲート電極21Gとを覆う。絶縁層34は、密着層23Sの側面50Sと、金属積層体26Sの上面60Sおよび側面70Sとに直接接触する。絶縁層34は、密着層23Dの側面50Dと、金属積層体26Dの上面60Dおよび側面70Dとに直接接触する。絶縁層34は、例えば窒化シリコン(SiN)層である。
The insulating
絶縁層34と密着層23Sとの間の密着性は絶縁層34と金属積層体26Sとの密着性より高く、絶縁層34と密着層23Dとの間の密着性は絶縁層34と金属積層体26Dとの密着性より高い。絶縁層34は第2絶縁層の一例である。
The adhesion between the insulating
次に、第1実施形態に係る半導体装置1の製造方法について説明する。図2から図12は、第1実施形態に係る半導体装置1の製造方法を示す断面図である。
Next, a method for manufacturing the
まず、図2に示すように、例えば有機金属気相成長(metal organic chemical vapor deposition:MOCVD)法により、基板11の上に半導体層12を形成する。次に、半導体層12の上にソース電極21Sおよびドレイン電極21Dを形成する。ソース電極21Sおよびドレイン電極21Dの形成では、成長マスクを用いた蒸着法による金属層、例えばAl層の成長を行い、その後に成長マスクを除去する。つまり、ソース電極21Sおよびドレイン電極21Dは、例えば蒸着およびリフトオフにより形成できる。次に、ソース電極21Sおよびドレイン電極21Dを覆う絶縁層31を半導体層12の上に形成する。絶縁層31は、例えばプラズマCVD法により形成できる。
First, as shown in FIG. 2, a
次に、図3に示すように、絶縁層31に開口部31Sおよび31Dを形成する。開口部31Sおよび31Dの形成では、例えばレジストパターンをマスクとして用いた反応性イオンエッチング(reactive ion etching:RIE)を行う。絶縁層31のエッチングには、例えばフッ素(F)を含む反応性ガスが用いられる。絶縁層31のエッチング後にレジストパターンを除去する。
Next, as shown in FIG. 3,
次に、図4に示すように、開口部31Sの内側においてソース電極21Sの上にバリアメタル層22Sを形成し、開口部31Dの内側においてドレイン電極21Dの上にバリアメタル層22Dを形成する。バリアメタル層22Sおよび22Dの形成では、例えばスパッタ法による金属層、例えばTiW層の形成を行い、エッチングマスクを用いたエッチングによるパターニングを行う。バリアメタル層22Sおよび22Dのエッチング後にエッチングマスクを除去する。
Next, as shown in FIG. 4, a
次に、図5に示すように、バリアメタル層22Sおよび22Dを覆う絶縁層32を絶縁層31の上に形成する。絶縁層32は、例えばプラズマCVD法により形成できる。次に、絶縁層32に開口部32Sおよび32Dを形成する。開口部32Sおよび32Dの形成では、例えばレジストパターンをマスクとして用いたRIEを行う。絶縁層32のエッチングには、例えばFを含む反応性ガスが用いられる。絶縁層32のエッチング後にレジストパターンを除去する。
Next, as shown in FIG. 5, an insulating
次に、図6に示すように、レジストパターン101を絶縁層32の上に形成する。レジストパターン101は、平面視でめっき層25Sを形成する領域よりも若干広い開口部101Sと、平面視でめっき層25Dを形成する領域よりも若干広い開口部101Dとを有する。次に、上側の全面に、密着層23Sおよび23Dとなる金属層123、例えばTi層と、シード層24Sおよび24Dとなる金属層124、例えばAu層とをこの順で形成する。金属層123および124は、例えばスパッタ法により形成できる。レジストパターン101は第1マスクの一例であり、開口部101Sおよび101Dは第1開口部の一例である。
Next, as shown in FIG. 6, a resist
次に、図7に示すように、レジストパターン102を金属層124の上に形成する。レジストパターン101は、めっき層25Sが形成される開口部102Sと、めっき層25Dが形成される開口部102Dとを有する。平面視で、金属層123の、開口部101Sの内壁面に接する部分が開口部102Sの内側に収まり、金属層123の、開口部101Dの内壁面に接する部分が開口部102Dの内側に収まる。レジストパターン102は第2マスクの一例であり、開口部102Sおよび102Dは第2開口部の一例である。
Next, as shown in FIG. 7, a resist
次に、図8に示すように、開口部102Sの内側において金属層124の上にめっき層25Sを形成し、開口部102Dの内側において金属層124の上にめっき層25Dを形成する。めっき層25Sおよび25Dの形成では、例えば金属層124を給電経路として用いた電解めっきを行う。
Next, as shown in FIG. 8, a
次に、図9に示すように、レジストパターン102を除去する。次に、金属層124および123のめっき層25Sまたは25Dのいずれにも覆われていない部分をエッチングにより除去する。この結果、金属層123から密着層23Sおよび23Dが形成され、金属層124からシード層24Sおよび24Dが形成される。密着層23Sは、第1密着領域23SAと、第2密着領域23SBとを有し、密着層23Dは、第1密着領域23DAと、第2密着領域23DBとを有する。シード層24Sは、第1シード領域24SAと、第2シード領域24SBとを有し、シード層24Dは、第1シード領域24DAと、第2シード領域24DBとを有する。
Next, as shown in FIG. 9, the resist
次に、図10に示すように、レジストパターン101を除去する。次に、熱処理を行う。例えば、熱処理の温度は350℃程度とし、熱処理の時間は30分間程度とする。熱処理の結果、めっき層25S中の不純物、例えば炭素(C)がめっき層25Sの表面の近傍に凝集し、めっき層25D中の不純物、例えばCがめっき層25Dの表面の近傍に凝集する。次に、ドライエッチングにより、めっき層25Sおよびシード層24Sを含む金属積層体26Sの表層部と、めっき層25Dおよびシード層24Dを含む金属積層体26Dの表層部とを除去する。ドライエッチングの結果、不純物が凝集した部分がめっき層25Sおよび25Dから除去される。
Next, as shown in FIG. 10, the resist
次に、図11に示すように、絶縁層31および32を含む層間絶縁膜33に開口部33Gを形成する。開口部33Gの形成では、例えばレジストパターンをマスクとして用いたRIEを行う。層間絶縁膜33のエッチングには、例えばFを含む反応性ガスが用いられる。層間絶縁膜33のエッチング後にレジストパターンを除去する。次に、絶縁層32の上に、開口部33Gを通じて半導体層12にショットキー接触するゲート電極21Gを形成する。ゲート電極21Gの形成では、成長マスクを用いた蒸着法による金属層の成長を行い、その後に成長マスクを除去する。つまり、ゲート電極21Gは、例えば蒸着およびリフトオフにより形成できる。
Next, as shown in FIG. 11, an
次に、図12に示すように、絶縁層34を絶縁層32の上に形成する。絶縁層34は、例えばプラズマCVD法により形成できる。絶縁層34は、金属積層体26Sと、密着層23Sと、金属積層体26Dと、密着層23Dと、ゲート電極21Gとを覆う。絶縁層34は、密着層23Sの側面50Sと、金属積層体26Sの上面60Sおよび側面70Sとに直接接触する。絶縁層34は、密着層23Dの側面50Dと、金属積層体26Dの上面60Dおよび側面70Dとに直接接触する。
Next, as shown in FIG. 12, an insulating
このようにして、第1実施形態に係る半導体装置1を製造できる。
In this manner, the
第1実施形態に係る半導体装置1においては、密着層23Sの第2密着領域23SBが金属積層体26Sの側面70Sの少なくとも一部を覆い、絶縁層34が第2密着領域23SBに直接接触する。また、絶縁層34と第2密着領域23SBとの間の密着性が絶縁層34と金属積層体26Sとの密着性よりも高い。従って、金属積層体26Sの側面70Sが密着層23Sにより覆われていない場合と比較して、密着層23Sおよび金属積層体26Sの積層構造体と絶縁層34との間に良好な密着性が得られる。このため、絶縁層34の密着層23Sおよび金属積層体26Sの積層構造体からの剥離を抑制できる。
In the
同じく、密着層23Dの第2密着領域23DBが金属積層体26Dの側面70Dの少なくとも一部を覆い、絶縁層34が第2密着領域23DBに直接接触する。また、絶縁層34と第2密着領域23DBとの間の密着性が絶縁層34と金属積層体26Dとの密着性よりも高い。従って、金属積層体26Dの側面70Dが密着層23Dにより覆われていない場合と比較して、密着層23Dおよび金属積層体26Dの積層構造体と絶縁層34との間に良好な密着性が得られる。このため、絶縁層34の密着層23Dおよび金属積層体26Dの積層構造体からの剥離を抑制できる。
Similarly, the second adhesion region 23DB of the
また、密着層23Sの第1密着領域23SAにより絶縁層32と金属積層体26Sとの間に良好な密着性が得られ、密着層23Dの第1密着領域23DAにより絶縁層32と金属積層体26Dとの間に良好な密着性が得られる。第1密着領域23SAおよび第2密着領域23SBが密着層23Sに含まれることで、すなわち、第1密着領域23SAおよび第2密着領域23SBが一体に形成されることで、第1密着領域23SAおよび第2密着領域23SBを簡易に設けることができる。同じく、第1密着領域23DAおよび第2密着領域23DBが密着層23Dに含まれることで、すなわち、第1密着領域23DAおよび第2密着領域23DBが一体に形成されることで、第1密着領域23DAおよび第2密着領域23DBを簡易に設けることができる。
In addition, the first adhesion region 23SA of the
金属積層体26SがAu層であることで、金属積層体26Sに低い電気抵抗を得やすく、金属積層体26DがAu層であることで、金属積層体26Dに低い電気抵抗を得やすい。また、密着層23SがTi層、TiW合金層、Ta層、Cr層、Mo層またはNb層であることで、絶縁層32と金属積層体26Sとの間に良好な密着性が得やすく、密着層23DがTi層、TiW合金層、Ta層、Cr層、Mo層またはNb層であることで、絶縁層32と金属積層体26Dとの間に良好な密着性が得やすい。
When the
絶縁層34がSiN層であることで、金属積層体26S、金属積層体26D、密着層23Sおよび密着層23Dを水分の侵入等から保護しやすい。
Since the insulating
(第2実施形態)
第2実施形態について説明する。第2実施形態は、主として金属積層体26Sおよび26Dの形状の点で第1実施形態と相違する。図13は、第2実施形態に係る半導体装置を示す断面図である。
Second Embodiment
A second embodiment will be described. The second embodiment differs from the first embodiment mainly in the shapes of the
図13に示すように、第2実施形態に係る半導体装置2では、金属積層体26SのXY面に平行な面内での寸法および金属積層体26DのXY面に平行な面内での寸法が基板11に近づくほど小さくなっている。例えば、ゲート電極21Gが延びる方向に垂直な断面視で、金属積層体26Sの側面70Sおよび金属積層体26Dの側面70DがYZ面から傾斜している。
As shown in FIG. 13, in the
他の構成は第1実施形態と同じである。 The other configurations are the same as in the first embodiment.
例えば、シード層24Sが、めっき層25Sの下面に直接接触する第1シード領域24SAと、めっき層25Sの側面に直接接触する第2シード領域24SBとを有する。シード層24Dが、めっき層25Dの下面に直接接触する第1シード領域24DAと、めっき層25Dの側面に直接接触する第2シード領域24DBとを有する。密着層23Sが、第1シード領域24SAの下面に直接接触する第1密着領域23SAと、第2シード領域24SBの側面に直接接触する第2密着領域23SBとを有する。密着層23Dが、第1シード領域24DAの下面に直接接触する第1密着領域23DAと、第2シード領域24DBの側面に直接接触する第2密着領域23DBとを有する。
For example, the
また、絶縁層34が、密着層23Sの側面50Sと、金属積層体26Sの上面60Sおよび側面70Sとに直接接触する。絶縁層34は、密着層23Dの側面50Dと、金属積層体26Dの上面60Dおよび側面70Dとに直接接触する。絶縁層34と密着層23Sとの間の密着性が絶縁層34と金属積層体26Sとの密着性より高く、絶縁層34と密着層23Dとの間の密着性が絶縁層34と金属積層体26Dとの密着性より高い。
Insulating
次に、第2実施形態に係る半導体装置2の製造方法について説明する。図14から図18は、第2実施形態に係る半導体装置2の製造方法を示す断面図である。
Next, a method for manufacturing the
まず、第1実施形態と同じく、開口部32Sおよび32Dの形成までの処理を行う(図5参照)。次に、図14に示すように、レジストパターン101に代えてレジストパターン201を絶縁層32の上に形成する。レジストパターン201は、基板11から離れるほど広がるように傾斜した内壁面を備えた開口部201Sと、基板11から離れるほど広がるように傾斜した内壁面を備えた開口部201Dとを有する。次に、第1実施形態と同じく、金属層123および金属層124をこの順で形成する。金属層123および124は、例えばスパッタ法により形成できる。
First, as in the first embodiment, processing is performed up to the formation of
次に、図15に示すように、レジストパターン102に代えてレジストパターン202を金属層124の上に形成する。レジストパターン202は、基板11から離れるほど広がるように傾斜した内壁面を備えた開口部202Sと、基板11から離れるほど広がるように傾斜した内壁面を備えた開口部202Dとを有する。
Next, as shown in FIG. 15, a resist
次に、図16に示すように、開口部202Sの内側において金属層124の上にめっき層25Sを形成し、開口部202Dの内側において金属層124の上にめっき層25Dを形成する。
Next, as shown in FIG. 16, a
次に、図17に示すように、レジストパターン202を除去する。次に、第1実施形態と同じく、金属層124および123のめっき層25Sまたは25Dのいずれにも覆われていない部分をエッチングにより除去する。この結果、金属層123から密着層23Sおよび23Dが形成され、金属層124からシード層24Sおよび24Dが形成される。
Next, as shown in FIG. 17, the resist
次に、図18に示すように、第1実施形態と同じく、レジストパターン201の除去以降の処理を行う。
Next, as shown in FIG. 18, the processes following removal of the resist
このようにして、第2実施形態に係る半導体装置2を製造できる。
In this manner, the
第2実施形態に係る半導体装置2によっても第1実施形態と同じ効果が得られる。
The
以上、実施形態について詳述したが、本開示は特定の実施形態に限定されるものではなく、特許請求の範囲に記載された範囲内において、種々の変形および変更が可能である。 Although the embodiments have been described in detail above, the present disclosure is not limited to specific embodiments, and various modifications and variations are possible within the scope of the claims.
1、2:半導体装置
11:基板
12:半導体層
21D:ドレイン電極
21G:ゲート電極
21S:ソース電極
22D、22S:バリアメタル層
23D、23S:密着層
23DA、23SA:第1密着領域
23DB、23SB:第2密着領域
24D、24S:シード層
24DA、24SA:第1シード領域
24DB、24SB:第2シード領域
25D、25S:めっき層
26D、26S:金属積層体
31、32、34:絶縁層
31D、31S、32D、32S、33G:開口部
33:層間絶縁膜
50D、50S、70D、70S:側面
60D、60S:上面
101、102、201、202:レジストパターン
101D、101S、102D、102S、201D、201S、202D、202S:開口部
123、124:金属層
1, 2: Semiconductor device 11: Substrate 12:
Claims (7)
前記第1絶縁層の上に設けられた第1金属層と、
前記第1金属層の側面の少なくとも一部を覆う第2金属層と、
前記第1金属層および前記第2金属層を覆う第2絶縁層と、
を有し、
前記第2絶縁層と前記第2金属層との間の密着性は、前記第2絶縁層と前記第1金属層との密着性よりも高く、
前記第2絶縁層は、少なくとも前記第2金属層に直接接触する、半導体装置。 A first insulating layer;
a first metal layer disposed on the first insulating layer;
a second metal layer covering at least a portion of a side surface of the first metal layer;
a second insulating layer covering the first metal layer and the second metal layer;
having
the adhesion between the second insulating layer and the second metal layer is higher than the adhesion between the second insulating layer and the first metal layer;
The second insulating layer is in direct contact with at least the second metal layer.
前記第1絶縁層と前記第3金属層との間の密着性は、前記第1絶縁層と前記第1金属層との密着性よりも高い、請求項1から請求項3のいずれか1項に記載の半導体装置。 a third metal layer provided between the first insulating layer and the first metal layer;
4 . The semiconductor device according to claim 1 , wherein the adhesion between the first insulating layer and the third metal layer is higher than the adhesion between the first insulating layer and the first metal layer.
前記第1絶縁層の前記第1開口部から露出した面と、前記第1開口部の内壁面と、前記第1マスクの上面とに第2金属層を形成する工程と、
前記第2金属層の上にシード層を形成する工程と、
前記シード層の上に、平面視で、前記第2金属層の、前記第1開口部の内壁面に接する部分が内側に収まる第2開口部を備えた第2マスクを形成する工程と、
前記第2開口部の内側で前記シード層の上にめっき層を形成する工程と、
前記めっき層を形成する工程の後に、前記第2マスクを除去する工程と、
前記第2マスクを除去する工程の後に、前記シード層の平面視で前記めっき層に覆われていない部分と、前記第2金属層の平面視で前記めっき層に覆われていない部分とを除去して、残った前記シード層および前記めっき層を含む第1金属層を得る工程と、
前記第1金属層を得る工程の後に、前記第1マスクを除去する工程と、
前記第1マスクを除去する工程の後に、少なくとも前記第2金属層に直接接触し、前記第1金属層および前記第2金属層を覆う第2絶縁層を形成する工程と、
を有する、半導体装置の製造方法。 forming a first mask having a first opening on the first insulating layer;
forming a second metal layer on a surface of the first insulating layer exposed from the first opening, an inner wall surface of the first opening, and an upper surface of the first mask;
forming a seed layer over the second metal layer;
forming a second mask on the seed layer, the second mask having a second opening within which a portion of the second metal layer that contacts an inner wall surface of the first opening is accommodated in a plan view;
forming a plating layer on the seed layer inside the second opening;
removing the second mask after the step of forming the plating layer;
a step of removing a portion of the seed layer that is not covered by the plating layer in a plan view and a portion of the second metal layer that is not covered by the plating layer in a plan view after the step of removing the second mask, to obtain a first metal layer including the remaining seed layer and the plating layer;
removing the first mask after the step of obtaining the first metal layer;
forming a second insulating layer directly contacting at least the second metal layer and covering the first metal layer and the second metal layer after the step of removing the first mask;
The method for manufacturing a semiconductor device comprising the steps of:
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