JP2024090943A - Semiconductor device and method for manufacturing the same - Google Patents
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Abstract
【課題】絶縁層の剥離を抑制できる半導体装置および半導体装置の製造方法を提供する。【解決手段】半導体装置は、第１絶縁層と、前記第１絶縁層の上に設けられた第１金属層と、前記第１金属層の側面の少なくとも一部を覆う第２金属層と、前記第１金属層および前記第２金属層を覆う第２絶縁層と、を有し、前記第２絶縁層と前記第２金属層との間の密着性は、前記第２絶縁層と前記第１金属層との密着性よりも高く、前記第２絶縁層は、少なくとも前記第２金属層に直接接触する。【選択図】図１[Problem] To provide a semiconductor device and a method for manufacturing the semiconductor device that can suppress peeling of an insulating layer. [Solution] The semiconductor device has a first insulating layer, a first metal layer provided on the first insulating layer, a second metal layer covering at least a part of a side surface of the first metal layer, and a second insulating layer covering the first metal layer and the second metal layer, wherein the adhesion between the second insulating layer and the second metal layer is higher than the adhesion between the second insulating layer and the first metal layer, and the second insulating layer is in direct contact with at least the second metal layer. [Selected Figure] Figure 1
Description
本開示は、半導体装置および半導体装置の製造方法に関する。 This disclosure relates to a semiconductor device and a method for manufacturing a semiconductor device.
従来、半導体層の上に絶縁層が形成され、絶縁層の上に密着層が形成され、密着層の上にシード層が形成され、シード層の上にめっき層が形成された半導体装置がある。密着層、シード層およびめっき層の積層構造体は表面保護用の絶縁層に覆われる。 Conventionally, there is a semiconductor device in which an insulating layer is formed on a semiconductor layer, an adhesion layer is formed on the insulating layer, a seed layer is formed on the adhesion layer, and a plating layer is formed on the seed layer. The laminated structure of the adhesion layer, seed layer, and plating layer is covered with an insulating layer for surface protection.
従来の半導体装置では、表面保護用の絶縁層が、積層構造体から剥離することがある。表面保護用の絶縁層の剥離は、水分の侵入等による電気的特性の劣化を引き起こし得る。 In conventional semiconductor devices, the insulating layer for surface protection can peel off from the laminated structure. Peeling of the insulating layer for surface protection can cause degradation of electrical characteristics due to moisture intrusion, etc.
本開示は、絶縁層の剥離を抑制できる半導体装置および半導体装置の製造方法を提供することを目的とする。 The present disclosure aims to provide a semiconductor device and a method for manufacturing a semiconductor device that can suppress peeling of an insulating layer.
本開示の半導体装置は、第１絶縁層と、前記第１絶縁層の上に設けられた第１金属層と、前記第１金属層の側面の少なくとも一部を覆う第２金属層と、前記第１金属層および前記第２金属層を覆う第２絶縁層と、を有し、前記第２絶縁層と前記第２金属層との間の密着性は、前記第２絶縁層と前記第１金属層との密着性よりも高く、前記第２絶縁層は、少なくとも前記第２金属層に直接接触する。 The semiconductor device disclosed herein has a first insulating layer, a first metal layer provided on the first insulating layer, a second metal layer covering at least a portion of the side surface of the first metal layer, and a second insulating layer covering the first metal layer and the second metal layer, and the adhesion between the second insulating layer and the second metal layer is higher than the adhesion between the second insulating layer and the first metal layer, and the second insulating layer is in direct contact with at least the second metal layer.
本開示によれば、絶縁層の剥離を抑制できる。 This disclosure makes it possible to prevent the insulating layer from peeling off.
［本開示の実施形態の説明］
最初に本開示の実施態様を列記して説明する。
[Description of the embodiments of the present disclosure]
First, the embodiments of the present disclosure will be listed and described.
〔１〕 本開示の一態様に係る半導体装置は、第１絶縁層と、前記第１絶縁層の上に設けられた第１金属層と、前記第１金属層の側面の少なくとも一部を覆う第２金属層と、前記第１金属層および前記第２金属層を覆う第２絶縁層と、を有し、前記第２絶縁層と前記第２金属層との間の密着性は、前記第２絶縁層と前記第１金属層との密着性よりも高く、前記第２絶縁層は、少なくとも前記第２金属層に直接接触する。 [1] A semiconductor device according to one aspect of the present disclosure has a first insulating layer, a first metal layer provided on the first insulating layer, a second metal layer covering at least a portion of a side surface of the first metal layer, and a second insulating layer covering the first metal layer and the second metal layer, wherein the adhesion between the second insulating layer and the second metal layer is higher than the adhesion between the second insulating layer and the first metal layer, and the second insulating layer is in direct contact with at least the second metal layer.
第２金属層が第１金属層の側面の少なくとも一部を覆い、第２絶縁層が第２金属層に直接接触する。また、第２絶縁層と第２金属層との間の密着性が第２絶縁層と第１金属層との密着性よりも高い。従って、第１金属層の側面が第２金属層により覆われていない場合と比較して、第１金属層および第２金属層の積層構造体と第２絶縁層との間に良好な密着性が得られる。このため、第２絶縁層の第１金属層および第２金属層の積層構造体からの剥離を抑制できる。 The second metal layer covers at least a portion of the side surface of the first metal layer, and the second insulating layer is in direct contact with the second metal layer. Also, the adhesion between the second insulating layer and the second metal layer is higher than the adhesion between the second insulating layer and the first metal layer. Therefore, compared to a case where the side surface of the first metal layer is not covered by the second metal layer, good adhesion is obtained between the laminated structure of the first metal layer and the second metal layer and the second insulating layer. Therefore, peeling of the second insulating layer from the laminated structure of the first metal layer and the second metal layer can be suppressed.
〔２〕 〔１〕において、前記第１金属層は、金層であってもよい。この場合、第１金属層に低い電気抵抗を得やすい。 [2] In [1], the first metal layer may be a gold layer. In this case, it is easy to obtain low electrical resistance in the first metal layer.
〔３〕 〔１〕または〔２〕において、前記第２金属層は、チタン層、チタンタングステン合金層、タンタル層、クロム層、モリブデン層またはニオブ層であってもよい。この場合、第２金属層によって第２絶縁層と第１金属層との間に良好な密着性を得やすい。 [3] In [1] or [2], the second metal layer may be a titanium layer, a titanium-tungsten alloy layer, a tantalum layer, a chromium layer, a molybdenum layer, or a niobium layer. In this case, the second metal layer makes it easier to obtain good adhesion between the second insulating layer and the first metal layer.
〔４〕 〔１〕から〔３〕のいずれかにおいて、前記第１絶縁層と前記第１金属層との間に設けられた第３金属層を有し、前記第１絶縁層と前記第３金属層との間の密着性は、前記第１絶縁層と前記第１金属層との密着性よりも高くてもよい。この場合、第３金属層によって第１絶縁層と第１金属層との間に良好な密着性を得やすい。 [4] In any of [1] to [3], a third metal layer may be provided between the first insulating layer and the first metal layer, and the adhesion between the first insulating layer and the third metal layer may be higher than the adhesion between the first insulating layer and the first metal layer. In this case, the third metal layer makes it easier to obtain good adhesion between the first insulating layer and the first metal layer.
〔５〕 〔４〕において、前記第３金属層は、前記第２金属層と一体に形成されていてよい。この場合、第２金属層および第３金属層を簡易に設けることができる。 [5] In [4], the third metal layer may be formed integrally with the second metal layer. In this case, the second metal layer and the third metal layer can be easily provided.
〔６〕 〔１〕から〔５〕のいずれかにおいて、前記第２絶縁層は、窒化シリコン層であってもよい。この場合、第１金属層および第２金属層を水分の侵入等から保護しやすい。 [6] In any of [1] to [5], the second insulating layer may be a silicon nitride layer. In this case, it is easy to protect the first metal layer and the second metal layer from the intrusion of moisture, etc.
〔７〕 本開示の他の一態様に係る半導体装置の製造方法は、第１絶縁層の上に、第１開口部を備えた第１マスクを形成する工程と、前記第１絶縁層の前記第１開口部から露出した面と、前記第１開口部の内壁面と、前記第１マスクの上面とに第２金属層を形成する工程と、前記第２金属層の上にシード層を形成する工程と、前記シード層の上に、平面視で、前記第２金属層の、前記第１開口部の内壁面に接する部分が内側に収まる第２開口部を備えた第２マスクを形成する工程と、前記第２開口部の内側で前記シード層の上にめっき層を形成する工程と、前記めっき層を形成する工程の後に、前記第２マスクを除去する工程と、前記第２マスクを除去する工程の後に、前記シード層の平面視で前記めっき層に覆われていない部分と、前記第２金属層の平面視で前記めっき層に覆われていない部分とを除去して、残った前記シード層および前記めっき層を含む第１金属層を得る工程と、前記第１金属層を得る工程の後に、前記第１マスクを除去する工程と、前記第１マスクを除去する工程の後に、少なくとも前記第２金属層に直接接触し、前記第１金属層および前記第２金属層を覆う第２絶縁層を形成する工程と、を有する。 [7] A method for manufacturing a semiconductor device according to another aspect of the present disclosure includes forming a first mask having a first opening on a first insulating layer, forming a second metal layer on the surface of the first insulating layer exposed from the first opening, the inner wall surface of the first opening, and the upper surface of the first mask, forming a seed layer on the second metal layer, forming a second mask on the seed layer having a second opening within which a portion of the second metal layer that contacts the inner wall surface of the first opening fits in a plan view, forming a plating layer on the seed layer inside the second opening, and forming a plating layer on the seed layer. The method includes the steps of: removing the second mask after the step of forming a layer; removing a portion of the seed layer that is not covered by the plating layer in a plan view and a portion of the second metal layer that is not covered by the plating layer in a plan view after the step of removing the second mask to obtain a first metal layer that includes the remaining seed layer and the plating layer; removing the first mask after the step of obtaining the first metal layer; and forming a second insulating layer that is in direct contact with at least the second metal layer and covers the first metal layer and the second metal layer after the step of removing the first mask.
第２金属層が第１金属層の側面の少なくとも一部を覆い、第２絶縁層が第２金属層に直接接触し、第２絶縁層と第２金属層との間の密着性が第２絶縁層と第１金属層との密着性よりも高いため、第２絶縁層の第１金属層および第２金属層の積層構造体からの剥離を抑制できる。 The second metal layer covers at least a portion of the side surface of the first metal layer, the second insulating layer is in direct contact with the second metal layer, and the adhesion between the second insulating layer and the second metal layer is higher than the adhesion between the second insulating layer and the first metal layer, so that peeling of the second insulating layer from the laminated structure of the first metal layer and the second metal layer can be suppressed.
［本開示の実施形態の詳細］
以下、本開示の実施形態について詳細に説明するが、本開示はこれらに限定されるものではない。なお、本明細書および図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複した説明を省くことがある。また、以下の説明では、ＸＹＺ直交座標系を用いるが、当該座標系は、説明のために定めるものであって、半導体装置の姿勢について限定するものではない。また、任意の点からみて、＋Ｚ側を上方、上側または上ということがあり、－Ｚ側を下方、下側または下ということがある。本開示において、「平面視」とは、対象物を上方か見ることをいい、「平面形状」とは、対象物を上方から見た形状のことをいう。
[Details of the embodiment of the present disclosure]
Hereinafter, the embodiments of the present disclosure will be described in detail, but the present disclosure is not limited thereto. In this specification and drawings, components having substantially the same functional configuration may be denoted by the same reference numerals to avoid duplicated description. In the following description, an XYZ Cartesian coordinate system is used, but this coordinate system is defined for the purpose of explanation and does not limit the attitude of the semiconductor device. In addition, from an arbitrary point, the +Z side may be referred to as the upper side, upper side, or top, and the -Z side may be referred to as the lower side, lower side, or bottom. In this disclosure, "planar view" refers to viewing an object from above, and "planar shape" refers to the shape of an object viewed from above.
（第１実施形態）
第１実施形態について説明する。第１実施形態はＧａＮ系高電子移動度トランジスタ（ｈｉｇｈ ｅｌｅｃｔｒｏｎ ｍｏｂｉｌｉｔｙ ｔｒａｎｓｉｓｔｏｒ：ＨＥＭＴ）を含む半導体装置に関する。図１は、第１実施形態に係る半導体装置を示す断面図である。
First Embodiment
A first embodiment will be described. The first embodiment relates to a semiconductor device including a GaN-based high electron mobility transistor (HEMT). Fig. 1 is a cross-sectional view showing the semiconductor device according to the first embodiment.
図１に示すように、第１実施形態に係る半導体装置１は、主として、基板１１と、半導体層１２と、ゲート電極２１Ｇと、ソース電極２１Ｓと、ドレイン電極２１Ｄとを有する。半導体装置１は、更に、バリアメタル層２２Ｓおよび２２Ｄと、密着層２３Ｓおよび２３Ｄと、シード層２４Ｓおよび２４Ｄと、めっき層２５Ｓおよび２５Ｄと、絶縁層３１、３２および３４とを有する。
As shown in FIG. 1, the
基板１１は、例えば炭化珪素（ＳｉＣ）基板である。半導体層１２は基板１１の上に設けられている。半導体層１２は、例えばガリウム（Ｇａ）を含む窒化物半導体層である。窒化物半導体層は、電子走行層（チャネル層）および電子供給層（バリア層）等の高電子移動度トランジスタの一部を構成する。
The
ソース電極２１Ｓおよびドレイン電極２１Ｄは半導体層１２の上に設けられている。ソース電極２１Ｓおよびドレイン電極２１ＤはＹ軸方向に平行に延びる。ソース電極２１Ｓおよびドレイン電極２１Ｄは半導体層１２にオーミック接触している。ソース電極２１Ｓおよびドレイン電極２１Ｄは、例えばアルミニウム（Ａｌ）電極である。
The
絶縁層３１は半導体層１２の上に設けられている。絶縁層３１はソース電極２１Ｓおよびドレイン電極２１Ｄを覆う。絶縁層３１に、ソース電極２１Ｓの一部が露出する開口部３１Ｓと、ドレイン電極２１Ｄの一部が露出する開口部３１Ｄとが形成されている。開口部３１Ｓおよび３１ＤはＹ軸方向に平行に延びる。絶縁層３１は、例えば窒化シリコン（ＳｉＮ）層である。
The insulating
バリアメタル層２２Ｓは、開口部３１Ｓの内側において、ソース電極２１Ｓの上に設けられている。バリアメタル層２２Ｄは、開口部３１Ｄの内側において、ドレイン電極２１Ｄの上に設けられている。バリアメタル層２２Ｓおよび２２ＤはＹ軸方向に平行に延びる。バリアメタル層２２Ｓおよび２２Ｄは、例えばチタンタングステン（ＴｉＷ）合金層である。
絶縁層３２は絶縁層３１の上に設けられている。絶縁層３２はバリアメタル層２２Ｓおよび２２Ｄを覆う。絶縁層３２に、バリアメタル層２２Ｓの一部が露出する開口部３２Ｓと、バリアメタル層２２Ｄの一部が露出する開口部３２Ｄとが形成されている。開口部３２Ｓおよび３２ＤはＹ軸方向に平行に延びる。絶縁層３２は、例えば窒化シリコン（ＳｉＮ）層である。絶縁層３１および３２は層間絶縁膜３３に含まれる。絶縁層３２は第１絶縁層の一例である。
The insulating
密着層２３Ｓは絶縁層３２の上に開口部３２Ｓを通じてバリアメタル層２２Ｓに接触するように形成されている。密着層２３Ｓは、開口部３２Ｓの内側においてバリアメタル層２２Ｓの上面に直接接触する。密着層２３Ｓは、更に、開口部３２Ｓの内壁面と、絶縁層３２の上面とに直接接触する。密着層２３Ｄは絶縁層３２の上に開口部３２Ｄを通じてバリアメタル層２２Ｄに接触するように形成されている。密着層２３Ｄは、開口部３２Ｄの内側においてバリアメタル層２２Ｄの上面に直接接触する。密着層２３Ｄは、更に、開口部３２Ｄの内壁面と、絶縁層３２の上面とに直接接触する。密着層２３Ｓおよび２３ＤはＹ軸方向に平行に延びる。密着層２３Ｓおよび２３Ｄは、例えばチタン（Ｔｉ）層である。密着層２３Ｓおよび２３Ｄが、チタンタングステン（ＴｉＷ）合金層、タンタル（Ｔａ）層、クロム（Ｃｒ）層、モリブデン（Ｍｏ）層またはニオブ（Ｎｂ）層であってもよい。
The
シード層２４Ｓは密着層２３Ｓの上に設けられている。シード層２４Ｄは密着層２３Ｄの上に設けられている。シード層２４Ｓおよび２４Ｄは、例えば金（Ａｕ）層である。シード層２４Ｓおよび２４Ｄの厚さは、例えば１００ｎｍ程度である。
The
めっき層２５Ｓはシード層２４Ｓの上に設けられている。めっき層２５Ｄはシード層２４Ｄの上に設けられている。めっき層２５Ｓおよび２５Ｄは、例えば金（Ａｕ）層である。めっき層２５Ｓおよび２５Ｄの厚さは、例えば４μｍ程度である。
シード層２４Ｓは、めっき層２５Ｓの側面を覆う部分をも有する。つまり、シード層２４Ｓは、めっき層２５Ｓの下面に直接接触する第１シード領域２４ＳＡと、めっき層２５Ｓの側面に直接接触する第２シード領域２４ＳＢとを有する。めっき層２５Ｓの下面は、半導体層１２の上面に対向する面である。第２シード領域２４ＳＢは第１シード領域２４ＳＡにつながっており、めっき層２５Ｓの側面の少なくとも一部を覆う。例えば、第２シード領域２４ＳＢはめっき層２５Ｓの側面の下側（－Ｚ側）の部分を全周にわたって覆う。シード層２４Ｓおよびめっき層２５Ｓは金属積層体２６Ｓに含まれる。第２シード領域２４ＳＢは金属積層体２６Ｓの側面７０Ｓの一部を構成する。金属積層体２６Ｓは第１金属層の一例である。
The
シード層２４Ｄは、めっき層２５Ｄの側面を覆う部分をも有する。つまり、シード層２４Ｄは、めっき層２５Ｄの下面に直接接触する第１シード領域２４ＤＡと、めっき層２５Ｄの側面に直接接触する第２シード領域２４ＤＢとを有する。めっき層２５Ｄの下面は、半導体層１２の上面に対向する面である。第２シード領域２４ＤＢは第１シード領域２４ＤＡにつながっており、めっき層２５Ｄの側面の少なくとも一部を覆う。例えば、第２シード領域２４ＤＢはめっき層２５Ｄの側面の下側（－Ｚ側）の部分を全周にわたって覆う。シード層２４Ｄおよびめっき層２５Ｄは金属積層体２６Ｄに含まれる。第２シード領域２４ＤＢは金属積層体２６Ｄの側面７０Ｄの一部を構成する。金属積層体２６Ｄは第１金属層の一例である。
The
密着層２３Ｓは、第２シード領域２４ＳＢの側面を覆う部分をも有する。つまり、密着層２３Ｓは、第１シード領域２４ＳＡの下面に直接接触する第１密着領域２３ＳＡと、第２シード領域２４ＳＢの側面に直接接触する第２密着領域２３ＳＢとを有する。第１シード領域２４ＳＡの下面は、半導体層１２の上面に対向する面である。第２密着領域２３ＳＢは第１密着領域２３ＳＡにつながっており、金属積層体２６Ｓの側面の少なくとも一部を覆う。例えば、第２密着領域２３ＳＢは金属積層体２６Ｓの側面の下側（－Ｚ側）の部分を全周にわたって覆う。第２密着領域２３ＳＢは密着層２３Ｓの側面５０Ｓを構成する。密着層２３Ｓの第１密着領域２３ＳＡは第３金属層の一例であり、第２密着領域２３ＳＢは第２金属層の一例である。
The
密着層２３Ｄは、第２シード領域２４ＤＢの側面を覆う部分をも有する。つまり、密着層２３Ｄは、第１シード領域２４ＤＡの下面に直接接触する第１密着領域２３ＤＡと、第２シード領域２４ＤＢの側面に直接接触する第２密着領域２３ＤＢとを有する。第１シード領域２４ＤＡの下面は、半導体層１２の上面に対向する面である。第２密着領域２３ＤＢは第１密着領域２３ＤＡにつながっており、金属積層体２６Ｓの側面の少なくとも一部を覆う。例えば、第２密着領域２３ＤＢは金属積層体２６Ｄの側面の下側（－Ｚ側）の部分を全周にわたって覆う。第２密着領域２３ＤＢは密着層２３Ｄの側面５０Ｄを構成する。密着層２３Ｄの第１密着領域２３ＤＡは第３金属層の一例であり、第２密着領域２３ＤＢは第２金属層の一例である。
The
層間絶縁膜３３に開口部３３Ｇが形成されている。開口部３３ＧはＹ軸方向に平行に延びる。開口部３３Ｇは、平面視でソース電極２１Ｓとドレイン電極２１Ｄとの間にある。ゲート電極２１Ｇは層間絶縁膜３３の上に設けられており、開口部３３Ｇを通じて半導体層１２にショットキー接触している。ゲート電極２１ＧはＹ軸方向に平行に延びる。ゲート電極２１Ｇは、例えば、上方に向かって順に積層されたニッケル（Ｎｉ）層、パラジウム（Ｐｄ）層および金（Ａｕ）層を有する。
An
絶縁層３４は絶縁層３２の上に設けられている。絶縁層３４は、金属積層体２６Ｓと、密着層２３Ｓと、金属積層体２６Ｄと、密着層２３Ｄと、ゲート電極２１Ｇとを覆う。絶縁層３４は、密着層２３Ｓの側面５０Ｓと、金属積層体２６Ｓの上面６０Ｓおよび側面７０Ｓとに直接接触する。絶縁層３４は、密着層２３Ｄの側面５０Ｄと、金属積層体２６Ｄの上面６０Ｄおよび側面７０Ｄとに直接接触する。絶縁層３４は、例えば窒化シリコン（ＳｉＮ）層である。
The insulating
絶縁層３４と密着層２３Ｓとの間の密着性は絶縁層３４と金属積層体２６Ｓとの密着性より高く、絶縁層３４と密着層２３Ｄとの間の密着性は絶縁層３４と金属積層体２６Ｄとの密着性より高い。絶縁層３４は第２絶縁層の一例である。
The adhesion between the insulating
次に、第１実施形態に係る半導体装置１の製造方法について説明する。図２から図１２は、第１実施形態に係る半導体装置１の製造方法を示す断面図である。
Next, a method for manufacturing the
まず、図２に示すように、例えば有機金属気相成長（ｍｅｔａｌ ｏｒｇａｎｉｃ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ：ＭＯＣＶＤ）法により、基板１１の上に半導体層１２を形成する。次に、半導体層１２の上にソース電極２１Ｓおよびドレイン電極２１Ｄを形成する。ソース電極２１Ｓおよびドレイン電極２１Ｄの形成では、成長マスクを用いた蒸着法による金属層、例えばＡｌ層の成長を行い、その後に成長マスクを除去する。つまり、ソース電極２１Ｓおよびドレイン電極２１Ｄは、例えば蒸着およびリフトオフにより形成できる。次に、ソース電極２１Ｓおよびドレイン電極２１Ｄを覆う絶縁層３１を半導体層１２の上に形成する。絶縁層３１は、例えばプラズマＣＶＤ法により形成できる。
First, as shown in FIG. 2, a
次に、図３に示すように、絶縁層３１に開口部３１Ｓおよび３１Ｄを形成する。開口部３１Ｓおよび３１Ｄの形成では、例えばレジストパターンをマスクとして用いた反応性イオンエッチング（ｒｅａｃｔｉｖｅ ｉｏｎ ｅｔｃｈｉｎｇ：ＲＩＥ）を行う。絶縁層３１のエッチングには、例えばフッ素（Ｆ）を含む反応性ガスが用いられる。絶縁層３１のエッチング後にレジストパターンを除去する。
Next, as shown in FIG. 3,
次に、図４に示すように、開口部３１Ｓの内側においてソース電極２１Ｓの上にバリアメタル層２２Ｓを形成し、開口部３１Ｄの内側においてドレイン電極２１Ｄの上にバリアメタル層２２Ｄを形成する。バリアメタル層２２Ｓおよび２２Ｄの形成では、例えばスパッタ法による金属層、例えばＴｉＷ層の形成を行い、エッチングマスクを用いたエッチングによるパターニングを行う。バリアメタル層２２Ｓおよび２２Ｄのエッチング後にエッチングマスクを除去する。
Next, as shown in FIG. 4, a
次に、図５に示すように、バリアメタル層２２Ｓおよび２２Ｄを覆う絶縁層３２を絶縁層３１の上に形成する。絶縁層３２は、例えばプラズマＣＶＤ法により形成できる。次に、絶縁層３２に開口部３２Ｓおよび３２Ｄを形成する。開口部３２Ｓおよび３２Ｄの形成では、例えばレジストパターンをマスクとして用いたＲＩＥを行う。絶縁層３２のエッチングには、例えばＦを含む反応性ガスが用いられる。絶縁層３２のエッチング後にレジストパターンを除去する。
Next, as shown in FIG. 5, an insulating
次に、図６に示すように、レジストパターン１０１を絶縁層３２の上に形成する。レジストパターン１０１は、平面視でめっき層２５Ｓを形成する領域よりも若干広い開口部１０１Ｓと、平面視でめっき層２５Ｄを形成する領域よりも若干広い開口部１０１Ｄとを有する。次に、上側の全面に、密着層２３Ｓおよび２３Ｄとなる金属層１２３、例えばＴｉ層と、シード層２４Ｓおよび２４Ｄとなる金属層１２４、例えばＡｕ層とをこの順で形成する。金属層１２３および１２４は、例えばスパッタ法により形成できる。レジストパターン１０１は第１マスクの一例であり、開口部１０１Ｓおよび１０１Ｄは第１開口部の一例である。
Next, as shown in FIG. 6, a resist
次に、図７に示すように、レジストパターン１０２を金属層１２４の上に形成する。レジストパターン１０１は、めっき層２５Ｓが形成される開口部１０２Ｓと、めっき層２５Ｄが形成される開口部１０２Ｄとを有する。平面視で、金属層１２３の、開口部１０１Ｓの内壁面に接する部分が開口部１０２Ｓの内側に収まり、金属層１２３の、開口部１０１Ｄの内壁面に接する部分が開口部１０２Ｄの内側に収まる。レジストパターン１０２は第２マスクの一例であり、開口部１０２Ｓおよび１０２Ｄは第２開口部の一例である。
Next, as shown in FIG. 7, a resist
次に、図８に示すように、開口部１０２Ｓの内側において金属層１２４の上にめっき層２５Ｓを形成し、開口部１０２Ｄの内側において金属層１２４の上にめっき層２５Ｄを形成する。めっき層２５Ｓおよび２５Ｄの形成では、例えば金属層１２４を給電経路として用いた電解めっきを行う。
Next, as shown in FIG. 8, a
次に、図９に示すように、レジストパターン１０２を除去する。次に、金属層１２４および１２３のめっき層２５Ｓまたは２５Ｄのいずれにも覆われていない部分をエッチングにより除去する。この結果、金属層１２３から密着層２３Ｓおよび２３Ｄが形成され、金属層１２４からシード層２４Ｓおよび２４Ｄが形成される。密着層２３Ｓは、第１密着領域２３ＳＡと、第２密着領域２３ＳＢとを有し、密着層２３Ｄは、第１密着領域２３ＤＡと、第２密着領域２３ＤＢとを有する。シード層２４Ｓは、第１シード領域２４ＳＡと、第２シード領域２４ＳＢとを有し、シード層２４Ｄは、第１シード領域２４ＤＡと、第２シード領域２４ＤＢとを有する。
Next, as shown in FIG. 9, the resist
次に、図１０に示すように、レジストパターン１０１を除去する。次に、熱処理を行う。例えば、熱処理の温度は３５０℃程度とし、熱処理の時間は３０分間程度とする。熱処理の結果、めっき層２５Ｓ中の不純物、例えば炭素（Ｃ）がめっき層２５Ｓの表面の近傍に凝集し、めっき層２５Ｄ中の不純物、例えばＣがめっき層２５Ｄの表面の近傍に凝集する。次に、ドライエッチングにより、めっき層２５Ｓおよびシード層２４Ｓを含む金属積層体２６Ｓの表層部と、めっき層２５Ｄおよびシード層２４Ｄを含む金属積層体２６Ｄの表層部とを除去する。ドライエッチングの結果、不純物が凝集した部分がめっき層２５Ｓおよび２５Ｄから除去される。
Next, as shown in FIG. 10, the resist
次に、図１１に示すように、絶縁層３１および３２を含む層間絶縁膜３３に開口部３３Ｇを形成する。開口部３３Ｇの形成では、例えばレジストパターンをマスクとして用いたＲＩＥを行う。層間絶縁膜３３のエッチングには、例えばＦを含む反応性ガスが用いられる。層間絶縁膜３３のエッチング後にレジストパターンを除去する。次に、絶縁層３２の上に、開口部３３Ｇを通じて半導体層１２にショットキー接触するゲート電極２１Ｇを形成する。ゲート電極２１Ｇの形成では、成長マスクを用いた蒸着法による金属層の成長を行い、その後に成長マスクを除去する。つまり、ゲート電極２１Ｇは、例えば蒸着およびリフトオフにより形成できる。
Next, as shown in FIG. 11, an
次に、図１２に示すように、絶縁層３４を絶縁層３２の上に形成する。絶縁層３４は、例えばプラズマＣＶＤ法により形成できる。絶縁層３４は、金属積層体２６Ｓと、密着層２３Ｓと、金属積層体２６Ｄと、密着層２３Ｄと、ゲート電極２１Ｇとを覆う。絶縁層３４は、密着層２３Ｓの側面５０Ｓと、金属積層体２６Ｓの上面６０Ｓおよび側面７０Ｓとに直接接触する。絶縁層３４は、密着層２３Ｄの側面５０Ｄと、金属積層体２６Ｄの上面６０Ｄおよび側面７０Ｄとに直接接触する。
Next, as shown in FIG. 12, an insulating
このようにして、第１実施形態に係る半導体装置１を製造できる。
In this manner, the
第１実施形態に係る半導体装置１においては、密着層２３Ｓの第２密着領域２３ＳＢが金属積層体２６Ｓの側面７０Ｓの少なくとも一部を覆い、絶縁層３４が第２密着領域２３ＳＢに直接接触する。また、絶縁層３４と第２密着領域２３ＳＢとの間の密着性が絶縁層３４と金属積層体２６Ｓとの密着性よりも高い。従って、金属積層体２６Ｓの側面７０Ｓが密着層２３Ｓにより覆われていない場合と比較して、密着層２３Ｓおよび金属積層体２６Ｓの積層構造体と絶縁層３４との間に良好な密着性が得られる。このため、絶縁層３４の密着層２３Ｓおよび金属積層体２６Ｓの積層構造体からの剥離を抑制できる。
In the
同じく、密着層２３Ｄの第２密着領域２３ＤＢが金属積層体２６Ｄの側面７０Ｄの少なくとも一部を覆い、絶縁層３４が第２密着領域２３ＤＢに直接接触する。また、絶縁層３４と第２密着領域２３ＤＢとの間の密着性が絶縁層３４と金属積層体２６Ｄとの密着性よりも高い。従って、金属積層体２６Ｄの側面７０Ｄが密着層２３Ｄにより覆われていない場合と比較して、密着層２３Ｄおよび金属積層体２６Ｄの積層構造体と絶縁層３４との間に良好な密着性が得られる。このため、絶縁層３４の密着層２３Ｄおよび金属積層体２６Ｄの積層構造体からの剥離を抑制できる。
Similarly, the second adhesion region 23DB of the
また、密着層２３Ｓの第１密着領域２３ＳＡにより絶縁層３２と金属積層体２６Ｓとの間に良好な密着性が得られ、密着層２３Ｄの第１密着領域２３ＤＡにより絶縁層３２と金属積層体２６Ｄとの間に良好な密着性が得られる。第１密着領域２３ＳＡおよび第２密着領域２３ＳＢが密着層２３Ｓに含まれることで、すなわち、第１密着領域２３ＳＡおよび第２密着領域２３ＳＢが一体に形成されることで、第１密着領域２３ＳＡおよび第２密着領域２３ＳＢを簡易に設けることができる。同じく、第１密着領域２３ＤＡおよび第２密着領域２３ＤＢが密着層２３Ｄに含まれることで、すなわち、第１密着領域２３ＤＡおよび第２密着領域２３ＤＢが一体に形成されることで、第１密着領域２３ＤＡおよび第２密着領域２３ＤＢを簡易に設けることができる。
In addition, the first adhesion region 23SA of the
金属積層体２６ＳがＡｕ層であることで、金属積層体２６Ｓに低い電気抵抗を得やすく、金属積層体２６ＤがＡｕ層であることで、金属積層体２６Ｄに低い電気抵抗を得やすい。また、密着層２３ＳがＴｉ層、ＴｉＷ合金層、Ｔａ層、Ｃｒ層、Ｍｏ層またはＮｂ層であることで、絶縁層３２と金属積層体２６Ｓとの間に良好な密着性が得やすく、密着層２３ＤがＴｉ層、ＴｉＷ合金層、Ｔａ層、Ｃｒ層、Ｍｏ層またはＮｂ層であることで、絶縁層３２と金属積層体２６Ｄとの間に良好な密着性が得やすい。
When the
絶縁層３４がＳｉＮ層であることで、金属積層体２６Ｓ、金属積層体２６Ｄ、密着層２３Ｓおよび密着層２３Ｄを水分の侵入等から保護しやすい。
Since the insulating
（第２実施形態）
第２実施形態について説明する。第２実施形態は、主として金属積層体２６Ｓおよび２６Ｄの形状の点で第１実施形態と相違する。図１３は、第２実施形態に係る半導体装置を示す断面図である。
Second Embodiment
A second embodiment will be described. The second embodiment differs from the first embodiment mainly in the shapes of the
図１３に示すように、第２実施形態に係る半導体装置２では、金属積層体２６ＳのＸＹ面に平行な面内での寸法および金属積層体２６ＤのＸＹ面に平行な面内での寸法が基板１１に近づくほど小さくなっている。例えば、ゲート電極２１Ｇが延びる方向に垂直な断面視で、金属積層体２６Ｓの側面７０Ｓおよび金属積層体２６Ｄの側面７０ＤがＹＺ面から傾斜している。
As shown in FIG. 13, in the
他の構成は第１実施形態と同じである。 The other configurations are the same as in the first embodiment.
例えば、シード層２４Ｓが、めっき層２５Ｓの下面に直接接触する第１シード領域２４ＳＡと、めっき層２５Ｓの側面に直接接触する第２シード領域２４ＳＢとを有する。シード層２４Ｄが、めっき層２５Ｄの下面に直接接触する第１シード領域２４ＤＡと、めっき層２５Ｄの側面に直接接触する第２シード領域２４ＤＢとを有する。密着層２３Ｓが、第１シード領域２４ＳＡの下面に直接接触する第１密着領域２３ＳＡと、第２シード領域２４ＳＢの側面に直接接触する第２密着領域２３ＳＢとを有する。密着層２３Ｄが、第１シード領域２４ＤＡの下面に直接接触する第１密着領域２３ＤＡと、第２シード領域２４ＤＢの側面に直接接触する第２密着領域２３ＤＢとを有する。
For example, the
また、絶縁層３４が、密着層２３Ｓの側面５０Ｓと、金属積層体２６Ｓの上面６０Ｓおよび側面７０Ｓとに直接接触する。絶縁層３４は、密着層２３Ｄの側面５０Ｄと、金属積層体２６Ｄの上面６０Ｄおよび側面７０Ｄとに直接接触する。絶縁層３４と密着層２３Ｓとの間の密着性が絶縁層３４と金属積層体２６Ｓとの密着性より高く、絶縁層３４と密着層２３Ｄとの間の密着性が絶縁層３４と金属積層体２６Ｄとの密着性より高い。
Insulating
次に、第２実施形態に係る半導体装置２の製造方法について説明する。図１４から図１８は、第２実施形態に係る半導体装置２の製造方法を示す断面図である。
Next, a method for manufacturing the
まず、第１実施形態と同じく、開口部３２Ｓおよび３２Ｄの形成までの処理を行う（図５参照）。次に、図１４に示すように、レジストパターン１０１に代えてレジストパターン２０１を絶縁層３２の上に形成する。レジストパターン２０１は、基板１１から離れるほど広がるように傾斜した内壁面を備えた開口部２０１Ｓと、基板１１から離れるほど広がるように傾斜した内壁面を備えた開口部２０１Ｄとを有する。次に、第１実施形態と同じく、金属層１２３および金属層１２４をこの順で形成する。金属層１２３および１２４は、例えばスパッタ法により形成できる。
First, as in the first embodiment, processing is performed up to the formation of
次に、図１５に示すように、レジストパターン１０２に代えてレジストパターン２０２を金属層１２４の上に形成する。レジストパターン２０２は、基板１１から離れるほど広がるように傾斜した内壁面を備えた開口部２０２Ｓと、基板１１から離れるほど広がるように傾斜した内壁面を備えた開口部２０２Ｄとを有する。
Next, as shown in FIG. 15, a resist
次に、図１６に示すように、開口部２０２Ｓの内側において金属層１２４の上にめっき層２５Ｓを形成し、開口部２０２Ｄの内側において金属層１２４の上にめっき層２５Ｄを形成する。
Next, as shown in FIG. 16, a
次に、図１７に示すように、レジストパターン２０２を除去する。次に、第１実施形態と同じく、金属層１２４および１２３のめっき層２５Ｓまたは２５Ｄのいずれにも覆われていない部分をエッチングにより除去する。この結果、金属層１２３から密着層２３Ｓおよび２３Ｄが形成され、金属層１２４からシード層２４Ｓおよび２４Ｄが形成される。
Next, as shown in FIG. 17, the resist
次に、図１８に示すように、第１実施形態と同じく、レジストパターン２０１の除去以降の処理を行う。
Next, as shown in FIG. 18, the processes following removal of the resist
このようにして、第２実施形態に係る半導体装置２を製造できる。
In this manner, the
第２実施形態に係る半導体装置２によっても第１実施形態と同じ効果が得られる。
The
以上、実施形態について詳述したが、本開示は特定の実施形態に限定されるものではなく、特許請求の範囲に記載された範囲内において、種々の変形および変更が可能である。 Although the embodiments have been described in detail above, the present disclosure is not limited to specific embodiments, and various modifications and variations are possible within the scope of the claims.
１、２：半導体装置
１１：基板
１２：半導体層
２１Ｄ：ドレイン電極
２１Ｇ：ゲート電極
２１Ｓ：ソース電極
２２Ｄ、２２Ｓ：バリアメタル層
２３Ｄ、２３Ｓ：密着層
２３ＤＡ、２３ＳＡ：第１密着領域
２３ＤＢ、２３ＳＢ：第２密着領域
２４Ｄ、２４Ｓ：シード層
２４ＤＡ、２４ＳＡ：第１シード領域
２４ＤＢ、２４ＳＢ：第２シード領域
２５Ｄ、２５Ｓ：めっき層
２６Ｄ、２６Ｓ：金属積層体
３１、３２、３４：絶縁層
３１Ｄ、３１Ｓ、３２Ｄ、３２Ｓ、３３Ｇ：開口部
３３：層間絶縁膜
５０Ｄ、５０Ｓ、７０Ｄ、７０Ｓ：側面
６０Ｄ、６０Ｓ：上面
１０１、１０２、２０１、２０２：レジストパターン
１０１Ｄ、１０１Ｓ、１０２Ｄ、１０２Ｓ、２０１Ｄ、２０１Ｓ、２０２Ｄ、２０２Ｓ：開口部
１２３、１２４：金属層
1, 2: Semiconductor device 11: Substrate 12:
Claims (7)
前記第１絶縁層の上に設けられた第１金属層と、
前記第１金属層の側面の少なくとも一部を覆う第２金属層と、
前記第１金属層および前記第２金属層を覆う第２絶縁層と、
を有し、
前記第２絶縁層と前記第２金属層との間の密着性は、前記第２絶縁層と前記第１金属層との密着性よりも高く、
前記第２絶縁層は、少なくとも前記第２金属層に直接接触する、半導体装置。 A first insulating layer;
a first metal layer disposed on the first insulating layer;
a second metal layer covering at least a portion of a side surface of the first metal layer;
a second insulating layer covering the first metal layer and the second metal layer;
having
the adhesion between the second insulating layer and the second metal layer is higher than the adhesion between the second insulating layer and the first metal layer;
The second insulating layer is in direct contact with at least the second metal layer.
前記第１絶縁層と前記第３金属層との間の密着性は、前記第１絶縁層と前記第１金属層との密着性よりも高い、請求項１から請求項３のいずれか１項に記載の半導体装置。 a third metal layer provided between the first insulating layer and the first metal layer;
4 . The semiconductor device according to claim 1 , wherein the adhesion between the first insulating layer and the third metal layer is higher than the adhesion between the first insulating layer and the first metal layer.
前記第１絶縁層の前記第１開口部から露出した面と、前記第１開口部の内壁面と、前記第１マスクの上面とに第２金属層を形成する工程と、
前記第２金属層の上にシード層を形成する工程と、
前記シード層の上に、平面視で、前記第２金属層の、前記第１開口部の内壁面に接する部分が内側に収まる第２開口部を備えた第２マスクを形成する工程と、
前記第２開口部の内側で前記シード層の上にめっき層を形成する工程と、
前記めっき層を形成する工程の後に、前記第２マスクを除去する工程と、
前記第２マスクを除去する工程の後に、前記シード層の平面視で前記めっき層に覆われていない部分と、前記第２金属層の平面視で前記めっき層に覆われていない部分とを除去して、残った前記シード層および前記めっき層を含む第１金属層を得る工程と、
前記第１金属層を得る工程の後に、前記第１マスクを除去する工程と、
前記第１マスクを除去する工程の後に、少なくとも前記第２金属層に直接接触し、前記第１金属層および前記第２金属層を覆う第２絶縁層を形成する工程と、
を有する、半導体装置の製造方法。 forming a first mask having a first opening on the first insulating layer;
forming a second metal layer on a surface of the first insulating layer exposed from the first opening, an inner wall surface of the first opening, and an upper surface of the first mask;
forming a seed layer over the second metal layer;
forming a second mask on the seed layer, the second mask having a second opening within which a portion of the second metal layer that contacts an inner wall surface of the first opening is accommodated in a plan view;
forming a plating layer on the seed layer inside the second opening;
removing the second mask after the step of forming the plating layer;
a step of removing a portion of the seed layer that is not covered by the plating layer in a plan view and a portion of the second metal layer that is not covered by the plating layer in a plan view after the step of removing the second mask, to obtain a first metal layer including the remaining seed layer and the plating layer;
removing the first mask after the step of obtaining the first metal layer;
forming a second insulating layer directly contacting at least the second metal layer and covering the first metal layer and the second metal layer after the step of removing the first mask;
The method for manufacturing a semiconductor device comprising the steps of:
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