JP2024081563A - Integrated circuit and power supply circuit - Google Patents
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- 230000010355 oscillation Effects 0.000 claims abstract description 155
- 238000001514 detection method Methods 0.000 claims description 52
- 239000003990 capacitor Substances 0.000 description 33
- 238000010586 diagram Methods 0.000 description 31
- 101100003180 Colletotrichum lindemuthianum ATG1 gene Proteins 0.000 description 27
- 101100113692 Caenorhabditis elegans clk-2 gene Proteins 0.000 description 24
- 230000007423 decrease Effects 0.000 description 15
- 230000007704 transition Effects 0.000 description 12
- 230000003247 decreasing effect Effects 0.000 description 4
- 230000007257 malfunction Effects 0.000 description 4
- 241001125929 Trisopterus luscus Species 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 238000013459 approach Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
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Abstract
【課題】出力電圧の目的レベルを低下させる際に低消費電力で動作できる集積回路を提供する。【解決手段】ＡＣ－ＤＣコンバータ１０は、１次コイルＬ１と、２次コイルＬ２と、補助コイルＬ３とを含むトランス２３、１次コイルに流れる電流を制御するパワートランジスタ４０及び入力電圧Ｖａｃから出力電圧Ｖｏｕｔを生成し、出力電圧が目的レベルとなるよう制御するパワートランジスタを駆動する集積回路４２を有する。集積回路は、出力電圧に応じた第１周波数の第１発振信号を出力する第１発振回路、所定の第２周波数の第２発振信号を出力する第２発振回路、出力電圧の目的レベルが第１レベルに変更された後は第１発振信号に基づいて、目的レベルが第１レベルより低い第２レベルに変更された後は第２発振信号に基づいて、パワートランジスタを駆動する駆動回路及び目的レベルが第２レベルに変更された後は第１発振回路の動作を停止させる制御回路とを備える。【選択図】図１[Problem] To provide an integrated circuit capable of operating with low power consumption when lowering a target level of an output voltage. [Solution] An AC-DC converter 10 includes a transformer 23 including a primary coil L1, a secondary coil L2, and an auxiliary coil L3, a power transistor 40 that controls a current flowing through the primary coil, and an integrated circuit 42 that drives the power transistor to generate an output voltage Vout from an input voltage Vac and control the output voltage to a target level. The integrated circuit includes a first oscillation circuit that outputs a first oscillation signal of a first frequency corresponding to the output voltage, a second oscillation circuit that outputs a second oscillation signal of a predetermined second frequency, a drive circuit that drives the power transistor based on the first oscillation signal after the target level of the output voltage is changed to the first level, and based on the second oscillation signal after the target level is changed to a second level lower than the first level, and a control circuit that stops the operation of the first oscillation circuit after the target level is changed to the second level. [Selected Figure] FIG.
Description
本発明は、集積回路、及び電源回路に関する。 The present invention relates to an integrated circuit and a power supply circuit.
ＡＣ－ＤＣコンバータには、負荷の状態が軽負荷状態となると、出力電圧の目的レベルを低下させるものがある。このようなＡＣ－ＤＣコンバータでは、例えば、トランスの１次コイルに流れるインダクタ電流を制御するトランジスタのスイッチング周波数を低下させることにより、出力電圧を低下させていた（例えば、特許文献１及び２）。
Some AC-DC converters reduce the target level of the output voltage when the load state becomes a light load state. In such AC-DC converters, the output voltage is reduced by, for example, lowering the switching frequency of a transistor that controls the inductor current flowing through the primary coil of the transformer (for example,
しかしながら、出力電圧を低下させることでＡＣ－ＤＣコンバータの低消費電力化を図る場合であっても、通常の場合と同様の方式で、トランジスタのスイッチングを制御していた。したがって、トランジスタのスイッチングを制御する集積回路の消費電力を十分に低くすることが難しかった。 However, even when attempting to reduce the power consumption of an AC-DC converter by lowering the output voltage, the transistor switching was controlled in the same manner as in normal cases. Therefore, it was difficult to sufficiently reduce the power consumption of the integrated circuit that controls the transistor switching.
本発明は、上記のような従来の問題に鑑みてなされたものであって、その目的は、出力電圧の目的レベルを低下させる際に低消費電力で動作できる集積回路を提供することにある。 The present invention was made in consideration of the above-mentioned problems in the conventional technology, and its purpose is to provide an integrated circuit that can operate with low power consumption when lowering the target level of the output voltage.
前述した課題を解決する本発明にかかる集積回路の第１の態様は、１次コイルと、２次コイルと、補助コイルとを含むトランスと、前記１次コイルに流れる電流を制御する第１トランジスタと、を備え、入力電圧から出力電圧を生成し、前記出力電圧が目的レベルとなるよう制御する電源回路の前記第１トランジスタを駆動する集積回路であって、前記出力電圧に応じた第１周波数の第１発振信号を出力する第１発振回路と、所定の第２周波数の第２発振信号を出力する第２発振回路と、前記出力電圧の前記目的レベルが第１レベルに変更された後、前記第１発振信号に基づいて前記第１トランジスタを駆動し、前記目的レベルが前記第１レベルより低い第２レベルに変更された後、前記第２発振信号に基づいて前記第１トランジスタを駆動する駆動回路と、前記目的レベルが前記第２レベルに変更された後、前記第１発振回路の動作を停止させる制御回路と、を備える。 A first aspect of the integrated circuit according to the present invention that solves the above-mentioned problems is an integrated circuit that drives the first transistor of a power supply circuit that generates an output voltage from an input voltage and controls the output voltage to a target level, the integrated circuit comprising: a transformer including a primary coil, a secondary coil, and an auxiliary coil; and a first transistor that controls the current flowing through the primary coil. The integrated circuit comprises a first oscillation circuit that outputs a first oscillation signal of a first frequency corresponding to the output voltage; a second oscillation circuit that outputs a second oscillation signal of a predetermined second frequency; a drive circuit that drives the first transistor based on the first oscillation signal after the target level of the output voltage is changed to a first level, and drives the first transistor based on the second oscillation signal after the target level is changed to a second level lower than the first level; and a control circuit that stops the operation of the first oscillation circuit after the target level is changed to the second level.
前述した課題を解決する本発明にかかる電源回路の第１の態様は、入力電圧から出力電圧を生成する電源回路であって、１次コイルと、２次コイルと、補助コイルとを含むトランスと、前記１次コイルに流れる電流を制御する第１トランジスタと、前記第１トランジスタを駆動し、前記出力電圧が目的レベルとなるよう制御する集積回路と、を備え、前記集積回路は、前記出力電圧に応じた第１周波数の第１発振信号を出力する第１発振回路と、所定の第２周波数の第２発振信号を出力する第２発振回路と、前記出力電圧の前記目的レベルが第１レベルに変更された後、前記第１発振信号に基づいて前記第１トランジスタを駆動し、前記目的レベルが前記第１レベルより低い第２レベルに変更された後、前記第２発振信号に基づいて前記第１トランジスタを駆動する駆動回路と、前記目的レベルが前記第２レベルに変更された後、前記第１発振回路の動作を停止させる制御回路と、を含む。 The first aspect of the power supply circuit according to the present invention, which solves the above-mentioned problems, is a power supply circuit that generates an output voltage from an input voltage, and includes a transformer including a primary coil, a secondary coil, and an auxiliary coil, a first transistor that controls the current flowing through the primary coil, and an integrated circuit that drives the first transistor and controls the output voltage to be at a target level. The integrated circuit includes a first oscillation circuit that outputs a first oscillation signal of a first frequency corresponding to the output voltage, a second oscillation circuit that outputs a second oscillation signal of a predetermined second frequency, a drive circuit that drives the first transistor based on the first oscillation signal after the target level of the output voltage is changed to a first level, and drives the first transistor based on the second oscillation signal after the target level is changed to a second level lower than the first level, and a control circuit that stops the operation of the first oscillation circuit after the target level is changed to the second level.
前述した課題を解決する本発明にかかる集積回路の第２の態様は、１次コイルと、２次コイルと、補助コイルとを含むトランスと、前記１次コイルに流れる電流を制御する第１トランジスタと、を備え、入力電圧から出力電圧を生成し、前記出力電圧が目的レベルとなるよう制御する電源回路の前記第１トランジスタを駆動する集積回路であって、前記出力電圧に基づいて、前記第１トランジスタの駆動を停止するか否かを判定する判定回路と、発振信号を出力する発振回路と、前記発振信号に基づいて、前記第１トランジスタをオンする駆動信号を出力し、前記第１トランジスタがオンの際に流れる電流に応じた電圧が前記出力電圧に応じた電圧となると、前記第１トランジスタをオフする前記駆動信号を出力する駆動信号出力回路と、前記判定回路が前記第１トランジスタの駆動を停止すると判定すると、前記第１トランジスタの駆動を停止し、前記判定回路が前記第１トランジスタの駆動を停止しないと判定すると、前記駆動信号に基づいて、前記第１トランジスタを駆動するバッファ回路と、前記目的レベルが第１レベルに変更された後、前記バッファ回路を動作させ、前記目的レベルが前記第１レベルより低い第２レベルに変更された後、前記判定回路が前記第１トランジスタの駆動を停止すると判定すると、前記バッファ回路の動作を停止させる制御回路と、を備える。 A second aspect of the integrated circuit of the present invention that solves the above-mentioned problems is an integrated circuit that drives the first transistor of a power supply circuit that generates an output voltage from an input voltage and controls the output voltage to a target level, the integrated circuit comprising: a transformer including a primary coil, a secondary coil, and an auxiliary coil; and a first transistor that controls a current flowing through the primary coil. The integrated circuit includes a determination circuit that determines whether or not to stop driving the first transistor based on the output voltage; an oscillation circuit that outputs an oscillation signal; and a drive signal that turns on the first transistor based on the oscillation signal, the voltage corresponding to the current flowing when the first transistor is on being a voltage corresponding to the output voltage. The system includes a drive signal output circuit that outputs the drive signal to turn off the first transistor when the voltage reaches the threshold voltage; a buffer circuit that stops driving the first transistor when the determination circuit determines that the drive of the first transistor should be stopped, and drives the first transistor based on the drive signal when the determination circuit determines that the drive of the first transistor should not be stopped; and a control circuit that operates the buffer circuit after the target level is changed to a first level, and stops the operation of the buffer circuit when the determination circuit determines that the drive of the first transistor should be stopped after the target level is changed to a second level lower than the first level.
前述した課題を解決する本発明にかかる電源回路の第２の態様は、入力電圧から出力電圧を生成する電源回路であって、１次コイルと、２次コイルと、補助コイルとを含むトランスと、前記１次コイルに流れる電流を制御する第１トランジスタと、前記第１トランジスタを駆動し、前記出力電圧が目的レベルとなるよう制御する集積回路と、を備え、前記集積回路は、前記出力電圧に基づいて、前記第１トランジスタの駆動を停止するか否かを判定する判定回路と、発振信号を出力する発振回路と、前記発振信号に基づいて、前記第１トランジスタをオンする駆動信号を出力し、前記第１トランジスタがオンの際に流れる電流に応じた電圧が前記出力電圧に応じた電圧となると、前記第１トランジスタをオフする前記駆動信号を出力する駆動信号出力回路と、前記判定回路が前記第１トランジスタの駆動を停止すると判定すると、前記第１トランジスタの駆動を停止し、前記判定回路が前記第１トランジスタの駆動を停止しないと判定すると、前記駆動信号に基づいて、前記第１トランジスタを駆動するバッファ回路と、前記目的レベルが第１レベルに変更された後、前記バッファ回路を動作させ、前記目的レベルが前記第１レベルより低い第２レベルに変更された後、前記判定回路が前記第１トランジスタの駆動を停止すると判定すると、前記バッファ回路の動作を停止させる制御回路と、を含む。 A second aspect of the power supply circuit according to the present invention, which solves the above-mentioned problems, is a power supply circuit that generates an output voltage from an input voltage, and includes a transformer including a primary coil, a secondary coil, and an auxiliary coil, a first transistor that controls a current flowing through the primary coil, and an integrated circuit that drives the first transistor and controls the output voltage to a target level. The integrated circuit includes a determination circuit that determines whether or not to stop driving the first transistor based on the output voltage, an oscillation circuit that outputs an oscillation signal, and a drive signal that turns on the first transistor based on the oscillation signal, and a voltage corresponding to the current flowing when the first transistor is on is the output voltage. a drive signal output circuit that outputs the drive signal to turn off the first transistor when the voltage reaches a voltage corresponding to the voltage of the first transistor; a buffer circuit that stops driving the first transistor when the determination circuit determines that the drive of the first transistor should be stopped, and drives the first transistor based on the drive signal when the determination circuit determines that the drive of the first transistor should not be stopped; and a control circuit that operates the buffer circuit after the target level is changed to a first level, and stops the operation of the buffer circuit when the determination circuit determines that the drive of the first transistor should be stopped after the target level is changed to a second level lower than the first level.
本発明によれば、出力電圧の目的レベルを低下させる際に低消費電力で動作できる集積回路を提供することができる。 The present invention provides an integrated circuit that can operate with low power consumption when lowering the target level of the output voltage.
本明細書及び添付図面の記載により、少なくとも以下の事項が明らかとなる。
＝＝＝＝＝本実施形態＝＝＝＝＝
図１は、本発明の一実施形態であるＡＣ－ＤＣコンバータ１０の構成の一例を示す図である。ＡＣ－ＤＣコンバータ１０は、商用電源の交流電圧Ｖａｃから出力電圧Ｖｏｕｔを生成し、出力電圧Ｖｏｕｔが目的レベルとなるよう制御するフライバック方式の電源回路である。なお、交流電圧Ｖａｃは、「入力電圧」に相当する。
At least the following points will become apparent from the description of this specification and the accompanying drawings.
== ...
1 is a diagram showing an example of the configuration of an AC-
＜＜＜ＡＣ－ＤＣコンバータ１０の概要＞＞＞
ＡＣ－ＤＣコンバータ１０は、入力ラインフィルタ２０、全波整流回路２１、コンデンサ２２，２６、トランス２３、制御ブロック２４、ダイオード２５、ツェナーダイオード２７，２８、発光ダイオード２９、スイッチ３０を含んで構成される。そして、ＡＣ－ＤＣコンバータ１０は、例えば、プリンターに含まれるモータ１１に電力を供給する。モータ１１は、ＡＣ－ＤＣコンバータ１０に接続された負荷であり、出力電圧Ｖｏｕｔが印加される。
<<<<Overview of AC-
The AC-
入力ラインフィルタ２０は、入力される所定の交流電圧Ｖａｃが印加されるノードと、全波整流回路２１（後述）と、の間に設けられ、商用電源からＡＣ－ＤＣコンバータ１０へのノイズを除去する回路である。なお、交流電圧Ｖａｃは、例えば、１００～２４０Ｖ、周波数が５０～６０Ｈｚの電圧である。
The
全波整流回路２１は、ノイズが除去された所定の交流電圧Ｖａｃを全波整流し、電圧Ｖｒｅｃとして、トランス２３の１次コイルＬ１及びコンデンサ２２に出力する。また、コンデンサ２２は、電圧Ｖｒｅｃを平滑化する。
The full-
トランス２３は、１次コイルＬ１と、１次コイルＬ１に磁気的に結合された２次コイルＬ２及び補助コイルＬ３とを有する。ここで、２次コイルＬ２及び補助コイルＬ３に生じる電圧は、１次コイルＬ１に生じる電圧とは極性が逆になるよう、２次コイルＬ２及び補助コイルＬ３は巻かれている。
The
制御ブロック２４は、トランス２３の１次側の１次コイルＬ１に流れるインダクタ電流ＩＬ１を制御することにより、トランス２３の２次側の２次コイルＬ２に生じる電圧を制御する。この結果、トランス２３の２次側に目的レベルの出力電圧Ｖｏｕｔが生成される。
The
ダイオード２５は、トランス２３の２次コイルＬ２からの電流を整流し、コンデンサ２６に供給する。コンデンサ２６は、ダイオード２５からの電流により充電されるため、コンデンサ２６の端子間には出力電圧Ｖｏｕｔが発生する。
ツェナーダイオード２７，２８、発光ダイオード２９は、ダイオード２５のカソードと接地との間に直列に設けられる。また、ツェナーダイオード２７，２８は、出力電圧Ｖｏｕｔに応じた電圧が逆方向電圧として印加されるよう、直列に接続されている。また、発光ダイオード２９は、ダイオード２５のカソードと、ツェナーダイオード２８のカソードとの間に設けられている。
Zener
ツェナーダイオード２７，２８は、逆方向電圧が印加されると、一定の電圧を出力する素子である。
発光ダイオード２９は、出力電圧Ｖｏｕｔと、ツェナーダイオード２８のカソードとの間の電圧に応じた強度の光を発光する素子である。
The light-
スイッチ３０は、ツェナーダイオード２７と並列に接続され、モータ１１を制御する装置（例えば、プリンター）（不図示）からの外部信号ＥｘＳｉｇに応じてオンオフされる。なお、スイッチ３０は、例えば、プリンターがスタンバイ状態となることに伴いモータ１１がスタンバイ状態になると、プリンターからの外部信号ＥｘＳｉｇに基づいてオンされる。また、スイッチ３０がオンされると、ツェナーダイオード２７に逆方向電圧が印加されなくなり、ツェナーダイオード２７が一定の電圧を出力しなくなるため、出力電圧Ｖｏｕｔと、ツェナーダイオード２８のカソードとの間の電圧差が大きくなる。電圧差が大きくなると、発光ダイオード２９はより強い強度の光を発する。
The
また、スイッチ３０がオフする場合、ツェナーダイオード２８のカソードの電圧は、ツェナーダイオード２７，２８がそれぞれ出力する電圧を加算した電圧（例えば、３２Ｖ）となる。この場合の出力電圧Ｖｏｕｔの目的レベルを第１レベルとする。一方、スイッチ３０がオンする場合、ツェナーダイオード２８のカソードの電圧は、ツェナーダイオード２８が出力する電圧（例えば、１２Ｖ）となる。この場合の出力電圧Ｖｏｕｔの目的レベルを第２レベルとする。
When the
＜＜＜制御ブロック２４の概要＞＞＞
制御ブロック２４は、ＡＣ－ＤＣコンバータ１０を制御するための回路ブロックである。制御ブロック２４は、パワートランジスタ４０、抵抗４１，４４，４６，５１，５２、制御ＩＣ４２、コンデンサ４３，４７，４９、ダイオード４５，５０、フォトトランジスタ４８を含んで構成される。
<<<<Overview of
The
パワートランジスタ４０は、モータ１１へ供給する電力を制御するためのＮＭＯＳトランジスタである。なお、本実施形態では、パワートランジスタ４０は、ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタであることとしたがこれに限られない。パワートランジスタ４０は、電力を制御できるトランジスタであれば、例えば、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイボーラトランジスタ）等であっても良い。また、パワートランジスタ４０は、「第１トランジスタ」に相当する。
The
抵抗４１は、パワートランジスタ４０がオンの際に１次コイルＬ１に流れるインダクタ電流ＩＬ１を検出するための抵抗であり、一端は、パワートランジスタ４０のソース電極に接続され、他端は、接地されている。
Resistor 41 is a resistor for detecting the inductor current IL1 that flows through the primary coil L1 when the
制御ＩＣ４２は、出力電圧Ｖｏｕｔのレベルが目的レベルとなるよう制御し、パワートランジスタ４０のスイッチングを制御する集積回路である。具体的には、制御ＩＣ４２は、インダクタ電流ＩＬ１、及び出力電圧Ｖｏｕｔに基づいて、パワートランジスタ４０を駆動する。
The
なお、制御ＩＣ４２の詳細については後述するが、制御ＩＣ４２には、端子ＣＳ，ＦＢ，ＯＵＴ，ＶＣＣが設けられている。なお、パワートランジスタ４０のゲート電極は、端子ＯＵＴに接続されている。また、実際の制御ＩＣ４２には、他の端子も設けられているが、説明の便宜上省略されている。
The
コンデンサ４３は、端子ＣＳと、接地との間に設けられ、パワートランジスタ４０がオンの際にパワートランジスタ４０にインダクタ電流ＩＬ１が流れることにより生じる抵抗４１の電圧が抵抗４４を介して印加される。なお、コンデンサ４３と抵抗４４は、ローパスフィルタを構成し、端子ＣＳの電圧Ｖｃｓを安定化させる。なお、端子ＣＳは、「第１端子」に相当し、抵抗４１は、「第１抵抗」に相当する。
ダイオード４５は、アノードが補助コイルＬ３に接続され、カソードは抵抗４６を介して端子ＣＳに接続される。したがって、コンデンサ４３（すなわち、端子ＣＳ）には、パワートランジスタ４０がオンの際に抵抗４１の電圧が印加され、パワートランジスタ４０がオフの際に補助コイルＬ３のコイル電圧Ｖａに応じた電圧が印加される。
The anode of the
コンデンサ４７は、端子ＦＢと、接地との間に設けられ、端子ＦＢの電圧Ｖｆｂを安定化させる。また、電圧Ｖｆｂは、出力電圧Ｖｏｕｔに応じた帰還電圧であり、端子ＦＢに印加される。なお、詳細は後述するが、制御ＩＣ４２は電圧Ｖｆｂに応じた周波数でパワートランジスタ４０をオンする。そして、通常、パワートランジスタ４０がオンする間に電圧Ｖｃｓが電圧Ｖｆｂを超えると、制御ＩＣ４２はパワートランジスタ４０をオフする。また、ここでは、制御ＩＣ４２は、電圧Ｖｃｓと電圧Ｖｆｂとを比較してパワートランジスタ４０をオフすることとしたが、電圧Ｖｃｓに応じた電圧と、電圧Ｖｆｂに応じた電圧とを比較してパワートランジスタ４０をオフすることとしてもよい。
フォトトランジスタ４８は、端子ＦＢと、接地との間に設けられ、トランス２３の２次側の発光ダイオード２９とともにフォトカプラを構成する。また、フォトトランジスタ４８は、発光ダイオード２９が発光する光の強度が強くなると、より大きなシンク電流Ｉａを端子ＦＢに流す。すなわち、フォトトランジスタ４８は、出力電圧Ｖｏｕｔが目的レベルに対してより高くなり、発光ダイオード２９からの光の強度がより強くなると、より大きなシンク電流Ｉａを端子ＦＢに流す。
The
コンデンサ４９は、端子ＶＣＣと、接地との間に設けられる。また、ダイオード５０は、アノードが補助コイルＬ３に接続され、カソードは抵抗５１を介して端子ＶＣＣに接続される。また、補助コイルＬ３に生じる電圧Ｖａは、ダイオード５０、抵抗５１を介してコンデンサ４９に印加され、コンデンサ４９の電圧は、制御ＩＣ４２の電源電圧Ｖｃｃとなる。なお、端子ＶＣＣには、パワートランジスタ４０がオフの際に補助コイルＬ３のコイル電圧Ｖａに応じた電圧、すなわちコンデンサ４９の電圧が印加される。なお、端子ＶＣＣは、「第２端子」に相当する。
抵抗５２は、パワートランジスタ４０のゲート電極に接続される端子ＯＵＴと、接地との間に抵抗４１を介して設けられる抵抗である。また、抵抗５２は、抵抗４１とともに、端子ＯＵＴがフローティング状態になった場合に、パワートランジスタ４０が誤ってオンされることを抑制するプルダウン抵抗である。なお、端子ＯＵＴは、「第３端子」に相当し、パワートランジスタ４０のゲート電極は、「制御電極」に相当し、抵抗５２は、「第２抵抗」に相当する。
ここで、詳細は後述するが、電圧Ｖｆｂは、出力電圧Ｖｏｕｔに応じて変化し、インダクタ電流ＩＬ１の電流値を決定する。すなわち、出力電圧Ｖｏｕｔは、インダクタ電流ＩＬ１の電流値を決定する。そして、インダクタ電流ＩＬ１の電流値の変化は、電圧Ｖａを変化させる。また、電圧Ｖａの変化は、パワートランジスタ４０がオフの際の電圧Ｖｃｓ、及び電源電圧Ｖｃｃを変化させる。
Here, as will be described in detail later, voltage Vfb changes according to output voltage Vout and determines the current value of inductor current IL1. In other words, output voltage Vout determines the current value of inductor current IL1. Changes in the current value of inductor current IL1 change voltage Va. Changes in voltage Va also change voltage Vcs when
したがって、出力電圧Ｖｏｕｔの目的レベルが第１レベル（例えば、３２Ｖ）から第２レベル（例えば、１２Ｖ）へ変化すると、パワートランジスタ４０がオフの際の電圧Ｖｃｓ、及び電源電圧Ｖｃｃも変化する。そのため、パワートランジスタ４０がオフの際の電圧Ｖｃｓ、及び電源電圧Ｖｃｃの変化を検出することで、出力電圧Ｖｏｕｔの目的レベルの変化を検出することができる。
Therefore, when the target level of the output voltage Vout changes from a first level (e.g., 32 V) to a second level (e.g., 12 V), the voltage Vcs when the
＜＜＜制御ＩＣ４２の構成＞＞＞
図２は、制御ＩＣ４２の構成の一例を示す図である。制御ＩＣ４２は、ＡＣ－ＤＣコンバータ１０が目的レベルの出力電圧Ｖｏｕｔを出力するよう、帰還電圧Ｖｆｂと、インダクタ電流ＩＬ１とに基づいて、パワートランジスタ４０を駆動電圧Ｖｇで駆動する。制御ＩＣ４２は、低電圧保護回路６０、抵抗６１、発振回路６２，６４、比較回路６３、駆動回路６５、スロープ補償回路６６、制御回路６７、レギュレータ６８、遅延回路６９を含んで構成される。なお、本実施形態において、出力電圧Ｖｏｕｔの目的レベルが第２レベルとなると、発振回路６２、スロープ補償回路６６、及び駆動回路６５中のバッファ回路８１（後述）は、適宜動作を停止される。これにより、制御ＩＣ４２は、目的レベルが低下すると、より低消費電力で動作する。
<<<Configuration of
2 is a diagram showing an example of the configuration of the
＝＝低電圧保護回路６０＝＝
低電圧保護回路（ＵＶＬＯ）６０は、電源電圧Ｖｃｃが第１所定電圧（例えば、６．５Ｖ）以下である場合、制御ＩＣ４２による駆動を停止させる。具体的には、低電圧保護回路６０は、電源電圧Ｖｃｃが第１所定電圧以下となると、制御ＩＣ４２をリセットするローレベル（以下、“Ｌ”レベルとする。）のリセット信号ｒｓｔを出力する。一方、低電圧保護回路６０は、電源電圧Ｖｃｃが第２所定電圧（例えば、１３Ｖ）より高い場合、ハイレベル（以下、“Ｈ”レベルとする。）の信号ｒｓｔを出力する。なお、「制御ＩＣ４２をリセットする」とは、電源電圧Ｖｃｃのレベルが第１所定電圧より低い場合に、制御ＩＣ４２が誤動作しないよう、“Ｌ”レベルの信号ｒｓｔに基づいて制御ＩＣ４２の動作（ここでは、駆動）を停止させることである。
Low
The low voltage protection circuit (UVLO) 60 stops the drive by the
＝＝抵抗６１＝＝
抵抗６１は、レギュレータ（不図示）が電源電圧Ｖｃｃに応じて生成する内部電圧Ｖｄｄが印加されるノードと端子ＦＢとの間に設けられ、フォトトランジスタ４８が流すシンク電流Ｉａに応じた帰還電圧Ｖｆｂを生成する。すなわち、出力電圧Ｖｏｕｔが目的レベルに対してより高くなり、シンク電流Ｉａが大きくなると、帰還電圧Ｖｆｂは低下する。また、出力電圧Ｖｏｕｔの目的レベルが第２レベルに変化すると、出力電圧Ｖｏｕｔは第２レベルに対して高い状態となるため、発光ダイオード２９からの光の強度が強くなり、フォトトランジスタ４８はより大きなシンク電流Ｉａを流す。結果として、出力電圧Ｖｏｕｔの目的レベルが第２レベルに変化すると、帰還電圧Ｖｆｂは低下することとなる。
==
The
＝＝発振回路６２＝＝
発振回路（ＯＳＣ）６２は、電圧Ｖｆｂに応じた周波数Ｆｓｗの発振信号ｃｌｋ１を出力する。具体的には、発振回路６２は、制御回路６７（後述）が“Ｌ”レベルの信号ｏｐｐ＿ｏを出力すると、電圧Ｖｆｂに応じた周波数Ｆｓｗ０～Ｆｓｗ１の発振信号ｃｌｋ１を出力する。一方、発振回路６２は、出力電圧Ｖｏｕｔの目的レベルが第２レベルとなり、制御回路６７が“Ｈ”レベルの信号ｏｐｐ＿ｏを出力すると、動作を停止する。なお、制御ＩＣ４２は、制御回路６７が“Ｌ”レベルの信号оｐｐ＿оを出力する場合、発振信号ｃｌｋ１に基づいてパワートランジスタ４０をオンする。また、本実施形態において、「動作を停止する」とは、対象の回路に流れる電流を遮断することを指す。
==
The oscillator circuit (OSC) 62 outputs an oscillation signal clk1 having a frequency Fsw according to the voltage Vfb. Specifically, when the control circuit 67 (described later) outputs a signal opp_o of the "L" level, the
また、発振信号ｃｌｋ１は、図３の（Ａ）に示すような発振信号である。具体的には、発振信号ｃｌｋ１は、発振信号ｃｌｋ１の周期を周期Ｔａとした場合、周期Ｔａに対するパワートランジスタ４０をオンするための期間で定まるデューティ比が５０％より大きい発振信号である。また、図３の（Ａ）では、発振信号ｃｌｋ１が、８０％のデューティ比の発振信号である場合を示している。
The oscillation signal clk1 is an oscillation signal as shown in FIG. 3A. Specifically, when the period of the oscillation signal clk1 is the period Ta, the oscillation signal clk1 is an oscillation signal with a duty ratio determined by the period for turning on the
＝＝比較回路６３＝＝
図２の比較回路６３は、帰還電圧Ｖｆｂに基づいて、パワートランジスタ４０の駆動を停止するか否かを判定する。具体的には、比較回路６３は、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆ＿ｓｔｐを下回ると、出力電圧Ｖｏｕｔを低下させるため、パワートランジスタ４０の駆動を停止する“Ｌ”レベルの信号ｓｔｏｐ＿ｆｂを出力する。一方、比較回路６３は、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆ＿ｓｔｐを上回っている場合、“Ｈ”レベルの信号ｓｔｏｐ＿ｆｂを出力する。
2 judges whether or not to stop driving the
図４は、帰還電圧Ｖｆｂが低下した場合に制御ＩＣ４２がパワートランジスタ４０の駆動を停止することを示す図である。出力電圧Ｖｏｕｔが目的レベルに対して高くなり、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆ＿ｓｔｐを下回る時刻ｔ０において、比較回路６３は、“Ｌ”レベルの信号ｓｔｏｐ＿ｆｂを出力する。そして、制御ＩＣ４２は、“Ｌ”レベルの信号ｓｔｏｐ＿ｆｂに基づいて駆動電圧Ｖｇによるパワートランジスタ４０の駆動を停止する。
Figure 4 shows that the
パワートランジスタ４０の駆動が停止し、出力電圧Ｖｏｕｔが低下すると、帰還電圧Ｖｆｂは上昇し、時刻ｔ１において、基準電圧Ｖｒｅｆ＿ｓｔｐを上回る。そして、比較回路６３は、“Ｈ”レベルの信号ｓｔｏｐ＿ｆｂを出力する。また、制御ＩＣ４２は、“Ｈ”レベルの信号ｓｔｏｐ＿ｆｂに基づいて駆動電圧Ｖｇによるパワートランジスタ４０の駆動を再開する。なお、比較回路６３は、「判定回路」に相当する。
When the drive of the
なお、図５の（Ａ）は、発振回路６２が帰還電圧Ｖｆｂに応じてどのように発振信号ｃｌｋ１の発振周波数Ｆｓｗ、すなわち、パワートランジスタ４０のスイッチング周波数を変化させるかを示す。図５の（Ａ）に示すように、帰還電圧Ｖｆｂが電圧Ｖｆｂｂを上回る場合、発振回路６２は、周波数Ｆｓｗ１（例えば、６５ｋＨｚ）の発振信号ｃｌｋ１を出力する。
Note that FIG. 5A shows how the
また、発振回路６２は、帰還電圧Ｖｆｂが電圧Ｖｆｂａ～Ｖｆｂｂの間にある場合、帰還電圧Ｖｆｂに応じて周波数Ｆｓｗ０～Ｆｓｗ１の間の発振信号ｃｌｋ１を出力する。さらに、発振回路６２は、帰還電圧Ｖｆｂが電圧Ｖｒｅｆ＿ｓｔｐ～Ｖｆｂａの間にある場合、周波数Ｆｓｗ０（例えば、２５ｋＨｚ）の発振信号ｃｌｋ１を出力する。
When the feedback voltage Vfb is between voltages Vfba and Vfbb, the
また、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆ＿ｓｔｐを下回る場合、発振回路６２は、周波数Ｆｓｗ０の発振信号ｃｌｋ１を出力する。しかしながら、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆ＿ｓｔｐを下回る場合、比較回路６３がパワートランジスタ４０の駆動を停止する“Ｌ”レベルの信号ｓｔｏｐ＿ｆｂを出力するため、パワートランジスタ４０のスイッチング周波数は０Ｈｚとなる。
When the feedback voltage Vfb falls below the reference voltage Vref_stp, the
このように、発振回路６２が発振信号ｃｌｋ１の発振周波数Ｆｓｗを変化させることにより、パワートランジスタ４０のスイッチング周期が変化する。また、出力電圧Ｖｏｕｔが目的レベルから高くなり、帰還電圧Ｖｆｂが低下すると、発振周波数Ｆｓｗが低下する。発振周波数Ｆｓｗが低くなり、スイッチング周期が長くなると、ＡＣ－ＤＣコンバータ１０は不連続動作を行うようになり、結果として出力電圧Ｖｏｕｔが低下し、目的レベルに近づくようになる。なお、発振回路６２は、「第１発振回路」に相当し、発振信号ｃｌｋ１は、「第１発振信号」に相当し、発振信号ｃｌｋ１の周波数は、「第１周波数」に相当する。
In this way, the
＝＝発振回路６４＝＝
図２の発振回路（ＯＳＣ）６４は、周波数Ｆｓｗ２（例えば、３２ｋＨｚ）の発振信号ｃｌｋ２を出力する。なお、発振信号ｃｌｋ２は、図３の（Ｂ）に示すような発振信号である。具体的には、発振信号ｃｌｋ２は、発振信号ｃｌｋ２の周期を周期Ｔｂとした場合、周期Ｔｂに対するパワートランジスタ４０をオンするための期間で定まるデューティ―比が５０％以下となる発振信号である。
==Oscillation Circuit 64==
The oscillator circuit (OSC) 64 in Fig. 2 outputs an oscillation signal clk2 of a frequency Fsw2 (e.g., 32 kHz). The oscillation signal clk2 is an oscillation signal as shown in Fig. 3B. Specifically, when the period of the oscillation signal clk2 is a period Tb, the oscillation signal clk2 is an oscillation signal having a duty ratio of 50% or less, which is determined by the period for turning on the
また、図３の（Ｂ）では、発振信号ｃｌｋ２が、５０％のデューティ比の発振信号である場合を示している。なお、詳細は後述するが、制御ＩＣ４２は、制御回路６７が“Ｈ”レベルの信号оｐｐ＿оを出力する場合、発振信号ｃｌｋ２に基づいてパワートランジスタ４０をオンする。
Also, FIG. 3B shows a case where the oscillation signal clk2 is an oscillation signal with a duty ratio of 50%. Note that, as will be described in detail later, when the
また、図５の（Ｂ）は、出力電圧Ｖｏｕｔが目的レベルに近く、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆ＿ｓｔｐより高い場合、発振信号ｃｌｋ２の発振周波数が周波数Ｆｓｗ２であることを示している。なお、発振回路６４は、「第２発振回路」に相当し、発振信号ｃｌｋ２は、「第２発振信号」に相当し、周波数Ｆｓｗ２は、「第２周波数」に相当する。また、発振回路６２，６４は、「発振回路」に相当し、発振信号ｃｌｋ１，ｃｌｋ２は、「発振信号」に相当する。
Also, FIG. 5B shows that when the output voltage Vout is close to the target level and the feedback voltage Vfb is higher than the reference voltage Vref_stp, the oscillation frequency of the oscillation signal clk2 is frequency Fsw2. Note that the oscillation circuit 64 corresponds to the "second oscillation circuit", the oscillation signal clk2 corresponds to the "second oscillation signal", and the frequency Fsw2 corresponds to the "second frequency". Also, the
＝＝駆動回路６５＝＝
図２の駆動回路６５は、発振信号ｃｌｋ１又はｃｌｋ２と、帰還電圧Ｖｆｂと、電圧Ｖｃｓとに基づいてパワートランジスタ４０を駆動する駆動電圧Ｖｇを出力する。具体的には、駆動回路６５は、出力電圧Ｖｏｕｔの目的レベルが第１レベルの場合、発振信号ｃｌｋ１に基づいてパワートランジスタ４０をオンする駆動電圧Ｖｇを出力する。また、駆動回路６５は、出力電圧Ｖｏｕｔの目的レベルが第２レベルの場合、発振信号ｃｌｋ２に基づいてパワートランジスタ４０をオンする駆動電圧Ｖｇを出力する。一方、駆動回路６５は、電圧Ｖｃｓが帰還電圧Ｖｆｂとなると、パワートランジスタ４０をオフする駆動電圧Ｖｇを出力する。駆動回路６５は、図６に示すように、駆動信号出力回路８０、及びバッファ回路８１を含んで構成される。
==
The
＝＝＝駆動信号出力回路８０＝＝＝
駆動信号出力回路８０は、発振信号ｃｌｋ１又はｃｌｋ２と、帰還電圧Ｖｆｂと、電圧Ｖｃｓとに基づいてパワートランジスタ４０を駆動する駆動信号ＩＮを出力する。具体的には、駆動信号出力回路８０は、発振信号ｃｌｋ１又はｃｌｋ２に基づいて、パワートランジスタ４０をオンする“Ｈ”レベルの駆動信号ＩＮを出力する。一方、駆動信号出力回路８０は、パワートランジスタ４０がオンの際の電圧Ｖｃｓが帰還電圧Ｖｆｂとなると、パワートランジスタ４０をオフする“Ｌ”レベルの駆動信号ＩＮを出力する。
Drive
The drive
また、駆動信号出力回路８０は、セレクタ９０、ワンショット回路９１、ＳＲフリップフロップ９２、ＯＲ回路９３、比較回路９４、ＡＮＤ回路９５、ソフトスタート回路９６を含んで構成される。
The drive
＝＝＝＝セレクタ９０＝＝＝＝
セレクタ９０は、制御回路６７（後述）からの信号оｐｐ＿оに基づいて発振信号ｃｌｋ１又はｃｌｋ２のうちの何れかを発振信号Ｖｏｓｃとして出力する。具体的には、セレクタ９０は、“Ｌ”レベルの信号оｐｐ＿оが入力されると、発振信号ｃｌｋ１を発振信号Ｖｏｓｃとして出力する。一方、セレクタ９０は、“Ｈ”レベルの信号оｐｐ＿оが入力されると、発振信号ｃｌｋ２を発振信号Ｖｏｓｃとして出力する。
====
The
＝＝＝＝ワンショット回路９１＝＝＝＝
ワンショット回路（Ｏｎｅｓｈｏｔ）９１は、発振信号Ｖｏｓｃの立ち上がりで、パルス信号Ｓｓを出力する回路である。
====One-
The one-
＝＝＝＝ＳＲフリップフロップ９２＝＝＝＝
ＳＲフリップフロップ９２は、ワンショット回路９１がパルス信号Ｓｓを出力すると、“Ｈ”レベルの信号Ｖｐ１を出力する。一方、詳細は後述するが、ＳＲフリップフロップ９２は、比較回路９４が“Ｈ”レベルの信号Ｓｒを出力すると、“Ｌ”レベルの信号Ｖｐ１を出力する。
====SR Flip-
The SR flip-
＝＝＝＝ＯＲ回路９３＝＝＝＝
ＯＲ回路９３は、パルス信号Ｓｓと、信号Ｖｐ１との論理和をとり、信号Ｓｄｒｖとして出力する。すなわち、パルス信号Ｓｓ又は信号Ｖｐ１が“Ｈ”レベルとなると、“Ｈ”レベルの信号Ｓｄｒｖを出力する。一方、ＯＲ回路９３は、パルス信号Ｓｓ及び信号Ｖｐ１が“Ｌ”レベルとなると、“Ｌ”レベルの信号Ｓｄｒｖを出力する。
====OR
The OR
＝＝＝＝比較回路９４＝＝＝＝
比較回路９４は、電圧Ｖｃｓ，Ｖｆｂを比較し、パワートランジスタ４０をオフするための“Ｈ”レベルの信号Ｓｒを出力する。具体的には、比較回路９４は、パワートランジスタ４０がオンの際の電圧Ｖｃｓが電圧Ｖｆｂより高くなると、“Ｈ”レベルの信号Ｓｒを出力する回路である。一方、比較回路９４は、パワートランジスタ４０がオンの際の電圧Ｖｃｓが電圧Ｖｆｂより低い場合、“Ｌ”レベルの信号Ｓｒを出力する。なお、電圧Ｖｃｓを生成するコンデンサ４３は、パワートランジスタ４０がオンされるタイミングで、放電回路（不図示）により、放電される。
The
＝＝＝＝ＡＮＤ回路９５＝＝＝＝
ＡＮＤ回路９５は、信号Ｄ＿ｍａｘ（すなわち、発振信号Ｖｏｓｃ）及び信号ｒｓｔ，ｓｔｏｐ＿ｆｂ，Ｓｄｒｖの論理積を演算し駆動信号ＩＮとして出力する。具体的には、ＡＮＤ回路９５は、“Ｈ”レベルの信号ｒｓｔ，ｓｔｏｐ＿ｆｂが入力されると、発振信号Ｖｏｓｃ及び信号Ｓｄｒｖに基づいて駆動信号ＩＮを出力する。
====AND
The AND
また、通常、“Ｈ”レベルの発振信号Ｖｏｓｃである信号Ｄ＿ｍａｘが入力される期間は、“Ｈ”レベルの信号Ｓｄｒｖが入力される期間より長いため、ＡＮＤ回路９５は、信号Ｓｄｒｖ基づいて駆動信号ＩＮを出力する。
Also, since the period during which the signal D_max, which is the "H" level oscillation signal Vosc, is input, is usually longer than the period during which the "H" level signal Sdrv is input, the AND
一方、例えば、不具合が生じ、“Ｈ”レベルの信号Ｄ＿ｍａｘが入力される期間が“Ｈ”レベルの信号Ｓｄｒｖが入力される期間より短くなると、ＡＮＤ回路９５は、“Ｌ”レベルの信号Ｄ＿ｍａｘに基づいて“Ｌ”レベルの駆動信号ＩＮを出力する。すなわち、信号Ｄ＿ｍａｘは、パワートランジスタ４０をオンするための期間（例えば、パワートランジスタ４０がオンする最大期間）を定めるための信号である。なお、この場合、不具合とは、ＡＣ－ＤＣコンバータ１０において、例えば、帰還電圧Ｖｆｂや、電圧Ｖｃｓの検出に用いられる素子の不具合のことを指す。
On the other hand, for example, if a malfunction occurs and the period during which the "H" level signal D_max is input becomes shorter than the period during which the "H" level signal Sdrv is input, the AND
また、ＡＮＤ回路９５は、“Ｌ”レベルの信号ｒｓｔ又は信号ｓｔｏｐ＿ｆｂが入力されると、“Ｌ”レベルの駆動信号ＩＮを出力する。
In addition, when the AND
＝＝＝＝ソフトスタート回路９６＝＝＝＝
ソフトスタート回路（ＳＳ）９６は、交流電圧ＶａｃがＡＣ－ＤＣコンバータ１０に印加され、電源電圧Ｖｃｃが上昇すると、段階的に変化する電圧Ｖｓｓを出力する。具体的には、低電圧保護回路６０が制御ＩＣ４２のリセットを解除する信号ｒｓｔを出力すると、ソフトスタート回路９６は、段階的に上昇する電圧Ｖｓｓを出力する。そして、リセットが解除されてから所定期間が経過すると、ソフトスタート回路９６は、電圧Ｖｓｓを、少なくとも帰還電圧Ｖｆｂより高い電圧（例えば、電圧Ｖｄｄ）とする。なお、ソフトスタート回路９６は、電圧Ｖｓｓを段階的に上昇させるべく、所定期間を計時するカウンタを含んでいる。そして、発振信号ｃｌｋ２は、このカウンタを動作させるクロック信号として使用される。
====
When the AC voltage Vac is applied to the AC-
また、比較回路９４は、電圧Ｖｃｓが、帰還電圧Ｖｆｂ又は電圧Ｖｓｓのうちの低い方を超えると、“Ｈ”レベルの信号Ｓｒを出力する。したがって、リセットが解除されてから所定期間が経過するまでは、段階的に上昇する電圧Ｖｓｓが帰還電圧Ｖｆｂより低い。そして、段階的に上昇する電圧Ｖｓｓにより、パワートランジスタ４０がオフされるタイミングが決定されるため、パワートランジスタ４０がオンされる期間は段階的に長くなる。これにより、出力電圧ＶｏｕｔはＡＣ－ＤＣコンバータ１０の起動時徐々に上昇することになる。
Furthermore, the
＝＝＝バッファ回路８１＝＝＝
バッファ回路８１は、駆動信号ＩＮに基づいて、パワートランジスタ４０を駆動する駆動電圧Ｖｇを出力する。具体的には、バッファ回路８１は、図２の比較回路６３がパワートランジスタ４０の駆動を停止しないと判定すると、“Ｈ”レベルの駆動信号ＩＮに基づいて、パワートランジスタ４０をオンする駆動電圧Ｖｇを出力する、一方、バッファ回路８１は、バッファ回路８１は、比較回路６３がパワートランジスタ４０の駆動を停止しないと判定すると、“Ｌ”レベルの駆動信号ＩＮに基づいて、パワートランジスタ４０をオフする駆動電圧Ｖｇを出力する。また、バッファ回路８１は、比較回路６３がパワートランジスタ４０の駆動を停止すると判定すると、パワートランジスタ４０の駆動を停止する。なお、バッファ回路８１の動作の詳細については、後述する。
The
＝＝スロープ補償回路６６＝＝
図２のスロープ補償回路（ＳＬＯＰＥ）６６は、いわゆるサブハーモニック発振を抑制するため、電圧Ｖｃｓを補償した電圧Ｖｃｓ＿ｃｏｍｐを生成する。具体的には、スロープ補償回路６６は、パワートランジスタ４０がオンしてからの経過時間に応じた電流を端子ＣＳを介して抵抗４１に出力する。
==
2 generates a voltage Vcs_comp by compensating for the voltage Vcs in order to suppress so-called subharmonic oscillation. Specifically, the
一方、スロープ補償回路６６は、パワートランジスタ４０がオフすると、電流の出力を停止する。スロープ補償回路６６は、インダクタ電流ＩＬ１により生じる電圧Ｖｃｓを補償し、パワートランジスタ４０がオフされるタイミングを早め、サブハーモニック発振が生じることを抑制する。また、以下では、電圧Ｖｃｓ＿ｃｏｍｐも電圧Ｖｃｓと称する。なお、電圧Ｖｃｓは、「第１電圧」に相当し、電圧Ｖｃｓ＿ｃｏｍｐは、「第２電圧」に相当する。
On the other hand, the
また、制御回路６７（後述）が“Ｌ”レベルの信号оｐｐ＿оを出力すると、発振信号ｃｌｋ１に基づいてパワートランジスタ４０が駆動される。この場合、パワートランジスタ４０の最大オン期間がスイッチング周期の８０％となり得るため、サブハーモニック発振が発生する可能性がある。
When the control circuit 67 (described later) outputs a signal оpp_о at the "L" level, the
一方、制御回路６７が“Ｈ”レベルの信号оｐｐ＿оを出力する場合、発振信号ｃｌｋ２に基づいてパワートランジスタ４０が駆動される。この場合、発振信号ｃｌｋ２は５０％のデューティの発振信号であり、パワートランジスｔ４０の最大オン期間がスイッチング周期の５０％以下となるため、サブハーモニック発振は発生しない。したがって、制御回路６７が“Ｈ”レベルのｏｐｐ＿оを出力する場合、スロープ補償回路６６は、動作を停止される。
On the other hand, when the
＝＝制御回路６７＝＝
図２の制御回路６７は、出力電圧Ｖｏｕｔの目的レベルが第１レベルから第２レベルに低下したことを検出し、制御ＩＣ４２の各種回路（後述）の動作を制御する。具体的には、制御回路６７は、パワートランジスタ４０がオフの際の電圧Ｖｃｓが第１所定レベルより低いか、又は電圧Ｖｃｃが第２所定レベルより低い場合、目的レベルが低下したことを示す“Ｈ”レベルの信号оｐｐ＿оを出力する。なお、詳細は後述するが、電圧Ｖｃｓ，Ｖｃｃは、出力電圧Ｖｏｕｔの目的レベルが第２レベルとなり、図１の補助コイルＬ３からのコイル電圧Ｖａが低下すると低下する。
The
一方、制御回路６７は、パワートランジスタ４０がオフの際の電圧Ｖｃｓが第１所定レベルより高く、かつ電圧Ｖｃｃが第２所定レベルより高い場合、目的レベルが低下していないことを示す“Ｌ”レベルの信号оｐｐ＿оを出力する。制御回路６７は、検出回路７０，７１、及びＯＲ回路７２を含んで構成される。
On the other hand, when the voltage Vcs when the
＝＝＝検出回路７０＝＝＝
検出回路（ＤＥＴ）７０は、端子ＣＳの電圧Ｖｃｓに基づいて、出力電圧Ｖｏｕｔの目的レベルが変更されたことを検出する。具体的には、検出回路７０は、パワートランジスタ４０がオフの際（すなわち、信号Ｓｄｒｖが“Ｌ”レベルの際）の電圧Ｖｃｓが基準電圧ＶＲＥＦ０より低い期間が所定期間ｔｐ継続すると、“Ｈ”レベルの信号ｏｐｐ１＿ｏをＯＲ回路７２に出力する。なお、基準電圧ＶＲＥＦ０は、第１所定レベルに応じた基準電圧である。
The detection circuit (DET) 70 detects that the target level of the output voltage Vout has been changed based on the voltage Vcs of the terminal CS. Specifically, when the voltage Vcs is lower than the reference voltage VREF0 for a predetermined period tp while the
一方、検出回路７０は、パワートランジスタ４０がオフの際の電圧Ｖｃｓが基準電圧ＶＲＥＦ０より高くなると、“Ｌ”レベルの信号ｏｐｐ１＿ｏをＯＲ回路７２に出力する。なお、電圧Ｖｃｓを生成するコンデンサ４３は、パワートランジスタ４０がオンされるタイミングで、放電回路（不図示）により、放電される。
On the other hand, when the voltage Vcs when the
＝＝＝検出回路７１＝＝＝
検出回路（ＤＥＴ）７１は、端子ＶＣＣの電源電圧Ｖｃｃに基づいて、出力電圧Ｖｏｕｔの目的レベルが変更されたことを検出する。具体的には、検出回路７１は、電源電圧Ｖｃｃが基準電圧ＶＲＥＦ１より低くなると、“Ｈ”レベルの信号ｏｐｐ２＿ｏをＯＲ回路７２に出力する。なお、基準電圧ＶＲＥＦ１は、第２所定レベルに応じた基準電圧である。
The detection circuit (DET) 71 detects that the target level of the output voltage Vout has been changed based on the power supply voltage Vcc of the terminal VCC. Specifically, when the power supply voltage Vcc becomes lower than the reference voltage VREF1, the
一方、検出回路７１は、電源電圧Ｖｃｃが基準電圧ＶＲＥＦ１より高くなると、“Ｌ”レベルの信号ｏｐｐ２＿ｏを出力する。また、ＯＲ回路７２は、信号оｐｐ１＿о，ｏｐｐ２＿оの論理和を演算し、信号оｐｐ＿оとして出力する。
On the other hand, when the power supply voltage Vcc becomes higher than the reference voltage VREF1, the
このように、検出回路７０は、電圧Ｖｃｓに基づいて、目的レベルが変更されたことを検出し、検出回路７１は、電圧Ｖｃｃに基づいて、目的レベルが変更されたことを検出する。また、検出回路７０，７１の何れが先に目的レベルの低下を検出するかは、回路の動作状態により変化する。したがって、検出回路７０，７１を設けることにより、目的レベルの低下をより適切に検出できるようになる。
In this way,
なお、目的レベルが第１レベル「に変更された後」とは、制御回路６７が“Ｌ”レベルの信号оｐｐ＿оを出力した後のことを指し、目的レベルが第２レベル「に変更された後」とは、制御回路６７が“Ｈ”レベルの信号оｐｐ＿оを出力した後のことを指す。また、制御回路６７の動作の詳細については後述する。
Note that "after" the target level is changed to the first level refers to after the
また、信号ｏｐｐ＿ｏが“Ｌ”レベルである場合の制御ＩＣ４２の動作モードを“通常モード”とし、信号ｏｐｐ＿ｏが“Ｈ”レベルである場合の制御ＩＣ４２の動作モードを“低出力モード”とする。なお、制御回路６７は、「制御回路」に相当し、検出回路７０は、「第１検出回路」に相当し、検出回路７１は、「第２検出回路」に相当し、ＯＲ回路７２は、「回路」に相当する。また、基準電圧ＶＲＥＦ０は、「第１所定レベル」に相当し、基準電圧ＶＲＥＦ１は、「第２所定レベル」に相当する。
When signal opp_o is at "L" level, the operation mode of
＝＝レギュレータ６８＝＝
レギュレータ（ＲＥＧ）６８は、電源電圧Ｖｃｃからバッファ回路８１の制御回路２００（後述）の電源電圧ＶＤＲＶを生成する。
==
A regulator (REG) 68 generates a power supply voltage VDRV for a control circuit 200 (described later) of the
＝＝遅延回路６９＝＝
遅延回路（ＤＥＬＡＹ）６９は、制御ＩＣ４２が“低出力モード”にあり、パワートランジスタ４０の駆動を停止する際に、レギュレータ６８の動作を停止する。具体的には、遅延回路６９は、“Ｈ”レベルの信号оｐｐ＿о及び“Ｌ”レベルの信号ｓｔｏｐ＿ｆｂに基づいて、所定の遅延時間Ｄ経過後、レギュレータ６８に電源電圧ＶＤＲＶの出力を停止させる“Ｈ”レベルの信号ＶＤＲＶ＿оｆｆを出力する。
==
The delay circuit (DELAY) 69 stops the operation of the
一方、遅延回路６９は、“Ｌ”レベルの信号оｐｐ＿о、又は“Ｈ”レベルの信号ｓｔｏｐ＿ｆｂに基づいて、“Ｌ”レベルの信号ＶＤＲＶ＿оｆｆを出力する。言い換えると、出力電圧Ｖｏｕｔの目的レベルが第２レベルとなり、比較回路６３がパワートランジスタ４０の駆動を停止すると判定すると、制御回路６７は、レギュレータ６８に電源電圧ＶＤＲＶの出力を停止させ、バッファ回路８１の動作を停止させる。具体的には、比較回路６３、駆動回路６５、制御回路６７、レギュレータ６８、及び遅延回路６９は、図７に示すように動作する。
On the other hand, the
＜＜レギュレータ６８及び遅延回路６９の動作＞＞
図７は、信号ｏｐｐ＿ｏ及び帰還電圧Ｖｆｂに基づくレギュレータ６８の動作の一例を示す図である。なお、時刻ｔ１０以前において、モータ１１を制御する装置は“Ｌ”レベルの信号ＥｘＳｉｇを出力し、スイッチ３０をオフしているものとする。また、時刻ｔ１０以前において、出力電圧Ｖｏｕｔは上昇しており、帰還電圧Ｖｆｂは低下しつつあるものとする。
<<Operation of
7 is a diagram showing an example of the operation of the
帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆ＿ｓｔｐを下回る時刻ｔ１０において、比較回路６３は、“Ｌ”レベルの信号ｓｔｏｐ＿ｆｂを出力し、駆動回路６５はパワートランジスタ４０の駆動を停止する。この場合、制御回路６７は“Ｌ”レベルの信号ｏｐｐ＿оを出力しているため、遅延回路６９は、“Ｌ”レベルの信号ＶＤＲＶ＿оｆｆを出力する。そのため、レギュレータ６８は、電源電圧ＶＤＲＶを出力し続ける。
At time t10 when the feedback voltage Vfb falls below the reference voltage Vref_stp, the
駆動回路６５がパワートランジスタ４０の駆動を停止したことで出力電圧Ｖｏｕｔが低下し、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆ＿ｓｔｐを上回る時刻ｔ１１において、比較回路６３は“Ｈ”レベルの信号ｓｔｏｐ＿ｆｂを出力する。駆動回路６５はパワートランジスタ４０の駆動を再開する。
When the
モータ１１を制御する装置（例えば、プリンタ）がスイッチ３０をオンする信号ＥｘＳｉｇを出力する時刻ｔ１２において、出力電圧Ｖｏｕｔの目的レベルは第２レベルとなる。これにより、出力電圧Ｖｏｕｔが第２レベルに対して高くなるため帰還電圧Ｖｆｂは低下する。
At time t12 when the device (e.g., a printer) that controls the
制御回路６７が目的レベルの低下を検出する時刻ｔ１３において、制御回路６７は“Ｈ”レベルの信号оｐｐ＿оを出力する。この際、制御ＩＣ４２は、“通常モード”から“低出力モード”に遷移する。ここで、パワートランジスタ４０がオフする期間における電圧Ｖｃｓが基準電圧ＶＲＥＦ０より低い期間が所定期間ｔｐ継続した、又は電圧Ｖｃｃが基準電圧ＶＲＥＦ１より低くなったため、制御回路６７は、“Ｈ”レベルの信号оｐｐ＿оを出力する。
At time t13 when the
帰還電圧Ｖｆｂが低下し基準電圧Ｖｒｅｆ＿ｓｔｐを下回る時刻ｔ１４において、比較回路６３は、“Ｌ”レベルの信号ｓｔｏｐ＿ｆｂを出力する。そして、制御ＩＣ４２は、パワートランジスタ４０の駆動を停止する。
At time t14 when the feedback voltage Vfb drops below the reference voltage Vref_stp, the
時刻ｔ１４から所定の遅延期間Ｄが経過した時刻ｔ１５において、遅延回路６９は、“Ｈ”レベルの信号ＶＤＲＶ＿оｆｆを出力する。これにより、レギュレータ６８は、電源電圧ＶＤＲＶの出力を停止する。
At time t15, when a predetermined delay period D has elapsed since time t14, the
パワートランジスタ４０の駆動を停止することにより出力電圧Ｖｏｕｔが低下し、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆ＿ｓｔｐを上回る時刻ｔ１６において、比較回路６３は、“Ｈ”レベルの信号ｓｔｏｐ＿ｆｂを出力する。これにより、遅延回路６９は“Ｌ”レベルの信号ＶＤＲＶ＿оｆｆを出力し、レギュレータ６８は、電源電圧ＶＤＲＶの出力を再開する。その後、駆動回路６５は、パワートランジスタ４０の駆動を再開する。
When the drive of the
＜＜＜“通常モード”時の制御ＩＣ４２の動作＞＞＞
図８は、制御ＩＣ４２が“通常モード”で動作する場合のＡＣ－ＤＣコンバータ１０及び制御ＩＣ４２の主要な波形の一例を示す図である。なお、制御ＩＣ４２は“通常モード”で動作しているため、出力電圧Ｖｏｕｔは第１レベルに維持されているものとする。また、帰還電圧Ｖｆｂは、基準電圧Ｖｒｅｆ＿ｓｔｐより高く、図６のワンショット回路９１は、パルス信号Ｓｓを出力するものとする。また、図１の抵抗４１に生じる電圧を電圧Ｖｂとし、ダイオード４５のカソードの電圧を電圧Ｖｃとする。また、電圧Ｖｃは、抵抗４６を介してコンデンサ４３に印加される。また、ＡＣ－ＤＣコンバータ１０は、第１レベル（例えば、３２Ｖ）の出力電圧Ｖｏｕｔをモータ１１に印加している。
<<<<Operation of
FIG. 8 is a diagram showing an example of main waveforms of the AC-
電圧Ｖｆｂに応じた周波数Ｆｓｗを有する発振信号ｃｌｋ１に基づいて、図２のセレクタ９０が“Ｈ”レベルの発振信号Ｖｏｓｃを出力する時刻ｔ２０において、ワンショット回路９１は、パルス信号Ｓｓを出力する。そして、ＯＲ回路９３は、パルス信号Ｓｓを受けると、“Ｈ”レベルのＳｄｒｖを出力し、ＳＲフリップフロップ９２は、パルス信号Ｓｓを受けると、“Ｈ”レベルの信号Ｖｐ１を出力する。
At time t20 when the
これにより、パワートランジスタ４０はオンされ、インダクタ電流ＩＬ１が１次コイルＬ１に流れる。そして、インダクタ電流ＩＬ１がパワートランジスタ４０に流れると、抵抗４１にはインダクタ電流ＩＬ１に応じた電圧Ｖｂが生じる。インダクタ電流ＩＬの増加に応じて抵抗４１に生じる電圧Ｖｂは上昇するため、電圧Ｖｃｓは徐々に上昇する。
As a result, the
また、インダクタ電流ＩＬ１が１次コイルＬ１に流れると、１次コイルＬ１に生じる電圧と逆極性のコイル電圧Ｖａが補助コイルＬ３に生じる。 In addition, when the inductor current IL1 flows through the primary coil L1, a coil voltage Va of opposite polarity to the voltage generated in the primary coil L1 is generated in the auxiliary coil L3.
この時、電圧Ｖａは負電圧であるため、ダイオード４５及び抵抗４６を介してコンデンサ４３に電流が流れず、補助コイルＬ３はコンデンサ４３を充電しない。
At this time, since voltage Va is a negative voltage, no current flows through
電圧Ｖｃｓが上昇し、電圧Ｖｆｂとなる時刻ｔ２１において、比較回路９４は、“Ｈ”レベルの信号Ｓｒを出力する。これにより、ＳＲフリップフロップ９２は、“Ｌ”レベルの信号Ｖｐ１を出力し、ＯＲ回路９３は、“Ｌ”レベルの信号Ｓｄｒｖを出力する。よって、パワートランジスタ４０はオフされる。また、パワートランジスタ４０がオフすると、インダクタ電流ＩＬ１は１次コイルＬ１に流れない。
At time t21 when the voltage Vcs rises to voltage Vfb, the
インダクタ電流ＩＬ１が１次コイルＬ１に流れなくなると、１次コイルＬ１に生じる電圧は、パワートランジスタ４０がオンする際と逆極性の電圧となる。そのため、補助コイルＬ３に生じる電圧Ｖａは、正電圧となる。そして、インダクタ電流ＩＬ１が流れないため、電圧Ｖｂは０Ｖとなる。
When the inductor current IL1 stops flowing through the primary coil L1, the voltage generated in the primary coil L1 becomes a voltage of the opposite polarity to that when the
この時、電圧Ｖａは正電圧であるため、電圧Ｖａがダイオード４５及び抵抗４６を介して伝達される電圧Ｖｃは正電圧となり、電圧Ｖｃは、コンデンサ４３に印加され、補助コイルＬ３に生じる電圧Ｖａによりコンデンサ４３は充電される。また、電圧Ｖｂが０Ｖであるため、電圧Ｖｃｓは、電圧Ｖｃとなり、基準電圧ＶＲＥＦ０より高くなる。
At this time, since voltage Va is a positive voltage, voltage Vc transmitted from voltage Va via
また、電圧Ｖａは、制御ＩＣ４２の電源電圧Ｖｃｃを生成するための電圧としても利用されるため、電圧Ｖｂにより生じる電圧Ｖｃｓよりも高い。また、出力電圧Ｖｏｕｔが変化するとインダクタ電流ＩＬ１が変化し、電圧Ｖａは伴に変化するので、パワートランジスタ４０がオフの際の電圧Ｖｃｓも変化する。
In addition, voltage Va is also used to generate the power supply voltage Vcc of the
セレクタ９０が“Ｈ”レベルの発振信号Ｖｏｓｃを出力する時刻ｔ２２以降において、時刻ｔ２０から時刻ｔ２２までの動作が繰り返される。
After time t22 when the
このように、時刻ｔ２０～ｔ２１において、コンデンサ４３は、インダクタ電流ＩＬ１に応じて抵抗４１に生じる電圧Ｖｂにより充電される。結果として、電圧Ｖｃｓはインダクタ電流ＩＬ１に応じた電圧となる。
In this way, from time t20 to time t21, the
一方、時刻ｔ２１～ｔ２２において、インダクタ電流ＩＬ１は流れないため、コンデンサ４３は、電圧Ｖｂにより充電されず、補助コイルＬ３に生じる電圧Ｖａにより充電される。また、出力電圧Ｖｏｕｔの目的レベルは第１レベルであるため、電圧Ｖａは高い。結果として、時刻ｔ２１～ｔ２２の電圧Ｖｃｓは時刻ｔ２０～ｔ２１の電圧Ｖｃｓ及び基準電圧ＶＲＥＦ０より高い電圧となる。
On the other hand, from time t21 to t22, the inductor current IL1 does not flow, so the
＜＜＜モードが遷移する場合の制御ＩＣ４２の動作＞＞＞
＝＝＝“通常モード”から“低出力モード”への遷移＝＝＝
図９は、“通常モード”から“低出力モード”へ遷移する際の制御ＩＣ４２の動作の一例を示す図である。なお、帰還電圧Ｖｆｂは基準電圧Ｖｒｅｆ＿ｓｔｐより低くなることはないものとする。また、説明の便宜上、信号Ｓｄｒｖの周期は実際の動作の場合の周期とは異なっている。
<<<<Operation of
===Transition from "Normal Mode" to "Low Power Mode"===
9 is a diagram showing an example of the operation of the
時刻ｔ３０において、ワンショット回路９１がパルス信号Ｓｓを出力すると、ＯＲ回路９３は、“Ｈ”レベルの信号Ｓｄｒｖを出力する。これにより、パワートランジスタ４０はオンされる。その後、ＡＣ－ＤＣコンバータ１０において、外部信号ＥｘＳｉｇによってスイッチ３０がオンされると、出力電圧Ｖｏｕｔは、第２レベル（例えば、１２Ｖ）となるように、低下し始める。
At time t30, when the one-
パワートランジスタ４０がオンの際の電圧Ｖｃｓが電圧Ｖｆｂとなる時刻ｔ３１において、比較回路９４は、“Ｈ”レベルの信号Ｓｒを出力する。そして、ＳＲフリップフロップ９２は、“Ｌ”レベルの信号Ｖｐ１を出力し、ＯＲ回路９３は、“Ｌ”レベルの信号Ｓｄｒｖを出力する。これにより、パワートランジスタ４０は、オフされる。
At time t31 when the voltage Vcs becomes the voltage Vfb when the
パワートランジスタ４０がオフされると、電圧Ｖｃｓは、補助コイルＬ３からダイオード４５及び抵抗４６を介して充電される。この時、出力電力Ｐｏｕｔが低下し始め、出力電圧Ｖｏｕｔも、第１レベル（例えば、３２Ｖ）からやや低下しており、パワートランジスタ４０がオンの際のインダクタ電流ＩＬ１も大きい。そのため、補助コイルＬ３のコイル電圧Ｖａも大きく、パワートランジスタ４０がオフの際の電圧Ｖｃｓは、基準電圧ＶＲＥＦ０より高い。
When the
この時、発光ダイオード２９は、スイッチ３０がオンされることにより、出力電圧Ｖｏｕｔと、ツェナーダイオード２８のカソードとの間の電圧が大きくなるので、発光する光の強度が強くなる。これにより、フォトトランジスタ４８は、大きなシンク電流Ｉａを流し、結果として電圧Ｖｆｂは低下する。また、電圧Ｖｆｂが電圧Ｖｆｂａより低下することにより、ワンショット回路９１は、周波数Ｆｓｗ０のパルス信号Ｓｓを出力し始める。
At this time, the light-emitting
出力電圧Ｖｏｕｔが第２レベル（例えば、１２Ｖ）となり、パワートランジスタ４０がオンする際の電圧Ｖｃｓが、低下した電圧Ｖｆｂとなる時刻ｔ３２において、時刻ｔ３１と同様にパワートランジスタ４０はオフされる。この時、電圧Ｖｃｓは、補助コイルＬ３からのコイル電圧Ｖａにより充電されるが、すでに出力電力Ｐｏｕｔが低下し、出力電圧Ｖｏｕｔも低下しているため、補助コイルＬ３のコイル電圧Ｖａも小さくなり、パワートランジスタ４０がオフの際の電圧Ｖｃｓは、基準電圧ＶＲＥＦ０より低い。
At time t32, when the output voltage Vout becomes the second level (e.g., 12 V) and the voltage Vcs when the
時刻ｔ３２からパワートランジスタ４０がオフの際の電圧Ｖｃｓが基準電圧ＶＲＥＦ０より低い期間が所定期間ｔｐ継続した時刻ｔ３３において、検出回路７０は、“Ｈ”レベルの信号ｏｐｐ１＿ｏを出力する。そのため、制御回路６７は“Ｈ”レベルの信号оｐｐ＿оを出力する。これにより、発振回路６２及びスロープ補償回路６６は、動作を停止する。また、セレクタ９０は、発振信号Ｖｏｓｃとして発振信号ｃｌｋ２を選択し、周波数Ｆｓｗ２の発振信号Ｖｏｓｃを出力する。なお、制御ＩＣ４２は、時刻ｔ３３より前において、“通常モード”で動作し、時刻ｔ３３以降において、“低出力モード”で動作する。また、図１４においても説明するが、“低出力モード”において、発振回路６２及びスロープ補償回路６６が動作を停止することにより、制御ＩＣ４２は、低消費電力で動作するようになる。
At time t33, when the voltage Vcs when the
その後、電源電圧Ｖｃｃが基準電圧ＶＲＥＦ１を下回る時刻ｔ３４において、検出回路７１は、“Ｈ”レベルの信号оｐｐ２＿оを出力する。なお、図９では、検出回路７０が“Ｈ”レベルの信号оｐｐ１＿ｏを出力することにより、“低出力モード”に遷移することとしたが、条件によっては、先に、検出回路７１が“Ｈ”レベルの信号оｐｐ２＿ｏを出力することにより、“低出力モード”に遷移することもある。
After that, at time t34 when the power supply voltage Vcc falls below the reference voltage VREF1, the
＝＝＝“低出力モード”から“通常モード”への遷移＝＝＝
図１０は、“低出力モード”から“通常モード”へ遷移する際の制御ＩＣ４２の動作の一例を示す図である。なお、時刻ｔ３５より前において、制御ＩＣ４２は、“低出力モード”で動作しているものとする。また、帰還電圧Ｖｆｂは基準電圧Ｖｒｅｆ＿ｓｔｐより低くなることはないものとする。また、図９と同様に、説明の便宜上、信号Ｓｄｒｖの周期は実際の動作の場合の周期とは異なっている。
===Transition from "Low Power Mode" to "Normal Mode"===
10 is a diagram showing an example of the operation of the
時刻ｔ３５において、モータ１１の負荷の急変等により、発光ダイオード２９に流れる電流が減少し、発光ダイオード２９が発光する光の強度が弱くなる。これにより、フォトトランジスタ４８は、小さなシンク電流Ｉａを流し、結果として電圧Ｖｆｂは上昇する。
At time t35, due to a sudden change in the load on the
ＡＣ－ＤＣコンバータ１０において、外部信号ＥｘＳｉｇによってスイッチ３０がオフされる時刻ｔ３６において、出力電圧Ｖｏｕｔの目的レベルは、第１レベルとなる。そして、出力電圧Ｖｏｕｔ及び電源電圧Ｖｃｃは上昇し始める。
In the AC-
時刻ｔ３７において、パワートランジスタ４０がオフの際の電圧Ｖｃｓが基準電圧ＶＲＥＦ０を超えると、検出回路７０は、“Ｌ”レベルの信号ｏｐｐ１＿ｏを出力する。しかしながら、電源電圧Ｖｃｃは、未だ基準電圧ＶＲＥＦ１より低いため、検出回路７１は、“Ｈ”レベルの信号оｐｐ２＿оを出力している。そのため、制御回路６７は、“Ｈ”レベルの信号оｐｐ＿оを出力している。
At time t37, when the voltage Vcs when the
電源電圧Ｖｃｃが基準電圧ＶＲＥＦ１を上回る時刻ｔ３８において、検出回路７１は、“Ｌ”レベルの信号оｐｐ２＿оを出力する。そして、制御回路６７は、“Ｌ”レベルの信号оｐｐ＿оを出力する。これにより、発振回路６２及びスロープ補償回路６６は、動作を再開する。また、セレクタ９０は、発振信号Ｖｏｓｃとして発振回路６２からの発振信号ｃｌｋ１を選択する。また、セレクタ９０は、帰還電圧Ｖｆｂが電圧Ｖｆｂｂより高いとすると、周波数Ｆｓｗ１の発振信号Ｖｏｓｃを出力する。
At time t38 when the power supply voltage Vcc exceeds the reference voltage VREF1, the
＜＜＜バッファ回路８１の詳細＞＞＞
図１１は、バッファ回路８１の構成の一例を示す図である。上述のように、図６のバッファ回路８１は、駆動信号出力回路８０からの駆動信号ＩＮに基づいて、パワートランジスタ４０を駆動する駆動電圧Ｖｇを出力する。バッファ回路８１は、制御回路２００、レベルシフト回路２０１、駆動電圧出力回路２０２を含んで構成される。
<<<<Details of the
Fig. 11 is a diagram showing an example of the configuration of the
＝＝制御回路２００＝＝
制御回路２００は、駆動信号ＩＮに基づいてレベルシフト回路２０１及び駆動電圧出力回路２０２を制御する各種制御信号を出力する。駆動信号ＩＮに基づいて、制御回路２００は主要な制御信号を図１２に示すように出力する。
Based on the drive signal IN, the
具体的には、駆動信号出力回路８０が“Ｌ”レベルの駆動信号ＩＮを出力すると、制御回路２００は、図１２のパターンＰ０に示すように、制御信号ＳＨ１，ＳＨ１ｂ，ＳＨ２，ＳＬ０を出力する。この場合、バッファ回路８１は端子ＯＵＴから接地レベルの駆動電圧Ｖｇを出力する。
Specifically, when the drive
また、駆動信号出力回路８０が“Ｈ”レベルの駆動信号ＩＮを出力すると、制御回路２００は、パターンＰ１に示すように、制御信号ＳＨ１，ＳＨ１ｂ，ＳＨ２，ＳＬ０を出力する。この場合、バッファ回路８１は端子ＯＵＴから電源電圧Ｖｃｃの駆動電圧Ｖｇを出力する。
When the drive
なお、制御回路２００は、電源電圧ＶＤＲＶに基づいて動作し、レギュレータ６８が電源電圧ＶＤＲＶの出力を停止すると、パターンＰ２に示すように、制御信号ＳＨ１，ＳＨ１ｂ，ＳＨ２，ＳＬ０、及び他の制御信号の電圧レベルを接地レベルとする。この場合、バッファ回路８１は、端子ＯＵＴをハイインピーダンス（Ｈｉ－Ｚ）状態とする。
The
＝＝レベルシフト回路２０１＝＝
レベルシフト回路２０１は、制御回路２００からの制御信号ＳＨ１の電圧レベルをレベルシフトし、ノードＮ０の電圧Ｖｎ０として出力する。具体的には、レベルシフト回路２０１は、図１２のパターンＰ０の場合、電源電圧Ｖｃｃから低下した電圧Ｖｎ０を出力する。なお、図１２では、この場合の電圧Ｖｎ０を便宜上“Ｌ”レベルとしている。
==
The
一方、レベルシフト回路２０１は、パターンＰ１の場合、電源電圧Ｖｃｃの電圧Ｖｎ０を出力する。なお、図１２では、この場合の電圧Ｖｎ０を便宜上“Ｈ”レベルとしている。
On the other hand, in the case of pattern P1, the
レベルシフト回路２０１は、ＮＭＯＳトランジスタ２１０，２１５，２１６，２２１、抵抗２１１，２１２，２１７，２１８、ツェナーダイオード２１３，２１９、ＰＭＯＳトランジスタ２１４，２２０を含んで構成される。なお、レベルシフト回路２０１の構成は、駆動電圧出力回路２０２の概要を述べた後、駆動電圧出力回路２０２の構成と共に、図１２のパターンＰ０～Ｐ２に従って説明する。
The
＝＝駆動電圧出力回路２０２＝＝
駆動電圧出力回路２０２は、電圧Ｖｎ０、制御信号ＳＬ０，ＳＨ２，ＳＬ２に基づいて、パワートランジスタ４０を駆動する駆動電圧Ｖｇを端子ＯＵＴに出力する。具体的には、駆動電圧出力回路２０２は、パターンＰ０の場合、レベルシフト回路２０１が電源電圧Ｖｃｃからツェナー電圧Ｖｚｄ分低下した電圧Ｖｎ０を出力すると、接地電圧の駆動電圧Ｖｇを出力し、パワートランジスタ４０をオフする。
==Drive
Based on the voltage Vn0 and the control signals SL0, SH2, and SL2, the drive
一方、駆動電圧出力回路２０２は、パターンＰ１の場合、レベルシフト回路２０１が電源電圧Ｖｃｃの電圧Ｖｎ０を出力すると、電源電圧Ｖｃｃの駆動電圧Ｖｇを出力し、パワートランジスタ４０をオンする。駆動電圧出力回路２０２は、ＰＭＯＳトランジスタ２３０，２３７、ＮＭＯＳトランジスタ２３１，２３６，２３８、抵抗２３２，２３３，２３５、ツェナーダイオード２３４を含んで構成される。なお、以下では、レベルシフト回路２０１及び駆動電圧出力回路２０２の動作を説明するが、説明の都合上、まず、パターンＰ１の場合で動作を説明し、次に、パターンＰ０の場合で動作を説明する。最後に、パターンＰ２の場合について説明する。
On the other hand, in the case of pattern P1, when the
＜＜＜レベルシフト回路２０１及び駆動電圧出力回路２０２の動作＞＞＞
＝＝パターンＰ１の場合＝＝
レベルシフト回路２０１において、ＮＭＯＳトランジスタ２１０は、制御信号ＳＨ１によりオンオフされる。制御回路２００は、パワートランジスタ４０をオンする“Ｈ”レベルの駆動信号ＩＮに基づいて、“Ｈ”レベルの制御信号ＳＨ１及び“Ｌ”レベルの制御信号ＳＨ１ｂを出力する。制御回路２００が“Ｈ”レベルの制御信号ＳＨ１を出力し、ＮＭＯＳトランジスタ２１０がオンすると、抵抗２１１，２１２を介して接地に電流が流れ、電源電圧Ｖｃｃが印加される電源ラインＰＬにカソードが接続されたツェナーダイオード２１３がオンする。
<<<<Operations of the
== In the case of pattern P1 ==
In the
そして、ツェナーダイオード２１３がオンすると、電源ラインＰＬに接続されたＰＭＯＳトランジスタ２１４がオンする。また、ＮＭＯＳトランジスタ２１５は、抵抗２１２と並列に接続され、オンすると、元々抵抗２１１，２１２には“Ｈ”レベルの制御信号ＳＨ１に応じた電圧が印加されるため、ＮＭＯＳトランジスタ２１０に流れる電流を増加させる。これにより、ツェナーダイオード２１３を素早くオンすることができる。
When
一方、ＮＭＯＳトランジスタ２１６はオフしている。したがって、ＰＭＯＳトランジスタ２１４とＮＭＯＳトランジスタ２１６の接続点のノードＮ０の電圧Ｖｎ０は電源電圧Ｖｃｃとなり、レベルシフト回路２０１は、電源電圧Ｖｃｃの電圧Ｖｎ０を出力する。なお、ツェナーダイオード２１３は、ＰＭＯＳトランジスタ２１４を保護するための素子である。
On the other hand, the
レベルシフト回路２０１が電源電圧Ｖｃｃの電圧Ｖｎ０を出力すると、駆動電圧出力回路２０２において、電源ラインＰＬに接続されたＰＭＯＳトランジスタ２３０はオフする。この際、制御回路２００は、“Ｈ”レベルの信号ＳＨ２を出力し、ＮＭＯＳトランジスタ２３１をオンする。ＮＭＯＳトランジスタ２３１がオンすると、抵抗２３２，２３３を介して接地に電流が流れ、電源ラインＰＬにカソードが接続されたツェナーダイオード２３４がオンする。この時、電源ラインＰＬに接続された抵抗２３５にも電流が流れる。
When the
また、ツェナーダイオード２３４をオンする際、制御回路２００は、“Ｈ”レベルの制御信号ＳＬ２を出力し、抵抗２３３に並列に接続されたＮＭＯＳトランジスタ２３６をオンし、ツェナーダイオード２３４を素早くオンする。ツェナーダイオード２３４がオンすると、電源ラインＰＬと端子ＯＵＴの間に設けられたＰＭＯＳトランジスタ２３７がオンする。この際、制御回路２００は“Ｌ”レベルの制御信号ＳＬ０を出力し、端子ＯＵＴと接地との間に設けられたＮＭＯＳトランジスタ２３８をオフする。したがって、駆動電圧出力回路２０２は、パワートランジスタ４０をオンする電源電圧Ｖｃｃの駆動電圧Ｖｇを端子ＯＵＴに出力する。
When turning on the
＝＝パターンＰ０の場合＝＝
レベルシフト回路２０１において、ＮＭＯＳトランジスタ２１６は、制御信号ＳＨ１ｂによりオンオフされる。制御回路２００は、パワートランジスタ４０をオフする“Ｌ”レベルの駆動信号ＩＮに基づいて、“Ｌ”レベルの制御信号ＳＨ１及び“Ｈ”レベルの制御信号ＳＨ１ｂを出力する。制御回路２００が“Ｈ”レベルの信号ＳＨ１ｂを出力し、ＮＭＯＳトランジスタ２１６がオンすると、抵抗２１７，２１８を介して接地に電流が流れ、電源ラインＰＬにカソードが接続されたツェナーダイオード２１９がオンする。
== In the case of pattern P0 ==
In the
そして、ツェナーダイオード２１９がオンすると、電源ラインＰＬに接続されたＰＭＯＳトランジスタ２２０がオンする。また、ＮＭＯＳトランジスタ２２１は、抵抗２１８と並列に接続され、オンすると、元々抵抗２１７，２１８には“Ｈ”レベルの制御信号ＳＨ１ｂに応じた電圧が印加されるため、ＮＭＯＳトランジスタ２１６に流れる電流を増加させる。これにより、ツェナーダイオード２１９を素早くオンすることができる。
When
また、ツェナーダイオード２１９がオンすると、電源ラインＰＬに接続されたＰＭＯＳトランジスタ２２０はオンする。一方、ＮＭＯＳトランジスタ２１０はオフし、ＰＭＯＳトランジスタ２１４はオフし、ＮＭＯＳトランジスタ２１６はオンする。したがって、レベルシフト回路２０１は、電源電圧Ｖｃｃからツェナーダイオード２１９のツェナー電圧Ｖｚｄ分低下した電圧Ｖｎ０を出力する。なお、ツェナーダイオード２１９は、ＰＭＯＳトランジスタ２２０を保護するための素子である。
When the
レベルシフト回路２０１が電源電圧Ｖｃｃからツェナー電圧Ｖｚｄ分低下した電圧Ｖｎ０を出力すると、駆動電圧出力回路２０２において、ＰＭＯＳトランジスタ２３０はオンする。この際、制御回路２００は、“Ｌ”レベルの信号ＳＨ２を出力し、ＮＭＯＳトランジスタ２３１をオフする。ＮＭＯＳトランジスタ２３１がオフすると、抵抗２３２，２３３には電流が流れず、ツェナーダイオード２３４はオフする。この時、抵抗２３５にも電流が流れない。
When the
ツェナーダイオード２３４がオフすると、ＰＭＯＳトランジスタ２３７はオフする。この際、制御回路２００は“Ｈ”レベルの制御信号ＳＬ０を出力し、ＮＭＯＳトランジスタ２３８をオンする。したがって、駆動電圧出力回路２０２は、パワートランジスタ４０をオフする接地電圧の駆動電圧Ｖｇを端子ＯＵＴに出力する。
When the
＝＝パターンＰ２の場合＝＝
一方、パターンＰ２において、レギュレータ６８が電源電圧ＶＤＲＶの出力を停止すると、制御回路２００が出力する制御信号の電圧レベルは接地レベルとなる。そのため、レベルシフト回路２０１において、ＰＭＯＳトランジスタ２１４及びＮＭＯＳトランジスタ２１６はオフされ、ノードＮ０の電圧Ｖｎ０はハイインピーダンス（Ｈｉ－Ｚ）状態となる。
==In the case of pattern P2==
On the other hand, in pattern P2, when the
しかしながら、駆動電圧出力回路２０２において、電圧Ｖｎ０によりオンオフされるＰＭＯＳトランジスタ２３０のドレイン電極は、抵抗２３５により電源電圧Ｖｃｃにプルアップされる。そして、ツェナーダイオード２３４はオフし、電圧ＶＰは電源電圧Ｖｃｃとなるため、ＰＭＯＳトランジスタ２３７はオフする。また、制御回路２００が制御信号ＳＬ０の電圧レベルを接地レベルとするため、ＮＭＯＳトランジスタ２３８もオフする。したがって、端子ＯＵＴは、電源電圧Ｖｃｃも接地電圧も印加されないハイインピーダンス状態となる。
However, in the drive
しかしながら、端子ＯＵＴは、図１の抵抗４１，５２によりプルダウンされているため、端子ＯＵＴの電圧は接地電圧となり、パワートランジスタ４０はオフされる。なお、電圧Ｖｎ０は、「レベルシフト信号」に相当し、ＮＭＯＳトランジスタ２１６は、「第２トランジスタ」に相当する。
However, since the terminal OUT is pulled down by the
＜＜＜バッファ回路８１の動作の一例＞＞＞
図１３は、バッファ回路８１の動作の一例を示す図である。なお、図１３は制御回路２００がどのように各種制御信号を出力するかを示し、それに応じてレベルシフト回路２０１、駆動電圧出力回路２０２がどのように動作するかを示す。
<<<<Example of operation of
Fig. 13 is a diagram showing an example of the operation of the
時刻ｔ４０において、図６の駆動信号出力回路８０は、“Ｈ”レベルの駆動信号ＩＮを出力する。制御回路２００は、“Ｈ”レベルの駆動信号ＩＮに基づいて、時刻ｔ４１において、“Ｌ”レベルの制御信号ＳＬ０を出力し、電圧ＶＮは接地電圧となるため、ＮＭＯＳトランジスタ２３８はオフする。
At time t40, the drive
制御回路２００が“Ｈ”レベルの制御信号ＳＨ１，ＳＬ１及び“Ｌ”レベルの制御信号ＳＨ１ｂを出力する時刻ｔ４２において、“Ｈ”レベルの制御信号ＳＨ１により、ＮＭＯＳトランジスタ２１０がオンする。ＮＭＯＳトランジスタ２１０がオンし、ツェナーダイオード２１３がオンすると、ＰＭＯＳトランジスタ２１４がオンし、ＮＭＯＳトランジスタ２１６はオフする。したがって、レベルシフト回路２０１は、一点鎖線で示すように電源電圧Ｖｃｃの電圧Ｖｎ０を出力する。
At time t42 when the
制御回路２００が“Ｈ”レベルの制御信号ＳＨ２，ＳＬ２を出力する時刻ｔ４３において、レベルシフト回路２０１が電源電圧Ｖｃｃの電圧Ｖｎ０を出力しているため、ＰＭＯＳトランジスタ２３０はオフする。そして、ＮＭＯＳトランジスタ２３１，２３６がオンすることにより、ツェナーダイオード２３４がオンし、抵抗２３５，２３２に電流が流れる。これにより、ＰＭＯＳトランジスタ２３７のゲート電圧ＶＰは、ほぼ電源電圧Ｖｃｃからツェナー電圧Ｖｚｄ分低下した電圧となり、ＰＭＯＳトランジスタ２３７はオンする。したがって、駆動電圧出力回路２０２は、電源電圧Ｖｃｃの駆動電圧Ｖｇを出力する。
At time t43 when the
制御回路２００が“Ｌ”レベルの制御信号ＳＬ１を出力する時刻ｔ４４において、ＮＭＯＳトランジスタ２１０に流れる電流は減少し、ＰＭＯＳトランジスタ２２０とＮＭＯＳトランジスタ２１０の接続点のノードＮ１の電圧Ｖｎ１は、破線で示すように電源電圧Ｖｃｃからツェナー電圧Ｖｚｄ分低下した電圧となる。
At time t44 when the
制御回路２００が“Ｌ”レベルの制御信号ＳＬ２を出力する時刻ｔ４５において、ＮＭＯＳトランジスタ２３１に流れる電流は減少し、電圧ＶＰは、電源電圧Ｖｃｃからツェナー電圧Ｖｚｄ分低下した電圧となる。
At time t45 when the
時刻ｔ４６において、駆動信号出力回路８０が“Ｌ”レベルの駆動信号ＩＮを出力する。制御回路２００は、“Ｌ”レベルの駆動信号ＩＮに基づいて、時刻ｔ４７において、“Ｌ”レベルの制御信号ＳＨ１，ＳＨ２及び“Ｈ”レベルの制御信号ＳＨ１ｂ，ＳＬ１ｂを出力する。そのため、ＮＭＯＳトランジスタ２１０はオフし、ＮＭＯＳトランジスタ２１６はオンする。
At time t46, the drive
ＮＭＯＳトランジスタ２１６がオンし、ツェナーダイオード２１９がオンすると、ＰＭＯＳトランジスタ２２０がオンし、ＰＭＯＳトランジスタ２１４はオフする。したがって、レベルシフト回路２０１は、ほぼ電源電圧Ｖｃｃからツェナー電圧Ｖｚｄ分低下した電圧Ｖｎ０を出力する。電圧Ｖｎ０に基づいてＰＭＯＳトランジスタ２３０はオンし、“Ｌ”レベルの制御信号ＳＨ２に基づいてＮＭＯＳトランジスタ２３１はオフする。その結果、電圧ＶＰは電源電圧Ｖｃｃとなり、ＰＭＯＳトランジスタ２３７はオフする。
When
制御回路２００が“Ｈ”レベルの制御信号ＳＬ０を出力する時刻ｔ４８において、電圧ＶＮは、電源電圧ＶＤＲＶとなり、ＮＭＯＳトランジスタ２３８はオンし、駆動電圧出力回路２０２は、接地電圧の駆動電圧Ｖｇを出力する。
At time t48 when the
制御回路２００が“Ｌ”レベルの制御信号ＳＬ１ｂを出力する時刻ｔ４９において、ＮＭＯＳトランジスタ２２１はオフする。ＮＭＯＳトランジスタ２２１がオフすると、レベルシフト回路２０１は、電源電圧Ｖｃｃからツェナー電圧Ｖｚｄ分低下した電圧Ｖｎ０を出力する。
At time t49 when the
その後、時刻ｔ５０において、駆動信号出力回路８０は、“Ｈ”レベルの駆動信号ＩＮを出力する。時刻ｔ５０以降、時刻ｔ４０から時刻ｔ５０までの動作が繰り返される。
After that, at time t50, the drive
＜＜＜制御ＩＣ４２の動作のまとめ＞＞＞
図１４は、制御ＩＣ４２の動作の一例を示す図である。図１４では、上述してきた制御ＩＣ４２の動作をまとめて説明する。なお、時刻ｔ６０より前において、制御ＩＣ４２は、“通常モード”で動作するものとする。また、“通常モード”から“低出力モード”への制御ＩＣ４２の遷移は、検出回路７１の検出結果に基づいて行われるものとして以下で説明する。ただし、検出回路７０の検出結果に基づいて制御ＩＣ４２の遷移を行うとしても制御ＩＣ４２の動作はほぼ同じである。
<<<<Summary of operation of
Fig. 14 is a diagram showing an example of the operation of the
スイッチ３０がオンされる時刻ｔ６０において、出力電圧Ｖｏｕｔの目的レベルは第２レベルとなる。出力電圧Ｖｏｕｔは、第２レベルに対して高くなる。したがって、帰還電圧Ｖｆｂが低下するのと共に出力電圧Ｖｏｕｔも低下し始める。同様に、電源電圧Ｖｃｃも低下し始める。
At time t60 when
帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆ＿ｓｔｐより低くなる時刻ｔ６１において、比較回路６３は“Ｌ”レベルのｓｔｏｐ＿ｆｂを出力するため、駆動信号出力回路８０は“Ｌ”レベルの駆動信号ＩＮを出力する。したがって、バッファ回路８１は、接地レベルの駆動電圧Ｖｇを出力し、パワートランジスタ４０の駆動は停止される。
At time t61 when the feedback voltage Vfb becomes lower than the reference voltage Vref_stp, the
電源電圧Ｖｃｃが基準電圧ＶＲＥＦ１を下回る時刻ｔ６２において、制御回路６７は“Ｈ”レベルの信号оｐｐ＿оを出力する。制御回路６７が“Ｈ”レベルの信号оｐｐ＿оを出力すると、発振回路（ＯＳＣ）６２及びスロープ補償回路（ＳＬＯＰＥ）６６は、動作を停止する。
At time t62 when the power supply voltage Vcc falls below the reference voltage VREF1, the
また、帰還電圧Ｖｆｂはまだ基準電圧Ｖｒｅｆ＿ｓｔｐより低く、比較回路６３が“Ｌ”レベルの信号ｓｔｏｐ＿ｆｂを出力しており、かつ制御回路６７が“Ｈ”レベルの信号оｐｐ＿оを出力するため、バッファ回路８１も動作を停止する。また、この際、レギュレータ６８は電源電圧ＶＤＲＶの出力を停止している。
The feedback voltage Vfb is still lower than the reference voltage Vref_stp, the
なお、時刻ｔ６２において、制御ＩＣ４２は、“通常モード”から“低出力モード”へ遷移する。また、制御ＩＣ４２は、“低出力モード”へ遷移すると、発振回路（ＯＳＣ）６２及びスロープ補償回路（ＳＬＯＰＥ）６６の動作を停止し、パワートランジスタ４０を駆動しない場合、バッファ回路８１の動作も停止することにより低消費電力で動作する。
At time t62, the
出力電圧Ｖｏｕｔが低下し、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆ＿ｓｔｐとなる時刻ｔ６３において、比較回路６３は“Ｈ”レベルの信号ｓｔｏｐ＿ｆｂを出力する。比較回路６３が“Ｈ”レベルの信号ｓｔｏｐ＿ｆｂを出力すると、バッファ回路８１は動作を再開する。また、この場合、レギュレータ６８は電源電圧ＶＤＲＶの出力を再開している。また、駆動信号出力回路８０は、パワートランジスタ４０を駆動する駆動信号ＩＮを出力するため、バッファ回路８１は、パワートランジスタ４０を駆動する駆動電圧Ｖｇを出力する。
At time t63 when the output voltage Vout drops and the feedback voltage Vfb becomes the reference voltage Vref_stp, the
スイッチ３０がオフされる時刻ｔ６４において、出力電圧Ｖｏｕｔの目的レベルは、第１レベルとなる。出力電圧Ｖｏｕｔは、第１レベルに対して低くなる。したがって、帰還電圧Ｖｆｂは上昇し始め、帰還電圧Ｖｆｂの上昇に応じて出力電圧Ｖｏｕｔ及び電源電圧Ｖｃｃは上昇し始める。
At time t64 when the
電源電圧Ｖｃｃが基準電圧ＶＲＥＦ１を上回る時刻ｔ６５において、制御回路６７は、“Ｌ”レベルの信号оｐｐ＿оを出力する。制御回路６７が“Ｌ”レベルの信号оｐｐ＿оを出力すると、発振回路（ＯＳＣ）６２及びスロープ補償回路（ＳＬＯＰＥ）６６は、動作を再開する。なお、時刻ｔ６５において、制御ＩＣ４２は、“低出力モード”から“通常モード”へ遷移する。
At time t65 when the power supply voltage Vcc exceeds the reference voltage VREF1, the
＝＝＝＝＝制御ＩＣ４２の他の実施形態＝＝＝＝＝
図１５は、図２の制御ＩＣ４２の変形例である制御ＩＣ４００の構成の一例を示す図である。なお、本実施形態では、同一の又は類似する構成について共通の符号を付して重複した説明を省略することがある。
======Other embodiments of
Fig. 15 is a diagram showing an example of the configuration of a
ところで、上述した図２の制御ＩＣ４２は、端子ＣＳの電圧Ｖｃｓ又は端子ＶＣＣの電源電圧Ｖｃｃに基づいて、出力電圧Ｖｏｕｔの目的レベルが変更されたことを検出する。ただし、ＡＣ－ＤＣコンバータ１０の起動時、図６のソフトスタート回路９６が動作するが、この場合、パワートランジスタ４０のオン期間が徐々に長くなり、１次コイルＬ１に流れるインダクタ電流ＩＬ１が徐々に大きくなる。
The
したがって、３次コイルＬ３に流れる電流も徐々に大きくなり、パワートランジスタ４０のオフ時の電圧Ｖｃｓ及び出力電圧Ｖｏｕｔが徐々に上昇する。そのため、パワートランジスタ４０のオフ時の電圧Ｖｃｓが基準電圧ＶＲＥＦ０より低い、又は出力電圧Ｖｏｕｔが基準電圧ＶＲＥＦ１より低い場合がある。この場合、図２の制御回路６７が、“Ｈ”レベルの信号оｐｐ＿оを出力し、ＡＣ－ＤＣコンバータ１０の起動時、制御ＩＣ４２が“低出力モード”で動作する可能性があった。この場合は、起動時間が増大したり、出力として十分なエネルギーを供給できない恐れがあった。
As a result, the current flowing through the tertiary coil L3 also gradually increases, and the voltage Vcs and output voltage Vout of the
そのため、本実施形態では、ＡＣ－ＤＣコンバータ１０の起動時に、制御ＩＣ４００が、“低出力モード”で動作することを抑制する実施形態を説明する。
Therefore, in this embodiment, an embodiment is described in which the
＜＜＜制御ＩＣ４２の構成＞＞＞
図１５の制御ＩＣ４００は、低電圧保護回路６０、抵抗６１、発振回路６２，６４、比較回路６３、駆動回路４１０、スロープ補償回路６６、制御回路４２０、レギュレータ６８、遅延回路６９を含んで構成される。
<<<Configuration of
The
＝＝駆動回路４１０＝＝
図１５の駆動回路４１０は、図２の駆動回路６５の変形例であり、ＡＣ－ＤＣコンバータ１０の起動時ではない場合、すなわち通常動作時には、駆動回路６５と同様に動作する。駆動回路４１０は、図１６に示すように、駆動信号出力回路５００、及びバッファ回路８１を含んで構成される。
==
15 is a modified example of the
なお、「通常動作時」とは、スイッチ３０のオンオフによって定まる出力電圧Ｖｏｕｔの目的レベルに従って、制御ＩＣ４００が、出力電圧Ｖｏｕｔを第１レベル又は第２レベルに維持するよう動作している時を指す。また、「起動時」とは、ＡＣ－ＤＣコンバータ１０に交流電圧Ｖａｃが印加され始めた後、制御ＩＣ４００が出力電圧Ｖｏｕｔを所定電圧（例えば、接地電圧）から徐々に第1レベル又は第2レベルまで上昇させるよう動作している時を指す。
Note that "normal operation" refers to a time when the
＝＝＝駆動信号出力回路５００＝＝＝
駆動信号出力回路５００は、図６の駆動信号出力回路８０の変形例であり、ＡＣ－ＤＣコンバータ１０の通常動作時には、駆動信号出力回路８０と同様に動作する。また、駆動信号出力回路５００は、セレクタ９０、ワンショット回路９１、ＳＲフリップフロップ９２、ＯＲ回路９３、比較回路９４、ＡＮＤ回路９５、ソフトスタート回路５１０を含んで構成される。なお、比較回路９４が出力する信号Ｓｒは、「比較結果」に相当する。
===Drive
6, and operates in the same manner as the drive
＝＝＝＝ソフトスタート回路５１０＝＝＝＝
ソフトスタート回路（ＳＳ）５１０は、図６のソフトスタート回路９６の変形例である。ソフトスタート回路５１０は、ソフトスタート回路９６と同様に動作する。ただし、ソフトスタート回路５１０は、低電圧保護回路６０が“Ｈ”レベルの信号ｒｓｔを出力した後、段階的に上昇する電圧Ｖｓｓを出力するとともに、所定期間Ｐが経過すると、“Ｈ”レベルの信号ｓｓｅｎｄを出力する。
====
The soft start circuit (SS) 510 is a modified example of the
ソフトスタート回路５１０は、カウンタ５１２、デジタル・アナログ変換器（ＤＡＣ）５１４を含んで構成される。カウンタ５１２は、低電圧保護回路６０が制御ＩＣ４２のリセットを解除する信号ｒｓｔを出力すると、発振信号ｃｌｋ２に基づいてカウントを開始し、カウント値Ｃｏｕｎｔを出力しつつ、所定期間Ｐを計時する。そして、カウンタ５１２は、リセットを解除する信号ｒｓｔが入力されてから所定期間Ｐが経過すると、“Ｈ”レベルの信号ｓｓｅｎｄを出力する。
The
一方、カウンタ５１２は、リセットを解除する信号ｒｓｔが入力されてから所定期間Ｐが経過する前には、“Ｌ”レベルの信号ｓｓｅｎｄを出力する。また、カウンタ５１２は、発振信号ｃｌｋ２に基づいてカウントを行うこととしたが、発振信号ｃｌｋ２を分周した発振信号に基づいてカウントを行ってもよい。なお、カウント値Ｃｏｕｎｔは、「カウント結果」に相当する。また、第１所定電圧は、「第３所定レベル」に相当する。
On the other hand, the
デジタル・アナログ変換器５１４は、カウント値Ｃｏｕｎｔに基づいて段階的に上昇する電圧Ｖｓｓを出力する。デジタル・アナログ変換器５１４は、リセットを解除する信号ｒｓｔが入力されてから所定期間Ｐが経過すると、電圧Ｖｓｓを、少なくとも帰還電圧Ｖｆｂより高い電圧（例えば、電圧Ｖｄｄ）とする。
The digital-to-
以上、カウンタ５１２が、リセットを解除する信号ｒｓｔが入力されてから所定期間Ｐが経過するまでを計時し、信号ｓｓｅｎｄを出力することとした。しかしながら、コンデンサ等を用いた回路により、リセットを解除する信号ｒｓｔが入力されてから所定期間Ｐを計時し、信号ｓｓｅｎｄを出力することとしてもよい。
As described above, the
なお、カウンタ５１２は、「計時回路」に相当し、デジタル・アナログ変換器５１４は、「電圧出力回路」に相当し、電圧Ｖｓｓは、「基準電圧」に相当する。また、セレクタ９０、ワンショット回路９１、ＳＲフリップフロップ９２、ＯＲ回路９３、及びＡＮＤ回路９５は、「オンオフ回路」に相当する。また、低電圧保護回路６０は、「第３検出回路」に相当する。
The
＝＝制御回路４２０＝＝
図１５の制御回路４２０は、図２の制御回路６７の変形例であり、制御回路６７と同様に、出力電圧Ｖｏｕｔの目的レベルが第１レベルから第２レベルに低下したことを検出し、制御ＩＣ４２の各種回路の動作を制御する。一方、制御回路４２０は、ＡＣ－ＤＣコンバータ１０の起動時、“Ｌ”レベルの信号оｐｐ＿оを出力し、制御ＩＣ４００が“低出力モード”で動作しないようにする。制御回路４２０は、検出回路７０，７１、ＯＲ回路７２、及びＡＮＤ回路４２２を含んで構成される。
2, and similarly to the
＝＝＝検出回路７０＝＝＝
検出回路（ＤＥＴ）７０は、上述の実施形態では、パワートランジスタ４０がオフの際の電圧Ｖｃｓが基準電圧ＶＲＥＦ０より高くなると、“Ｌ”レベルの信号ｏｐｐ１＿ｏをＯＲ回路７２に出力することとしていた。しかしながら、図２の制御ＩＣ４２が“低出力モード”から“通常モード”へ遷移する際に、パワートランジスタ４０がオフの際の電圧Ｖｃｓが基準電圧ＶＲＥＦ０より高い期間が所定期間ｔｐａ継続すると、“Ｈ”レベルの信号ｏｐｐ１＿ｏをＯＲ回路７２に出力することとしてもよい。
In the above embodiment, when the voltage Vcs when the
検出回路７０は、図１８に示すように、ワンショット回路６００，ＮＭＯＳトランジスタ６１０、コンデンサ６２０、比較回路６３０、及びタイマ６４０を含んで構成される。
As shown in FIG. 18, the
ワンショット回路６００は、図１６のＯＲ回路９３が“Ｌ”レベルの信号Ｓｄｒｖを出力すると、信号Ｓｄｒｖの立下りで、ＮＭＯＳトランジスタ６１０をオンするパルス信号を生成する。
When the
コンデンサ６２０は、ＮＭＯＳトランジスタ６１０がオンされると、電圧Ｖｃｓに応じた電圧が印加される。一方、コンデンサ６２０は、ＮＭＯＳトランジスタ６１０がオフされると、電圧Ｖｃｓに応じた電圧を保持する。
When
比較回路６３０は、コンデンサ６２０の電圧と、基準電圧ＶＲＥＦ０とを比較し、コンデンサ６２０の電圧が基準電圧ＶＲＥＦ０より低いと、“Ｈ”レベルの信号ｏｐｐ＿ｃｍｐを出力する。一方、比較回路６３０は、コンデンサ６２０の電圧が基準電圧ＶＲＥＦ０より高いと、“Ｌ”レベルの信号ｏｐｐ＿ｃｍｐを出力する。
The
タイマ６４０は、“Ｈ”レベルの信号ｏｐｐ＿ｃｍｐが所定期間ｔｐ入力されると、“Ｈ”レベルの信号ｏｐｐ１＿ｏを出力する。一方、タイマ６４０は、“Ｌ”レベルの信号ｏｐｐ＿ｃｍｐが所定期間ｔｐａ入力されると、“Ｌ”レベルの信号ｏｐｐ１＿ｏを出力する。
When the "H" level signal opp_cmp is input for a predetermined period tp, the
＝＝＝ＡＮＤ回路４２２＝＝＝
また、ＡＮＤ回路４２２は、ＯＲ回路７２からの信号оｐｐ３＿оと、図１６のソフトスタート回路５１０からの信号ｓｓｅｎｄとの論理積を演算し、信号оｐｐ＿оとして出力する。ＡＣ－ＤＣコンバータ１０の起動時、ソフトスタート回路５１０は“Ｌ”レベルの信号ｓｓｅｎｄを出力するため、例えば、基準電圧ＶＲＥＦ１より低い出力電圧Ｖｏｕｔに基づいてＯＲ回路７２が“Ｈ”レベルの信号оｐｐ３＿оを出力したとしても、ＡＮＤ回路４２２が出力する信号оｐｐ＿оは“Ｌ”レベルのままとなる。一方、ＡＣ－ＤＣコンバータ１０の通常動作時、ソフトスタート回路５１０は、“Ｈ”レベルの信号ｓｓｅｎｄを出力するため、ＡＮＤ回路４２２は、ＯＲ回路７２からの信号оｐｐ３＿оに従って、信号оｐｐ＿оを出力する。
===AND
16 , and outputs the result as a signal оpp_о. When the AC-
また、制御回路４２０は、図１９に示すように動作してもよい。図１９は、ＡＣ－ＤＣコンバータ１０の通常動作時の制御ＩＣ４００の動作を示す図であり、時刻ｔ３６以前の制御ＩＣ４００の動作は、図１０における制御ＩＣ４２の動作と同様である。
The
時刻ｔ７０において、外部信号ＥｘＳｉｇによってスイッチ３０がオフされた後、パワートランジスタ４０がオフの際の電圧Ｖｃｓが基準電圧ＶＲＥＦ０を超えると、検出回路７０は、所定期間ｔｐａのカウントを開始する。
At time t70, after the
時刻ｔ７１において、電源電圧Ｖｃｃが基準電圧ＶＲＥＦ１を上回ると、検出回路７１は、“Ｌ”レベルの信号оｐｐ２＿оを出力する。
At time t71, when the power supply voltage Vcc exceeds the reference voltage VREF1, the
時刻ｔ７０から所定期間ｔｐａが経過した時刻ｔ７２において、検出回路７０は、“Ｌ”レベルの信号ｏｐｐ１＿ｏを出力する。したがって、この場合、ＯＲ回路７２は、“Ｌ”レベルの信号оｐｐ３＿оを出力する。また、ＡＮＤ回路４２２は、“Ｌ”レベルの信号оｐｐ＿оを出力する。
At time t72, when a predetermined period tpa has elapsed since time t70, the
以上から、検出回路７０は、“低出力モード”から“通常モード”へ遷移する場合、パワートランジスタ４０のオフ時の電圧Ｖｃｓが所定期間ｔｐａの間、基準電圧ＶＲＥＦ０より高くなることを検出する。これにより、制御ＩＣ４００は、出力電圧Ｖｏｕｔの目的レベルが第１レベルとなったことを確実に検出することができる。
As a result, when transitioning from "low output mode" to "normal mode", the
なお、ここで、所定期間ｔｐ，ｔｐａが経過すると、検出回路７０が信号оｐｐ１＿оを変化させると説明したが、電圧Ｖｃｓが基準電圧ＶＲＥＦ０より高くなる回数又は低くなる回数に基づいて、検出回路７０が信号оｐｐ１＿оを変化させることとしてもよい。
Note that, although it has been explained here that the
＜＜＜ＡＣ－ＤＣコンバータ１０の起動時の制御ＩＣ４００の動作＞＞＞
図２０は、ＡＣ－ＤＣコンバータ１０の起動時の動作の一例を示す図である。なお、時刻ｔ８０以前において、起動回路（不図示）により、電源電圧Ｖｃｃは第１所定電圧まで上昇するものとする。また、図２０の説明において、説明の便宜上、検出回路７０は、パワートランジスタ４０がオフ時の電圧Ｖｃｓが基準電圧ＶＲＥＦ０を上回ると、すぐに“Ｌ”レベルの信号оｐｐ１＿оを出力するものとする。
<<<<Operation of the
Fig. 20 is a diagram showing an example of the operation at the start-up of the AC-
電源電圧Ｖｃｃが第１所定電圧となる時刻ｔ８０において、図１５の低電圧保護回路６０は、制御ＩＣ４００のリセットを解除する（“Ｈ”レベルの）信号ｒｓｔを出力する。
At time t80 when the power supply voltage Vcc becomes the first predetermined voltage, the low
低電圧保護回路６０が“Ｈ”レベルの信号ｒｓｔを出力すると、図１７のカウンタ５１２は、“Ｌ”レベルの信号ｓｓｅｎｄを出力する。カウンタ５１２が“Ｌ”レベルの信号ｓｓｅｎｄを出力すると、制御回路４２０は、“Ｌ”レベルの信号оｐｐ＿оを出力する。これにより、検出回路７０，７１が“低出力モード”であると検出しても、制御ＩＣ４００は、“通常モード”のまま動作を継続する。
When the low
時刻ｔ８１において、図１７のデジタル・アナログ変換器５１４は、電圧Ｖｓｓを接地電圧から上昇させる。また、図１５の発振回路６２からの発振信号ｃｌｋ１に基づいて、図１６のワンショット回路９１がパルス信号Ｓｓを出力すると、図１のパワートランジスタ４０は、オンされる。
At time t81, the digital-to-
パワートランジスタ４０がオンされ、電圧Ｖｃｓが電圧Ｖｓｓとなる時刻ｔ８２において、電圧Ｖｓｓが電圧Ｖｆｂより低いため、図１６の比較回路９４は、“Ｈ”レベルの信号Ｓｒを出力する。信号Ｓｒが“Ｈ”レベルとなると、ＯＲ回路９３は、“Ｌ”レベルの信号Ｓｄｒｖを出力する。“Ｌ”レベルの信号Ｓｄｒｖが出力されると、ＡＮＤ回路９５は、“Ｌ”レベルの駆動信号ＩＮを出力する。これにより、図１のパワートランジスタ４０はオフされる。
At time t82 when the
パワートランジスタ４０がオフ時の電圧Ｖｃｓが基準電圧ＶＲＥＦ０を超える時刻ｔ８３において、検出回路７０は、“Ｌ”レベルの信号оｐｐ１＿ｏを出力する。
At time t83 when the voltage Vcs when the
また、電源電圧Ｖｃｃが基準電圧ＶＲＥＦ１を超える時刻ｔ８４において、検出回路７１は、“Ｌ”レベルの信号оｐｐ２＿оを出力する。
In addition, at time t84 when the power supply voltage Vcc exceeds the reference voltage VREF1, the
図１５の低電圧保護回路６０が“Ｈ”レベルの信号ｒｓｔを出力してから所定期間Ｐが経過する時刻ｔ８５において、図１７のカウンタ５１２は、“Ｈ”レベルの信号ｓｓｅｎｄを出力する。これにより、制御ＩＣ４００は、ＡＣ－ＤＣコンバータ１０の起動時、たとえパワートランジスタ４０のオフ時の電圧Ｖｃｓが基準電圧ＶＲＥＦ０より低い、又は電源電圧Ｖｃｃが基準電圧ＶＲＥＦ１より低い場合であっても、“低出力モード”で動作することはない。
At time t85, when a predetermined period P has elapsed since the low
＜＜図７の動作について＞＞
図７において、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆ＿ｓｔｐを下回ると、比較回路６３は、“Ｌ”レベルの信号ｓｔｏｐ＿ｆｂを出力し、駆動回路６５はパワートランジスタ４０の駆動を停止することを説明した。このように、帰還電圧Ｖｆｂの電圧値に応じて、パワートランジスタ４０の駆動を停止又は再開することにより、制御ＩＣ４２は、出力電圧Ｖｏｕｔが上昇する、すなわちモータ１１の負荷の状態が軽負荷となると、間欠的にパワートランジスタ４０を駆動する。これにより、制御ＩＣ４２は、“通常モード”又は“低出力モード”の何れであるかに関わりなく、負荷の状態が軽負荷となると、間欠的にパワートランジスタ４０を駆動し、バースト動作を実現する。
<<Regarding the operation of FIG. 7>>
7, when the feedback voltage Vfb falls below the reference voltage Vref_stp, the
＝＝＝まとめ＝＝＝
以上、本実施形態のＡＣ－ＤＣコンバータ１０について説明した。制御ＩＣ４２は、発振回路６２，６４、駆動回路６５、制御回路６７を備える。制御ＩＣ４２は、出力電圧Ｖｏｕｔの目的レベルが第２レベルに変更された後、発振回路６２の動作を停止させる。これにより、目的レベルを低下させる際に低消費電力で動作できる集積回路を提供することができる。
====Summary====
The AC-
また、発振回路６４は、５０％のデューティ比の発振信号ｃｌｋ２を出力する。これにより、制御ＩＣ４２は、出力電圧Ｖｏｕｔの目的レベルが第２レベルに変更された後、サブハーモニック発振を抑制するスロープ補償回路６６の動作を停止することができるようになる。
The oscillator circuit 64 also outputs an oscillator signal clk2 with a duty ratio of 50%. This allows the
また、制御ＩＣ４２は、端子ＣＳ、スロープ補償回路６６を備える。そして、制御ＩＣ４２は、出力電圧Ｖｏｕｔの目的レベルが第２レベルに変更された後、スロープ補償回路６６の動作を停止する。これにより、制御ＩＣ４２は、目的レベルを低下させる際に低消費電力で動作することができるようになる。
The
また、制御ＩＣ４２は、端子ＶＣＣを備える。そして、制御回路６７は、検出回路７０，７１、ＯＲ回路７２を含む。これにより、制御回路６７は、端子ＣＳ，ＶＣＣの電圧の変化により、出力電圧Ｖｏｕｔの目的レベルが第２レベルとなったことを、適切に検出することができるようになる。
The
また、制御ＩＣ４２は、比較回路６３を備える。そして、駆動回路６５は、駆動信号出力回路８０、バッファ回路８１を含む。そして、制御回路６７は、出力電圧Ｖｏｕｔの目的レベルが第２レベルに変更された後、比較回路６３が、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆ＿ｓｔｐより低くなったことを検出すると、バッファ回路８１の動作を停止させる。これにより、制御ＩＣ４２は、出力電圧Ｖｏｕｔの目的レベルが第２レベルとなったことを検出し、かつパワートランジスタ４０を駆動しない期間において、バッファ回路８１の動作を停止させることができ、より低消費電力で動作することができる。
The
また、制御ＩＣ４２は抵抗４１，５２によりプルダウンされる端子ＯＵＴを備える。そして、バッファ回路８１は、電源ラインＰＬ、ＮＭＯＳトランジスタ２１６を含むレベルシフト回路２０１、駆動電圧出力回路２０２を含む。また、ＮＭＯＳトランジスタ２１６は、出力電圧Ｖｏｕｔの目的レベルが第２レベルに変更された後、かつパワートランジスタ４０を駆動しない期間において、オフされる。これにより、制御ＩＣ４２は、バッファ回路８１の動作が停止されても、端子ＯＵＴの電圧レベルは接地レベルとなるため、パワートランジスタ４０をオフしつつ、低消費電力で動作することができる。
The
また、カウンタ５１２は、低電圧保護回路６０が“Ｈ”レベルの信号ｒｓｔを出力すると、所定期間Ｐを計時する。そして、制御回路４２０は、ＡＣ－ＤＣコンバータ１０の起動時、カウンタ５１２からの信号ｓｓｅｎｄに基づいて、信号оｐｐ＿оを“Ｌ”レベルとする。そのため、制御回路４２０は、所定期間Ｐの経過後かつ出力電圧Ｖｏｕｔの目的レベルが第２レベルに変更されるまで、発振回路６２の動作を停止させない。これにより、制御ＩＣ４００は、ＡＣ－ＤＣコンバータ１０の起動時、電圧Ｖｃｓや電源電圧Ｖｃｃが低くとも、“低出力モード”で動作しない。
Furthermore, the
また、駆動回路４１０は、デジタル・アナログ変換器５１４、比較回路９４、セレクタ９０、ワンショット回路９１、ＳＲフリップフロップ９２、ＯＲ回路９３、ＡＮＤ回路９５を備える。比較回路９４は、デジタル・アナログ変換器５１４からの電圧Ｖｓｓ又は帰還電圧Ｖｆｂの何れかと、電圧Ｖｃｓを比較する。そして、ＡＣ－ＤＣコンバータ１０の起動時、制御ＩＣ４００は、電圧Ｖｓｓの変化に応じてパワートランジスタ４０のオン幅を変化させ、徐々に出力電圧Ｖｏｕｔを変化させる。これにより、出力電圧Ｖｏｕｔが目的レベルとなるまで、制御ＩＣ４００は“低出力モード”で動作しない。
The
また、デジタル・アナログ変換器５１４は、カウンタ５１２からのカウント値Ｃｏｕｎｔに基づいて段階的に上昇する電圧Ｖｓｓを出力し、比較回路９４は、電圧Ｖｓｓ又は電圧Ｖｆｂのうち低い方の電圧と、電圧Ｖｃｓとを比較する。これにより、制御ＩＣ４００は、ＡＣ－ＤＣコンバータ１０の起動時、出力電圧Ｖｏｕｔを徐々に上昇させることができる。
The digital-to-
また、制御ＩＣ４２は、比較回路６３、発振回路６２，６４、駆動信号出力回路８０、バッファ回路８１、制御回路６７を備える。これにより、制御ＩＣ４２は、出力電圧Ｖｏｕｔの目的レベルが第２レベルに変更された後、かつパワートランジスタ４０を駆動しない期間において、バッファ回路８１の動作を停止させることができ、より低消費電力で動作することができる。
The
上記の実施形態は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。また、本発明は、その趣旨を逸脱することなく、変更や改良され得るとともに、本発明にはその等価物が含まれるのはいうまでもない。 The above embodiment is intended to facilitate understanding of the present invention, and is not intended to limit the present invention. Furthermore, the present invention may be modified or improved without departing from the spirit of the present invention, and it goes without saying that the present invention includes equivalents.
１０ ＡＣ－ＤＣコンバータ
１１ モータ
２０ 入力ラインフィルタ
２１ 全波整流回路
２２，２６，４３，４７，４９，６２０ コンデンサ
２３ トランス
２４ 制御ブロック
２５，４５，５０ ダイオード
２７，２８，２１３，２１９，２３４ ツェナーダイオード
２９ 発光ダイオード
３０ スイッチ
４０ パワートランジスタ
４１，４４，４６，５１，５２，６１，２１１，２１２，２１７，２１８，２３２，２３３，２３５ 抵抗
４２，４００ 制御ＩＣ
４８ フォトトランジスタ
６０ 低電圧保護回路
６２，６４ 発振回路
６３，９４，６３０ 比較回路
６５，４１０ 駆動回路
６６ スロープ補償回路
６７，２００，４２０ 制御回路
６８ レギュレータ
６９ 遅延回路
７０，７１ 検出回路
７２，９３ ＯＲ回路
８０，５００ 駆動信号出力回路
８１ バッファ回路
９０ セレクタ
９１，６００ ワンショット回路
９２ ＳＲフリップフロップ
９５，４２２ ＡＮＤ回路
９６，５１０ ソフトスタート回路
２０１ レベルシフト回路
２０２ 駆動電圧出力回路
２１０，２１５，２１６，２２１，２３１，２３６，２３８，６１０ ＮＭＯＳトランジスタ
２１４，２２０，２３０，２３７ ＰＭＯＳトランジスタ
５１２ カウンタ
５１４ デジタル・アナログ変換器
６４０ タイマ
10 AC-
48
Claims (13)
前記出力電圧に応じた第１周波数の第１発振信号を出力する第１発振回路と、
所定の第２周波数の第２発振信号を出力する第２発振回路と、
前記出力電圧の前記目的レベルが第１レベルに変更された後、前記第１発振信号に基づいて前記第１トランジスタを駆動し、前記目的レベルが前記第１レベルより低い第２レベルに変更された後、前記第２発振信号に基づいて前記第１トランジスタを駆動する駆動回路と、
前記目的レベルが前記第２レベルに変更された後、前記第１発振回路の動作を停止させる制御回路と、
を備える集積回路。 An integrated circuit for driving the first transistor of a power supply circuit, the power supply circuit comprising: a transformer including a primary coil, a secondary coil, and an auxiliary coil; and a first transistor for controlling a current flowing through the primary coil, the power supply circuit generating an output voltage from an input voltage and controlling the output voltage to a target level,
a first oscillation circuit that outputs a first oscillation signal having a first frequency corresponding to the output voltage;
a second oscillation circuit that outputs a second oscillation signal having a second predetermined frequency;
a drive circuit that drives the first transistor based on the first oscillation signal after the target level of the output voltage is changed to a first level, and drives the first transistor based on the second oscillation signal after the target level is changed to a second level lower than the first level;
a control circuit that stops the operation of the first oscillation circuit after the target level is changed to the second level;
1. An integrated circuit comprising:
前記第２発振回路は、
前記第２発振信号の周期に対する前記第１トランジスタをオンするための期間で定まるデューティ―比が５０％以下となる前記第２発振信号を出力する、
集積回路。 2. The integrated circuit of claim 1,
The second oscillation circuit is
outputting the second oscillation signal such that a duty ratio determined by a period for turning on the first transistor with respect to a period of the second oscillation signal is 50% or less;
Integrated circuits.
前記第１トランジスタがオンの際に前記第１トランジスタに流れる電流を検出する第１抵抗が接続される第１端子と、
前記第１トランジスタに流れる電流及び第１抵抗に基づく第１電圧を補償した第２電圧を生成するスロープ補償回路と、
を備え、
前記第１発振回路は、
前記第１発振信号の周期に対する前記第１トランジスタをオンするための期間で定まるデューティ―比が５０％より大きい前記第１発振信号を出力し、
前記駆動回路は、
前記第１又は第２発振信号に基づいて、前記第１トランジスタをオンし、前記第１又は２電圧が前記出力電圧に応じた電圧となると、前記第１トランジスタをオフし、
前記制御回路は、
前記目的レベルが前記第２レベルに変更された後、前記スロープ補償回路の動作を停止させる、
集積回路。 3. An integrated circuit according to claim 2, comprising:
a first terminal to which a first resistor is connected, the first resistor detecting a current flowing through the first transistor when the first transistor is on;
a slope compensation circuit that generates a second voltage by compensating a first voltage based on a current flowing through the first transistor and a first resistance;
Equipped with
The first oscillator circuit includes:
outputting the first oscillation signal having a duty ratio greater than 50%, the duty ratio being determined by a period for turning on the first transistor relative to a period of the first oscillation signal;
The drive circuit includes:
turning on the first transistor based on the first or second oscillation signal, and turning off the first transistor when the first or second voltage becomes a voltage corresponding to the output voltage;
The control circuit includes:
After the target level is changed to the second level, stopping the operation of the slope compensation circuit.
Integrated circuits.
前記補助コイルのコイル電圧に応じた電源電圧が印加される第２端子、
を備え、
前記第１端子には、前記第１トランジスタがオフの際に前記コイル電圧に応じた電圧が印加され、
前記制御回路は、
前記第１トランジスタがオフの際の前記第１端子の電圧が第１所定レベルより低いか否かを検出する第１検出回路と、
前記第２端子の電圧が第２所定レベルより低いか否かを検出する第２検出回路と、
前記第１及び第２検出回路の検出結果に基づいて、前記第１発振回路及び前記スロープ補償回路の動作を制御する回路と、
を含む集積回路。 4. An integrated circuit according to claim 3,
a second terminal to which a power supply voltage corresponding to the coil voltage of the auxiliary coil is applied;
Equipped with
A voltage corresponding to the coil voltage is applied to the first terminal when the first transistor is off,
The control circuit includes:
a first detection circuit that detects whether a voltage at the first terminal when the first transistor is off is lower than a first predetermined level;
a second detection circuit for detecting whether the voltage at the second terminal is lower than a second predetermined level;
a circuit for controlling operations of the first oscillation circuit and the slope compensation circuit based on detection results of the first and second detection circuits;
[0023] An integrated circuit including
前記出力電圧に基づいて、前記第１トランジスタの駆動を停止するか否かを判定する判定回路、
を備え、
前記駆動回路は、
前記第１又は第２発振信号に基づいて、前記第１トランジスタをオンする駆動信号を出力し、前記第１トランジスタがオンの際に流れる電流に応じた電圧が前記出力電圧に応じた電圧となると、前記第１トランジスタをオフする前記駆動信号を出力する駆動信号出力回路と、
前記判定回路が前記第１トランジスタの駆動を停止すると判定すると、前記第１トランジスタの駆動を停止し、前記判定回路が前記第１トランジスタの駆動を停止しないと判定すると、前記駆動信号に基づいて、前記第１トランジスタを駆動するバッファ回路と、
を含み、
前記制御回路は、
前記目的レベルが前記第２レベルに変更された後、前記判定回路が前記第１トランジスタの駆動を停止すると判定すると、前記バッファ回路の動作を停止させる、
集積回路。 An integrated circuit according to any one of claims 1 to 4,
a determination circuit that determines whether or not to stop driving the first transistor based on the output voltage;
Equipped with
The drive circuit includes:
a drive signal output circuit that outputs a drive signal for turning on the first transistor based on the first or second oscillation signal, and outputs the drive signal for turning off the first transistor when a voltage corresponding to a current flowing when the first transistor is on becomes a voltage corresponding to the output voltage;
a buffer circuit that stops driving the first transistor when the determination circuit determines that the driving of the first transistor should be stopped, and drives the first transistor based on the drive signal when the determination circuit determines that the driving of the first transistor should not be stopped;
Including,
The control circuit includes:
when the determination circuit determines that the driving of the first transistor is to be stopped after the target level is changed to the second level, the operation of the buffer circuit is stopped.
Integrated circuits.
前記第１トランジスタの制御電極と、一端が接地された第２抵抗の他端と、が接続される第３端子、
を備え、
前記バッファ回路は、
前記第１トランジスタをオンするための電圧が印加される電源ラインと、
前記第１トランジスタをオフする前記駆動信号に基づいてオンとなると、前記第１トランジスタをオフするためのレベルシフト信号を出力し、前記第１トランジスタをオンする前記駆動信号に基づいてオフとなると、前記第１トランジスタをオンするための前記レベルシフト信号を出力する第２トランジスタを含むレベルシフト回路と、
前記レベルシフト信号に基づいて、前記第３端子に前記第１トランジスタの前記制御電極に印加される駆動電圧を出力する駆動電圧出力回路と、
を含み、
前記第２トランジスタは、
前記電源ラインから接地に電流を流しつつ前記第１トランジスタをオフするための前記レベルシフト信号を出力し、前記目的レベルが前記第２レベルに変更された後、前記判定回路が前記第１トランジスタの駆動を停止すると判定すると、オフされる、
集積回路。 6. An integrated circuit according to claim 5,
a third terminal to which the control electrode of the first transistor and one end of a second resistor, the other end of which is grounded, are connected;
Equipped with
The buffer circuit includes:
a power supply line to which a voltage for turning on the first transistor is applied;
a level shift circuit including a second transistor that outputs a level shift signal for turning off the first transistor when the second transistor is turned on based on the drive signal for turning off the first transistor, and outputs the level shift signal for turning on the first transistor when the second transistor is turned off based on the drive signal for turning on the first transistor;
a drive voltage output circuit that outputs, to the third terminal, a drive voltage to be applied to the control electrode of the first transistor based on the level shift signal;
Including,
The second transistor is
outputting the level shift signal for turning off the first transistor while flowing a current from the power supply line to ground, and turning off the first transistor when the determination circuit determines that the driving of the first transistor is to be stopped after the target level is changed to the second level;
Integrated circuits.
前記集積回路の電源電圧が第３所定レベルより高いか否かを検出する第３検出回路と、
前記電源電圧が前記第３所定レベルより高くなると、所定期間を計時する計時回路と、
を備え、
前記制御回路は、
前記所定期間の経過後かつ前記目的レベルが前記第２レベルに変更されると、前記第１発振回路の動作を停止させる、
集積回路。 2. The integrated circuit of claim 1,
a third detection circuit for detecting whether a power supply voltage of the integrated circuit is higher than a third predetermined level;
a timer circuit that times a predetermined period of time when the power supply voltage becomes higher than the third predetermined level;
Equipped with
The control circuit includes:
when the predetermined period has elapsed and the target level is changed to the second level, stopping the operation of the first oscillation circuit;
Integrated circuits.
前記駆動回路は、
前記電源電圧が前記第３所定レベルより高くなると変化する基準電圧を出力する電圧出力回路と、
前記基準電圧、又は前記出力電圧に応じた電圧の何れかと、前記電流に応じた電圧とを比較する比較回路と、
前記第１又は第２発振信号に基づいて、前記第１トランジスタをオンし、前記比較回路の比較結果に基づいて、前記第１トランジスタをオフするオンオフ回路と、
を備える集積回路。 8. An integrated circuit according to claim 7, comprising:
The drive circuit includes:
a voltage output circuit that outputs a reference voltage that changes when the power supply voltage becomes higher than the third predetermined level;
a comparison circuit that compares the voltage corresponding to the current with either the reference voltage or the voltage corresponding to the output voltage;
an on/off circuit that turns on the first transistor based on the first or second oscillation signal and turns off the first transistor based on a comparison result of the comparator;
1. An integrated circuit comprising:
前記計時回路は、
前記電源電圧が前記第３所定レベルより高くなると、前記第２発振信号に基づいて前記所定期間をカウントするカウンタであり、
前記電圧出力回路は、
前記カウンタのカウント結果に基づいて段階的に上昇する前記基準電圧を出力し、
前記比較回路は、
前記基準電圧、又は前記出力電圧に応じた電圧のうち低い方の電圧と、前記電流に応じた電圧とを比較する、
集積回路。 9. An integrated circuit according to claim 8, comprising:
The timing circuit includes:
a counter that counts the predetermined period based on the second oscillation signal when the power supply voltage becomes higher than the third predetermined level;
The voltage output circuit includes:
outputting the reference voltage which increases stepwise based on the count result of the counter;
The comparison circuit includes:
comparing the reference voltage or the voltage corresponding to the output voltage, whichever is lower, with the voltage corresponding to the current;
Integrated circuits.
１次コイルと、２次コイルと、補助コイルとを含むトランスと、
前記１次コイルに流れる電流を制御する第１トランジスタと、
前記第１トランジスタを駆動し、前記出力電圧が目的レベルとなるよう制御する集積回路と、
を備え、
前記集積回路は、
前記出力電圧に応じた第１周波数の第１発振信号を出力する第１発振回路と、
所定の第２周波数の第２発振信号を出力する第２発振回路と、
前記出力電圧の前記目的レベルが第１レベルに変更された後、前記第１発振信号に基づいて前記第１トランジスタを駆動し、前記目的レベルが前記第１レベルより低い第２レベルに変更された後、前記第２発振信号に基づいて前記第１トランジスタを駆動する駆動回路と、
前記目的レベルが前記第２レベルに変更された後、前記第１発振回路の動作を停止させる制御回路と、
を含む電源回路。 A power supply circuit that generates an output voltage from an input voltage,
a transformer including a primary coil, a secondary coil, and an auxiliary coil;
A first transistor for controlling a current flowing through the primary coil;
an integrated circuit that drives the first transistor and controls the output voltage to a target level;
Equipped with
The integrated circuit comprises:
a first oscillation circuit that outputs a first oscillation signal having a first frequency corresponding to the output voltage;
a second oscillation circuit that outputs a second oscillation signal having a second predetermined frequency;
a drive circuit that drives the first transistor based on the first oscillation signal after the target level of the output voltage is changed to a first level, and drives the first transistor based on the second oscillation signal after the target level is changed to a second level lower than the first level;
a control circuit that stops the operation of the first oscillation circuit after the target level is changed to the second level;
A power supply circuit including:
前記出力電圧に基づいて、前記第１トランジスタの駆動を停止するか否かを判定する判定回路と、
発振信号を出力する発振回路と、
前記発振信号に基づいて、前記第１トランジスタをオンする駆動信号を出力し、前記第１トランジスタがオンの際に流れる電流に応じた電圧が前記出力電圧に応じた電圧となると、前記第１トランジスタをオフする前記駆動信号を出力する駆動信号出力回路と、
前記判定回路が前記第１トランジスタの駆動を停止すると判定すると、前記第１トランジスタの駆動を停止し、前記判定回路が前記第１トランジスタの駆動を停止しないと判定すると、前記駆動信号に基づいて、前記第１トランジスタを駆動するバッファ回路と、
前記目的レベルが第１レベルに変更された後、前記バッファ回路を動作させ、前記目的レベルが前記第１レベルより低い第２レベルに変更された後、前記判定回路が前記第１トランジスタの駆動を停止すると判定すると、前記バッファ回路の動作を停止させる制御回路と、
を備える集積回路。 An integrated circuit for driving the first transistor of a power supply circuit, the power supply circuit comprising: a transformer including a primary coil, a secondary coil, and an auxiliary coil; and a first transistor for controlling a current flowing through the primary coil, the power supply circuit generating an output voltage from an input voltage and controlling the output voltage to a target level,
a determination circuit that determines whether or not to stop driving the first transistor based on the output voltage;
an oscillation circuit that outputs an oscillation signal;
a drive signal output circuit that outputs a drive signal for turning on the first transistor based on the oscillation signal, and outputs the drive signal for turning off the first transistor when a voltage corresponding to a current flowing when the first transistor is on becomes a voltage corresponding to the output voltage;
a buffer circuit that stops driving the first transistor when the determination circuit determines that the driving of the first transistor should be stopped, and drives the first transistor based on the drive signal when the determination circuit determines that the driving of the first transistor should not be stopped;
a control circuit that operates the buffer circuit after the target level is changed to a first level, and stops the operation of the buffer circuit when the determination circuit determines that the driving of the first transistor is to be stopped after the target level is changed to a second level lower than the first level;
1. An integrated circuit comprising:
前記第１トランジスタの制御電極と、一端が接地された第２抵抗の他端と、が接続される端子と、
を備え、
前記バッファ回路は、
前記第１トランジスタをオンするための電圧が印加される電源ラインと、
前記第１トランジスタをオフする前記駆動信号に基づいてオンとなると、前記第１トランジスタをオフするためのレベルシフト信号を出力し、前記第１トランジスタをオンする前記駆動信号に基づいてオフとなると、前記第１トランジスタをオンするための前記レベルシフト信号を出力する第２トランジスタを含むレベルシフト回路と、
前記レベルシフト信号に基づいて、前記端子に前記第１トランジスタの前記制御電極に印加される駆動電圧を出力する駆動電圧出力回路と、
を含み、
前記第２トランジスタは、
前記電源ラインから接地に電流を流しつつ前記第１トランジスタをオフするための前記レベルシフト信号を出力し、前記目的レベルが前記第２レベルに変更された後、前記判定回路が前記第１トランジスタの駆動を停止すると判定すると、オフされる、
集積回路。 12. An integrated circuit according to claim 11,
a terminal to which a control electrode of the first transistor and one end of a second resistor, the other end of which is grounded, are connected;
Equipped with
The buffer circuit includes:
a power supply line to which a voltage for turning on the first transistor is applied;
a level shift circuit including a second transistor that outputs a level shift signal for turning off the first transistor when the second transistor is turned on based on the drive signal for turning off the first transistor, and outputs the level shift signal for turning on the first transistor when the second transistor is turned off based on the drive signal for turning on the first transistor;
a drive voltage output circuit that outputs, to the terminal, a drive voltage to be applied to the control electrode of the first transistor based on the level shift signal;
Including,
The second transistor is
outputting the level shift signal for turning off the first transistor while flowing a current from the power supply line to ground, and turning off the first transistor when the determination circuit determines that the driving of the first transistor is to be stopped after the target level is changed to the second level;
Integrated circuits.
１次コイルと、２次コイルと、補助コイルとを含むトランスと、
前記１次コイルに流れる電流を制御する第１トランジスタと、
前記第１トランジスタを駆動し、前記出力電圧が目的レベルとなるよう制御する集積回路と、
を備え、
前記集積回路は、
前記出力電圧に基づいて、前記第１トランジスタの駆動を停止するか否かを判定する判定回路と、
発振信号を出力する発振回路と、
前記発振信号に基づいて、前記第１トランジスタをオンする駆動信号を出力し、前記第１トランジスタがオンの際に流れる電流に応じた電圧が前記出力電圧に応じた電圧となると、前記第１トランジスタをオフする前記駆動信号を出力する駆動信号出力回路と、
前記判定回路が前記第１トランジスタの駆動を停止すると判定すると、前記第１トランジスタの駆動を停止し、前記判定回路が前記第１トランジスタの駆動を停止しないと判定すると、前記駆動信号に基づいて、前記第１トランジスタを駆動するバッファ回路と、
前記目的レベルが第１レベルに変更された後、前記バッファ回路を動作させ、前記目的レベルが前記第１レベルより低い第２レベルに変更された後、前記判定回路が前記第１トランジスタの駆動を停止すると判定すると、前記バッファ回路の動作を停止させる制御回路と、
を含む電源回路。 A power supply circuit that generates an output voltage from an input voltage,
a transformer including a primary coil, a secondary coil, and an auxiliary coil;
A first transistor for controlling a current flowing through the primary coil;
an integrated circuit that drives the first transistor and controls the output voltage to a target level;
Equipped with
The integrated circuit comprises:
a determination circuit that determines whether or not to stop driving the first transistor based on the output voltage;
an oscillation circuit that outputs an oscillation signal;
a drive signal output circuit that outputs a drive signal for turning on the first transistor based on the oscillation signal, and outputs the drive signal for turning off the first transistor when a voltage corresponding to a current flowing when the first transistor is on becomes a voltage corresponding to the output voltage;
a buffer circuit that stops driving the first transistor when the determination circuit determines that the driving of the first transistor should be stopped, and drives the first transistor based on the drive signal when the determination circuit determines that the driving of the first transistor should not be stopped;
a control circuit that operates the buffer circuit after the target level is changed to a first level, and stops the operation of the buffer circuit when the determination circuit determines that the driving of the first transistor is to be stopped after the target level is changed to a second level lower than the first level;
A power supply circuit including:
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US18/493,156 US20240186880A1 (en) | 2022-12-06 | 2023-10-24 | Integrated circuit and power supply circuit |
| CN202311385975.6A CN118157432A (en) | 2022-12-06 | 2023-10-24 | Integrated circuit and power supply circuit |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2022194967 | 2022-12-06 | ||
| JP2022194967 | 2022-12-06 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2024081563A true JP2024081563A (en) | 2024-06-18 |
Family
ID=91486975
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2023032592A Pending JP2024081563A (en) | 2022-12-06 | 2023-03-03 | Integrated circuit and power supply circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2024081563A (en) |
-
2023
- 2023-03-03 JP JP2023032592A patent/JP2024081563A/en active Pending
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