JP2024080607A - 突入電流制限装置およびこれを含むシステム - Google Patents

Abstract

【課題】広い入力電圧範囲を有する突入電流制限装置およびこれを含むシステムを提供する。【解決手段】突入電流制限装置１００は、入力電圧Ｖｉｎが入力される第１、第２入力ノードＩＮ１、ＩＮ２と、負荷２００に連結される第１、第２出力ノードＯＵＴ１，ＯＵＴ２と、第１入力ノードと第１出力ノードとの間に連結される電界効果トランジスタ（ＦＥＴ）Ｍ１と、第１入力ノードとＦＥＴの制御端子との間に連結される第１抵抗Ｒ１及びＦＥＴの制御端子と第２入力ノードとの間に連結される第２抵抗１１０で構成された第１分圧回路及び第１入力ノードとＦＥＴの制御端子との間に連結される第１キャパシタＣ１を含み、入力電圧が入力され、ＦＥＴがターンオンされるまでの時間を調整するゲート駆動部１１０と、第１抵抗と並列連結される第３抵抗の抵抗値を可変して、第１入力ノードとＦＥＴの制御端子との間の電圧上昇を制限する高電圧制限部とを含む。【選択図】図１

Description

本開示は、突入電流制限装置およびこれを含むシステムに関する。

突入電流（ｉｎｒｕｓｈ ｃｕｒｒｅｎｔ）は、電気電子システムにおいて入力電圧が投入される時、負荷の大きさにより付加的に発生する過渡（ｔｒａｎｓｉｅｎｔ）現象である。このような突入電流は、システムの永久的な損傷（ｐｅｒｍａｎｅｎｔ ｄａｍａｇｅ）、故障（ｆａｕｌｔ）、または異常作動（ａｂｎｏｒｍａｌ ｏｐｅｒａｔｉｏｎ）を発生させる原因になりうるので、制限が必要である。一般に、電池パック（ｂａｔｔｅｒｙ ｐａｃｋ）に適用される電池管理システム（ｂａｔｔｅｒｙ ｍａｎａｇｅｍｅｎｔ ｓｙｓｔｅｍ、ＢＭＳ）も、突入電流を制限するための技術が適用されることが必須である。

低いオン抵抗を有する電界効果トランジスタ（ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ、ＦＥＴ）が突入電流制限のための主スイッチとして用いられる突入電流制限回路は、突入電流の遮断後には低い電圧降下を維持できるというメリットがある。しかし、ＦＥＴの特性上、低いオン抵抗を有するためには、ゲート－ソース（ｇａｔｅ－ｓｏｕｒｃｅ）電圧が１０Ｖ以上を維持しなければならず、ＦＥＴの安全な制御のためには、ゲート－ソース端子間の電圧が最大２０Ｖを超えてはならない。このようにＦＥＴの低い電圧範囲によって、突入電流制限回路を広い供給電圧範囲を有する電池システムに適用する場合、主スイッチのＦＥＴを安全に制御しにくい問題がある。

本開示により解決しようとする課題は、広い入力電圧範囲を有する突入電流制限装置およびこれを含むシステムに関する。

上記の課題を解決するための、一実施例による突入電流制限装置は、電源から入力電圧が入力される第１および第２入力ノードと、負荷に連結される第１および第２出力ノードと、前記第１入力ノードと前記第１出力ノードとの間に連結される電界効果トランジスタと、前記第１入力ノードと前記電界効果トランジスタの制御端子との間に連結される第１抵抗および前記電界効果トランジスタの制御端子と前記第２入力ノードとの間に連結される第２抵抗で構成された第１分圧回路と、前記第１入力ノードと前記電界効果トランジスタの制御端子との間に連結される第１キャパシタとを含み、前記入力電圧が入力され、前記電界効果トランジスタがターンオンされるまでの時間を調整するゲート駆動部と、前記第１抵抗と並列連結され、前記第１入力ノードと前記電界効果トランジスタの制御端子との間の電圧によって抵抗値が可変する第３抵抗を含み、前記第３抵抗の抵抗値を可変して、前記第１入力ノードと前記電界効果トランジスタの制御端子との間の電圧上昇を制限する高電圧制限部とを含むことができる。

前記高電圧制限部は、前記第１入力ノードと前記電界効果トランジスタの制御端子との間に連結される第１トランジスタと、前記第１入力ノードと前記電界効果トランジスタの制御端子との間の電圧によって前記第１トランジスタの制御端子に印加される電圧を可変する第２分圧回路とを含むことができる。前記第３抵抗は、前記第１トランジスタのオン（ｏｎ）抵抗であってもよい。

前記第２分圧回路は、前記第１入力ノードと前記第１トランジスタの制御端子との間に連結される第４抵抗と、前記第１トランジスタの制御端子と前記電界効果トランジスタの制御端子との間に連結される第５抵抗とを含むことができる。

前記第２分圧回路は、前記電界効果トランジスタの制御端子に連結される第６抵抗をさらに含むことができる。前記第１抵抗、前記第２抵抗、前記第１キャパシタ、および前記第１トランジスタは、前記第６抵抗を介して前記電界効果トランジスタの制御端子に連結される。

前記第１トランジスタは、前記第１入力ノードに連結されるエミッタ端子と、前記電界効果トランジスタの制御端子に連結されるコレクタ端子と、前記第１トランジスタの制御端子として動作するベース端子とを含むＰＮＰトランジスタであってもよい。

前記突入電流制限装置は、前記入力電圧が所定値より低くなると、前記第１分圧回路で前記第１抵抗に対応する電圧分配比を増加させる低電圧解除部をさらに含むことができる。

前記低電圧解除部は、前記第２抵抗と並列連結される第２トランジスタと、前記入力電圧が前記所定値より低くなると、前記第２トランジスタをターンオンさせる制御回路とを含むことができる。

前記制御回路は、前記第２トランジスタの制御端子と前記第２入力ノードとの間に連結される第３トランジスタと、前記第１入力ノードと前記第３トランジスタの制御端子との間に連結され、前記入力電圧が前記所定値以上になると導通するツェナーダイオードとを含むことができる。前記第３トランジスタは、前記ツェナーダイオードの導通時にターンオンされる。前記第２トランジスタは、前記第３トランジスタのターンオフ時にターンオンされる。

前記制御回路は、前記第１入力ノードと前記第３トランジスタとの間に連結される第７抵抗と、前記第３トランジスタと前記第２トランジスタの制御端子との間に連結される第８抵抗と、前記第２トランジスタの制御端子と前記第２入力ノードとの間に連結される第９抵抗とをさらに含むことができる。

前記制御回路は、前記第３トランジスタの制御端子と前記第２入力ノードとの間に連結される第１０抵抗をさらに含むことができる。

前記第２トランジスタは、前記第２抵抗の両端にそれぞれ連結されるコレクタ端子およびエミッタ端子と、前記第２トランジスタの制御端子であるベース端子とを含むＮＰＮトランジスタであってもよい。前記第３トランジスタは、前記第２トランジスタの制御端子に連結されるコレクタ端子と、前記第２入力ノードに連結されるエミッタ端子と、前記第３トランジスタの制御端子であるベース端子とを含むＮＰＮトランジスタであってもよい。

前記低電圧解除部は、前記第２抵抗の両端の間に前記第２トランジスタと直列連結される第１１抵抗をさらに含むことができる。

前記突入電流制限装置は、前記第１出力ノードと前記電界効果トランジスタの制御端子との間に連結されて、前記第１出力ノードに出力される電流の上昇時、前記第１入力ノードと前記電界効果トランジスタの制御端子との間の電圧を減少させるフィードバック制御部をさらに含むことができる。

前記フィードバック制御部は、前記第１出力ノードに連結される第２キャパシタと、前記第２キャパシタと前記電界効果トランジスタの制御端子との間に連結される第１２抵抗とを含むことができる。

前記電界効果トランジスタは、前記第１入力ノードに連結されるソース端子と、前記第１出力ノードに連結されるドレイン端子と、前記電界効果トランジスタの制御端子であるゲート端子とを含む金属酸化膜半導体電界効果トランジスタ（ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ、ＭＯＳＦＥＴ）であってもよい。

一実施例によるシステムは、前述した特徴の少なくとも１つの特徴を含む突入電流制限装置を含むことができる。

本開示によれば、広い入力電圧範囲を有する突入電流制限装置を提供することができる。

一実施例による突入電流制限装置を含むシステムを概略的に示す。 一実施例による突入電流制限装置をより詳細に示す。 一実施例によるフィードバック制御部の作動を説明するための図である。 一実施例によるフィードバック制御部の作動を説明するための図である。 一実施例による高電圧制限部の作動を説明するための図である。 一実施例による低電圧解除部の作動を説明するための図である。

以下、添付した図面を参照して、本発明の実施例を詳細に説明する。以下、添付した図面を参照して実施例の効果および特徴、そしてその実現方法を詳細に説明する。図面において、同一の参照符号は同一の構成要素を示し、それに関する重複した説明は省略される。しかし、本発明は多様な形態で実現可能であり、ここで説明する実施例に限定されると解釈されない。むしろ、これらの実施例は本開示が徹底かつ完全になるように例として提供され、通常の技術者に本発明の態様および特徴を十分に伝達するであろう。

したがって、本発明の態様および特徴の完全な理解のために当業者に必要でないとされるプロセス、要素、および技術は説明されない。図面において、素子、層、および領域の相対的な大きさは明確性のために誇張される。

本文書において、「および／または」という用語は、これに関連して列挙された複数の項目のすべての組み合わせまたは任意の組み合わせを含む。本発明の実施例を記述する時、「～することができる」を使うのは、「本発明の一つ以上の実施例」を意味する。以下の本発明の実施例に関する説明において、単数形態の用語は、文脈に他に明示されない限り、複数形態を含むことができる。

「第１」および「第２」の用語は多様な構成要素を説明するのに使用されるが、これらの構成要素はこれらの用語によって限定されない。これらの用語は１つの構成要素を他の構成要素から区別する目的でのみ使用される。例えば、本発明の権利範囲を逸脱しない範囲で第２構成要素は第１構成要素と名付けられ、類似に、第１構成要素も第２構成要素と名付けられてもよい。

本文書において、１つの構成要素または層が他の構成要素または層に対して「上に」、「連結された」、または「結合された」と記載される場合において、「上に」、「連結された」および「結合された」ものは、直接、または１つ以上の他の構成要素または層を介在して形成されるものをすべて含む。また、１つの構成要素または層が２つの構成要素または層「の間」にあると記載された場合、２つの構成要素または層の間の唯一の構成要素または層であるか、１つ以上の介在した他の要素または層が存在すると理解されなければならない。

本明細書において、２つの構成要素を「電気的に連結」するというのは、２つの構成要素を直接（ｄｉｒｅｃｔｌｙ）連結する場合のみならず、２つの構成要素の間に他の構成要素を介して連結する場合も含むことができる。他の構成要素は、スイッチ、抵抗、キャパシタなどを含むことができる。実施例を説明するにあたり、「連結」するという表現は、直接連結するとの表現がない場合には、電気的に連結することを意味する。

以下、必要な図面を参照して、本発明の一実施例による突入電流制限装置（ｉｎｒｕｓｈ ｃｕｒｒｅｎｔ ｌｉｍｉｔｅｒ）およびこれを含むシステムについて詳細に説明する。

図１は、一実施例による突入電流制限装置を含むシステムを概略的に示す。また、図２は、一実施例による突入電流制限装置をより詳しく示す。

図１および２を参照すれば、システム１０は、電源３００と負荷２００との間に電気的に連結される突入電流制限装置１００を含むことができる。このようなシステム１０は、例えば、車両システムであってもよい。

電源３００は、突入電流制限装置１００の入力ノードＩＮ１、ＩＮ２に電気的に連結されて突入電流制限装置１００に入力電圧Ｖｉｎを供給することができる。例えば、システム１０が高電圧バッテリパックを含む場合、電源３００は、高電圧バッテリパックであってもよい。負荷２００は、突入電流制限装置１００の出力ノードＯＵＴ１、ＯＵＴ２に電気的に連結されて突入電流制限装置１００から出力電圧Ｖｏｕｔを受けることができる。

システム１０は、メインスイッチＳＷ１をさらに含むことができる。電源３００は、メインスイッチＳＷ１によって突入電流制限装置１００との電気的な連結が制御できる。

突入電流制限装置１００は、トランジスタＭ１と、ゲート駆動部１１０と、フィードバック制御部１２０と、高電圧制限部１３０と、低電圧解除部１４０とを含むことができる。

トランジスタＭ１は、入力ノードＩＮ１および出力ノードＯＵＴ１にそれぞれ連結される第１および第２端子と、制御端子とを含み、制御端子に入力される電圧により２つのノードの間に電流の流れを遮断または許容するスイッチとして作動できる。図１を例に挙げると、トランジスタＭ１は、第１および第２端子がそれぞれソース（ｓｏｕｒｃｅ）端子およびドレイン（ｄｒａｉｎ）端子であり、制御端子がゲート端子であるＰ－チャネル金属酸化膜半導体電界効果トランジスタ（Ｐ－ｃｈａｎｎｅｌ ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ、Ｐ－チャネルＭＯＳＦＥＴ）であってもよい。しかし、本発明の実施例がこれによって制限されるわけではないので、トランジスタＭ１は、Ｎ－チャネルＭＯＳＦＥＴであってもよい。以下、説明の便宜のために、トランジスタＭ１がＰ－チャネルＭＯＳＦＥＴの場合を例として説明する。

ゲート駆動部１１０は、電源３００から電圧が供給されると、トランジスタＭ１のゲート－ソース端子間の電圧Ｖｇｓ（つまり、入力ノードＩＮ１とトランジスタＭ１のゲート端子との間の電圧）が徐々に増加するようにトランジスタＭ１のゲート電圧を制御することができる。ゲート駆動部１１０は、入力ノードＩＮ１（つまり、トランジスタＭ１のソース端子）とゲート端子との間に電気的に並列連結されるキャパシタＣ１および抵抗Ｒ１と、トランジスタＭ１のゲート端子と入力ノードＩＮ２との間に連結される抵抗Ｒ２とを含むことができる。

メインスイッチＳＷ１がターンオンされて電源３００から入力電圧Ｖｉｎが供給されると、電源３００から供給された電流は、分配抵抗である抵抗Ｒ１および抵抗Ｒ２を経由して流れ、電源３００の供給電圧によってキャパシタＣ１が充電される。これによって、トランジスタＭ１のゲート電圧Ｖｇは、キャパシタＣ１の充電によって次第に低くなり、トランジスタＭ１のゲート－ソース端子間の電圧Ｖｇｓが次第に増加する。トランジスタＭ１のゲート－ソース端子間の電圧Ｖｇｓが低い状態では高い抵抗値を有し、ゲート－ソース端子間の電圧Ｖｇｓが増加するほど、抵抗値が次第に低くなる。したがって、電源３００の連結初期には、キャパシタＣ１によってトランジスタＭ１のゲート－ソース端子間の電圧Ｖｇｓが徐々に増加し、トランジスタＭ１の高いオン抵抗により突入電流が制限される。その後、所定の時間が経過してゲート－ソース端子間の電圧Ｖｇｓが所定値以上になると、トランジスタＭ１のオン抵抗が最小値に収斂してトランジスタＭ１による電圧降下を最小化できる。

フィードバック制御部１２０は、出力端子ＯＵＴ１（つまり、トランジスタＭ１のドレイン端子）とゲート端子との間に連結されて、トランジスタＭ１を介して負荷２００に伝達される電流の上昇時、トランジスタＭ１のゲート－ソース端子間の電圧Ｖｇｓを減少させることによって、負荷２００側キャパシタＣ＿Ｌに出力される突入電流を制限する機能を行うことができる。

フィードバック制御部１２０は、トランジスタＭ１のドレイン端子とゲート端子との間に電気的に互いに直列連結されるキャパシタＣ２および抵抗Ｒ３を含むことができる。キャパシタＣ２および抵抗Ｒ３は、突入電流の上昇時、キャパシタＣ１を放電させることによって、トランジスタＭ１のゲート－ソース端子間の電圧Ｖｇｓを減少させることができる。これによって、トランジスタＭ１のオン抵抗が増加して、負荷２００側キャパシタＣ＿Ｌに出力される突入電流の上昇が抑制できる。

図３Ａおよび図３Ｂは、一実施例によるフィードバック制御部の作動を説明するための図である。図３Ａは、突入電流制限装置においてフィードバック制御部が省略された場合の、トランジスタＭ１のソース電圧Ｖｓ、ゲート－ソース端子間の電圧Ｖｇｓ、およびドレイン電圧Ｖｄ、そして突入電流の変化を例として示す。図３Ｂは、フィードバック制御部が含まれている突入電流制限装置においてトランジスタＭ１のソース電圧Ｖｓ、ゲート－ソース端子間の電圧Ｖｇｓ、およびドレイン電圧Ｖｄ、そして突入電流の変化を例として示す。

図３Ａおよび図３Ｂを参照すれば、メインスイッチＳＷ１がターンオンされて電源３００から電圧の供給が開始されると、トランジスタＭ１のソース端子に電圧Ｖｓが印加され、ゲート駆動部１１０によってトランジスタＭ１のゲート－ソース端子間の電圧Ｖｇｓが次第に上昇する。以後、ｔ１時点で、トランジスタＭ１のゲート－ソース端子間の電圧Ｖｇｓが閾値電圧Ｖｔｈ以上になると、トランジスタＭ１がターンオンされてトランジスタＭ１のドレイン端子に電圧Ｖｄが出力され、これによって、負荷２００側キャパシタＣ＿Ｌに出力される突入電流が発生する。突入電流が発生すると、フィードバック制御部１２０は、キャパシタＣ１を放電させ、これによって、図３Ｂに示されているように、トランジスタＭ１のゲート－ソース端子間の電圧Ｖｇｓが減少して、突入電流が制限される。

再び図１および２を参照すれば、高電圧制限部１３０は、トランジスタＭ１のゲート－ソース端子間の電圧Ｖｇｓによってゲート駆動部１１０の分圧回路Ｒ１、Ｒ２の電圧分配比を可変することによって、トランジスタＭ１のゲート－ソース端子間の電圧Ｖｇｓの上昇を制限することができる。高電圧制限部１３０は、ゲート駆動部１１０の抵抗Ｒ１およびキャパシタＣ１と電気的に並列連結されるトランジスタＱ１と、トランジスタＱ１のオン抵抗を可変させる抵抗回路とを含むことができる。

トランジスタＱ１は、抵抗Ｒ１の両端にそれぞれ連結される第１および第２端子と、制御端子とを含み、制御端子に印加される電圧によってオン抵抗が可変する。抵抗回路は、分圧回路であって、トランジスタＭ１のゲート－ソース端子間の電圧ＶｇｓによってトランジスタＱ１の制御端子に印加される電圧を可変することができる。抵抗回路は、トランジスタＭ１のソース端子とトランジスタＱ１の制御端子（例えば、ベース（ｂａｓｅ）端子）との間に連結される抵抗Ｒ４と、トランジスタＱ１の制御端子とトランジスタＭ１のゲート端子との間に連結される抵抗Ｒ５とを含むことができる。これによって、抵抗Ｒ４、Ｒ５によってトランジスタＭ１のゲート－ソース端子間の電圧Ｖｇｓが分配されてトランジスタＱ１の制御端子に印加される。

トランジスタＱ１は、制御端子がベース端子であり、第１および第２端子がそれぞれエミッタ（ｅｍｉｔｔｅｒ）端子およびコレクタ（ｃｏｌｌｅｃｔｏｒ）端子であるＰＮＰトランジスタであってもよい。したがって、トランジスタＭ１のゲート－ソース端子間の電圧Ｖｇｓが増加して、トランジスタＱ１のエミッタ－ベース端子間の電圧が増加するほど、トランジスタＱ１のオン抵抗を減少できる。トランジスタＱ１のオン抵抗は、ゲート駆動部１１０の抵抗Ｒ１と共に、トランジスタＭ１のソース端子とゲート端子との間に電気的に並列連結される。したがって、トランジスタＱ１のオン抵抗が減少するほど、トランジスタＭ１のソース端子とゲート端子との間に連結される抵抗値を減少できる。トランジスタＭ１のソース端子とゲート端子との間に連結される抵抗値が減少するほど、ゲート駆動部１１０の抵抗Ｒ１に対応する電圧分配比が減少し、これによって、トランジスタＭ１のゲート－ソース端子間の電圧Ｖｇｓを減少できる。

このように、高電圧制限部１３０は、トランジスタＭ１のゲート－ソース端子間の電圧Ｖｇｓが増加すると、ゲート駆動部１１０の分圧回路Ｒ１、Ｒ２の電圧分配比を調整してトランジスタＭ１のゲート－ソース端子間の電圧Ｖｇｓを制限することができる。

図４は、一実施例による高電圧制限部の作動を説明するための図である。

図４を参照すれば、メインスイッチＳＷ１がターンオンされて電源３００から電圧Ｖｉｎの供給が開始されると、トランジスタＭ１のゲート－ソース端子間の電圧Ｖｇｓが次第に上昇する。トランジスタＭ１のゲート－ソース端子間の電圧Ｖｇｓが所定値以上になると、高電圧制限部１３０のトランジスタＱ１がターンオンされて、トランジスタＭ１のゲート－ソース端子間の電圧Ｖｇｓの上昇を制限する。したがって、高電圧制限部１３０がない場合に比べて、トランジスタＭ１のゲート－ソース端子間の電圧Ｖｇｓが低い電圧を維持できる。

再び図１および図２をみると、高電圧制限部１３０の抵抗回路は、トランジスタＭ１のゲート端子とノードＮ１との間に連結される抵抗Ｒ６を含むことができる。この場合、ゲート駆動部１１０の抵抗Ｒ１、Ｒ２およびキャパシタＣ１、そしてフィードバック制御部１２０の抵抗Ｒ３は、ノードＮ１および抵抗Ｒ６を介してトランジスタＭ１のゲート端子に連結される。したがって、トランジスタＭ１のゲート－ソース端子間の電圧Ｖｇｓは、抵抗回路Ｒ４、Ｒ５、Ｒ６を介して抵抗Ｒ１の両端電圧を分配した電圧であってもよい。

低電圧解除部１４０は、入力電圧Ｖｉｎによってゲート駆動部１１０の分圧回路Ｒ１、Ｒ２の電圧分配比を可変することによって、所定値より低い入力電圧ＶｉｎでもトランジスタＭ１による電圧降下が最小化できるようにする。低電圧解除部１４０は、ゲート駆動部１１０の抵抗Ｒ２と並列連結されるトランジスタＱ２と、トランジスタＱ２のターンオン／ターンオフを制御する制御回路とを含むことができる。制御回路は、トランジスタＱ２の制御端子と入力ノードＩＮ２との間に連結され、入力電圧ＶｉｎによってトランジスタＱ２のターンオン／ターンオフを制御するトランジスタＱ３と、入力ノードＩＮ１とトランジスタＱ３の制御端子との間に連結されて、入力電圧ＶｉｎによってトランジスタＱ２のターンオン／ターンオフを制御するツェナーダイオードＤ１とを含むことができる。

ツェナーダイオードＤ１は、入力ノードＩＮ１に連結されるカソード（ｃａｔｈｏｄｅ）と、トランジスタＱ３の制御端子に連結されるアノード（ａｎｏｄｅ）とを含むことができる。ツェナーダイオードＤ１は、入力電圧Ｖｉｎが所定値より高ければ、導通して入力電圧ＶｉｎをトランジスタＱ３の制御端子に伝達できる。

トランジスタＱ３は、トランジスタＱ２の制御端子に連結される第１端子と、入力ノードＩＮ２に連結される第２端子と、ツェナーダイオードＤ１のアノードに連結される制御端子とを含むことができる。トランジスタＱ２は、ツェナーダイオードＤ１の導通の有無によってターンオンまたはターンオフされる。トランジスタＱ３は、ターンオン時、トランジスタＱ２の制御端子と入力ノードＩＮ２とを連結し、ターンオフ時、トランジスタＱ２の制御端子と入力ノードＩＮ２との間の電気的な連結を遮断するスイッチとして作動できる。

トランジスタＱ３は、制御端子がベース端子であり、第１端子および第２端子がそれぞれコレクタ端子およびエミッタ端子であるＮＰＮトランジスタであってもよい。したがって、トランジスタＱ３は、ベース端子に所定値以上の電圧が印加されると、ターンオンされる。つまり、電源３００から所定値以上の電圧が印加されてツェナーダイオードＤ１が導通すると、ツェナーダイオードＤ１を介してトランジスタＱ３のベース端子に所定値以上の電圧が印加されてトランジスタＱ３がターンオンされる。これに対し、電源３００から所定値未満の電圧が印加されてツェナーダイオードＤ１が非導通になると、トランジスタＱ３はターンオフされる。

低電圧解除部１４０は、トランジスタＱ３の安定した作動のために、入力ノードＩＮ１とツェナーダイオードＤ１のカソードとの間に連結される抵抗Ｒ１１と、トランジスタＱ３のベース端子と入力ノードＩＮ２との間に並列連結される抵抗Ｒ１２およびキャパシタＣ４とをさらに含むことができる。

トランジスタＱ２は、抵抗Ｒ２の両端にそれぞれ連結される第１および第２端子と、制御端子とを含むことができる。トランジスタＱ２の制御端子に入力される電圧は、トランジスタＱ３のターンオンの有無によって可変する。つまり、トランジスタＱ２は、トランジスタＱ３のターンオンの有無によってターンオンまたはターンオフされるスイッチとして作動できる。トランジスタＱ３がターンオンされると、トランジスタＱ２の制御端子は、入力ノードＩＮ２に連結される。トランジスタＱ３がターンオフされると、トランジスタＱ２の制御端子には、抵抗Ｒ１０、Ｒ８、Ｒ９によって入力電圧Ｖｉｎから分配された電圧が入力される。

トランジスタＱ３は、制御端子がベース端子であり、第１端子および第２端子がそれぞれコレクタ端子およびエミッタ端子であるＮＰＮトランジスタであってもよい。したがって、トランジスタＱ２は、ベース端子に所定値以上の電圧が印加されると、ターンオンされる。つまり、トランジスタＱ３がターンオンされてトランジスタＱ２の制御端子が入力ノードＩＮ２に連結されると、トランジスタＱ３がターンオフされる。これに対し、トランジスタＱ３がターンオフされると、入力電圧ＶｉｎによってトランジスタＱ２の制御端子の電圧が増加し、トランジスタＱ２がターンオンされる。

トランジスタＱ２は、抵抗Ｒ７と直列連結され、トランジスタＱ２と抵抗Ｒ７との直列組み合わせは、ゲート駆動部１１０の抵抗Ｒ２と並列連結される。したがって、トランジスタＱ２がターンオンされると、ゲート駆動部１１０の抵抗Ｒ２と抵抗Ｒ７とが並列連結され、これによって、ゲート駆動部１１０の抵抗Ｒ１、Ｒ２による電圧分配比が変更可能である。つまり、トランジスタＱ２がターンオンされると、トランジスタＭ１のゲート端子と入力ノードＩＮ２との間の抵抗値が減少し、これによって、ゲート駆動部１１０の抵抗Ｒ１に対応する電圧分配比が増加して、入力電圧ＶｉｎとトランジスタＭ１のゲート－ソース端子間の電圧Ｖｇｓとの間の差が減少する。

低電圧解除部１４０は、トランジスタＱ２の安定した作動のために、入力ノードＩＮ１とトランジスタＱ３の第１端子との間に連結される抵抗Ｒ１０と、トランジスタＱ３の第１端子とトランジスタＱ２の制御端子との間に連結される抵抗Ｒ８と、トランジスタＱ２の制御端子と第２端子との間に連結される抵抗Ｒ９と、トランジスタＱ３の第１端子と入力ノードＩＮ２との間に連結されるキャパシタＣ３とをさらに含むことができる。

一方、低電圧解除部１４０においてトランジスタＱ２の第１端子と抵抗Ｒ１との間に連結される抵抗Ｒ７は省略されてもよい。この場合、トランジスタＱ２がターンオンされると、トランジスタＭ１のゲート端子と入力ノードＩＮ２との間の抵抗値がさらに減少し、これによって、ゲート駆動部１１０の抵抗Ｒ１に対応する電圧分配比がさらに増加する。

前述によれば、入力電圧Ｖｉｎが所定値より低くなると、低電圧解除部１４０は、トランジスタＱ２をターンオンさせて、トランジスタＭ１のゲート端子と入力ノードＩＮ２との間に連結される抵抗の抵抗値を減少させることができる。これによって、ゲート駆動部１１０の電圧分配による電圧降下が減少して、入力電圧ＶｉｎとトランジスタＭ１のゲート－ソース端子間の電圧Ｖｇｓとの間の差が減少する。

図５は、一実施例による低電圧解除部の作動を説明するための図である。

図５を参照すれば、ｔ１時点で、入力電圧ＶｉｎがツェナーダイオードＤ１の導通電圧Ｖｔｈ１より低くなると、低電圧解除部１４０のトランジスタＱ２がターンオンされる。これによって、トランジスタＭ１のゲート端子と入力ノードＩＮ２との間の抵抗による電圧降下が減少して、トランジスタＭ１のゲート－ソース端子間の電圧Ｖｇｓは、入力電圧Ｖｉｎに非常に近くなる。以後、ｔ２時点で、入力電圧ＶｉｎがツェナーダイオードＤ１の導通電圧Ｖｔｈ１以上に高くなると、低電圧解除部１４０のトランジスタＱ２がターンオフされる。これによって、トランジスタＭ１のゲート端子と入力ノードＩＮ２との間には抵抗Ｒ２のみ連結されて、トランジスタＭ１のゲート端子と入力ノードＩＮ２との間の抵抗による電圧降下が増加し、トランジスタＭ１のゲート－ソース端子間の電圧Ｖｇｓと入力電圧Ｖｉｎとの間の電圧差が増加する。

前述によれば、一実施例による突入電流制限装置１００は、入力電圧Ｖｉｎが高い場合、高電圧制限部１３０を用いてトランジスタＭ１のゲート－ソース端子間の電圧Ｖｇｓが増加することを制限することによって、トランジスタＭ１を保護できる。また、突入電流制限装置１００は、入力電圧Ｖｉｎが低い場合には、ゲート駆動部１１０によるトランジスタＭ１のゲート－ソース端子間の電圧Ｖｇｓの電圧降下を最小化してトランジスタＭ１の安定した動作を保障できる。このように、突入電流制限装置１００は、広い範囲の入力電圧で安定的に作動可能で、システム１０への適用時、電源３００の仕様によって回路を変更する必要なく適用可能である。また、低費用の受動素子を用いて高電圧制限部１３０および低電圧解除部１４０を構成することによって、突入電流制限装置１００の小型化が可能であり、コスト上昇を最小化できる。

ここに説明された本発明の実施例による電子または電気装置および／または任意の他の関連装置または構成要素は、任意の適したハードウェア、ファームウエア（例えば、注文型集積回路（ａｐｐｌｉｃａｔｉｏｎ－ｓｐｅｃｉｆｉｃ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ））、ソフトウェア、またはソフトウェア、ファームウエアおよびハードウェアの組み合わせを用いて実現できる。例えば、これら装置の多様な構成要素は、１つの集積回路（ＩＣ）チップ上にまたは個別ＩＣチップ上に形成される。また、これら装置の多様な構成要素は、フレキシブルプリント回路フィルム（ｆｌｅｘｉｂｌｅ ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ ｆｉｌｍ）、テープキャリアパッケージ（ＴＣＰ：ｔａｐｅ ｃａｒｒｉｅｒ ｐａｃｋａｇｅ）、プリント回路基板（ＰＣＢ：ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ ｂｏａｒｄ）または１つの基板上に実現できる。本明細書に記載された電気的連結または相互連結は、例えば、ＰＣＢまたは他の種類の回路キャリア上の配線または導電性素子によって実現できる。導電性素子は、例えば、表面金属化（ｓｕｒｆａｃｅ ｍｅｔａｌｌｉｚａｔｉｏｎｓ）のような金属化、および／またはピン（ｐｉｎ）を含むことができ、導電性重合体（ｃｏｎｄｕｃｔｉｖｅ ｐｏｌｙｍｅｒｓ）またはセラミック（ｃｅｒａｍｉｃｓ）を含むことができる。また、電気エネルギーは、例えば、電磁放射または光を利用した無線接続により伝送可能である。

さらに、これら装置の多様な構成要素は、ここに説明された多様な機能を行うために１つ以上のプロセッサ上で実行され、１つ以上のコンピューティング装置内で実行され、コンピュータプログラム命令を実行し、他のシステム構成要素と相互作用するプロセスまたはスレッドであってもよい。コンピュータプログラム命令は、例えば、ランダムアクセスメモリ（ＲＡＭ：ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）のような、標準メモリ装置を用いるコンピューティング装置で実現できるメモリに格納される。コンピュータプログラム命令はまた、例えば、ＣＤ－ＲＯＭ、フラッシュドライブなどのような他の非一時的（ｎｏｎ－ｔｒａｎｓｉｔｏｒｙ）コンピュータ可読媒体に格納される。

また、当業者は多様なコンピューティング装置の機能が単一コンピューティング装置に結合または統合されるか、または特定のコンピューティング装置の機能が本発明の例示的な実施例の範囲を逸脱しない範囲で１つ以上の他のコンピューティング装置にわたって分散できることを認識しなければならない。

１０：システム
１００：突入電流制限装置
１１０：ゲート駆動部
１２０：フィードバック制御部
１３０：高電圧制限部
１４０：低電圧解除部
２００：負荷
３００：電源
ＳＷ１：メインスイッチ
Ｍ１：トランジスタ
ＩＮ１、ＩＮ２：入力ノード
ＯＵＴ１、ＯＵＴ２：出力ノード

Claims (16)

1. 電源から入力電圧が入力される第１および第２入力ノードと、
   負荷に連結される第１および第２出力ノードと、
   前記第１入力ノードと前記第１出力ノードとの間に連結される電界効果トランジスタと、
   前記第１入力ノードと前記電界効果トランジスタの制御端子との間に連結される第１抵抗および前記電界効果トランジスタの制御端子と前記第２入力ノードとの間に連結される第２抵抗で構成された第１分圧回路と、前記第１入力ノードと前記電界効果トランジスタの制御端子との間に連結される第１キャパシタとを含み、前記入力電圧が入力され、前記電界効果トランジスタがターンオンされるまでの時間を調整するゲート駆動部と、
   前記第１抵抗と並列連結され前記第１入力ノードと前記電界効果トランジスタの制御端子との間の電圧によって抵抗値が可変する第３抵抗を含み、前記第３抵抗の抵抗値を可変して、前記第１入力ノードと前記電界効果トランジスタの制御端子との間の電圧上昇を制限する高電圧制限部とを含む突入電流制限装置。
2. 前記高電圧制限部は、
   前記第１入力ノードと前記電界効果トランジスタの制御端子との間に連結される第１トランジスタと、
   前記第１入力ノードと前記電界効果トランジスタの制御端子との間の電圧によって前記第１トランジスタの制御端子に印加される電圧を可変する第２分圧回路とを含み、
   前記第３抵抗は、前記第１トランジスタのオン（ｏｎ）抵抗である、請求項１に記載の突入電流制限装置。
3. 前記第２分圧回路は、
   前記第１入力ノードと前記第１トランジスタの制御端子との間に連結される第４抵抗と、
   前記第１トランジスタの制御端子と前記電界効果トランジスタの制御端子との間に連結される第５抵抗とを含む、請求項２に記載の突入電流制限装置。
4. 前記第２分圧回路は、前記電界効果トランジスタの制御端子に連結される第６抵抗をさらに含み、
   前記第１抵抗、前記第２抵抗、前記第１キャパシタ、および前記第１トランジスタは、前記第６抵抗を介して前記電界効果トランジスタの制御端子に連結される、請求項３に記載の突入電流制限装置。
5. 前記第１トランジスタは、前記第１入力ノードに連結されるエミッタ端子と、前記電界効果トランジスタの制御端子に連結されるコレクタ端子と、前記第１トランジスタの制御端子として動作するベース端子とを含むＰＮＰトランジスタである、請求項２に記載の突入電流制限装置。
6. 前記入力電圧が所定値より低くなると、前記第１分圧回路で前記第１抵抗に対応する電圧分配比を増加させる低電圧解除部をさらに含む、請求項１に記載の突入電流制限装置。
7. 前記低電圧解除部は、
   前記第２抵抗と並列連結される第２トランジスタと、
   前記入力電圧が前記所定値より低くなると、前記第２トランジスタをターンオンさせる制御回路とを含む、請求項６に記載の突入電流制限装置。
8. 前記制御回路は、
   前記第２トランジスタの制御端子と前記第２入力ノードとの間に連結される第３トランジスタと、
   前記第１入力ノードと前記第３トランジスタの制御端子との間に連結され、前記入力電圧が前記所定値以上になると導通するツェナーダイオードとを含み、
   前記第３トランジスタは、前記ツェナーダイオードの導通時にターンオンされ、
   前記第２トランジスタは、前記第３トランジスタのターンオフ時にターンオンされる、請求項７に記載の突入電流制限装置。
9. 前記制御回路は、
   前記第１入力ノードと前記第３トランジスタとの間に連結される第７抵抗と、
   前記第３トランジスタと前記第２トランジスタの制御端子との間に連結される第８抵抗と、
   前記第２トランジスタの制御端子と前記第２入力ノードとの間に連結される第９抵抗とをさらに含む、請求項８に記載の突入電流制限装置。
10. 前記制御回路は、
    前記第３トランジスタの制御端子と前記第２入力ノードとの間に連結される第１０抵抗をさらに含む、請求項８に記載の突入電流制限装置。
11. 前記第２トランジスタは、前記第２抵抗の両端にそれぞれ連結されるコレクタ端子およびエミッタ端子と、前記第２トランジスタの制御端子であるベース端子とを含むＮＰＮトランジスタであり、
    前記第３トランジスタは、前記第２トランジスタの制御端子に連結されるコレクタ端子と、前記第２入力ノードに連結されるエミッタ端子と、前記第３トランジスタの制御端子であるベース端子とを含むＮＰＮトランジスタである、請求項８に記載の突入電流制限装置。
12. 前記低電圧解除部は、前記第２抵抗の両端の間に前記第２トランジスタと直列連結される第１１抵抗をさらに含む、請求項７に記載の突入電流制限装置。
13. 前記第１出力ノードと前記電界効果トランジスタの制御端子との間に連結されて、前記第１出力ノードに出力される電流の上昇時、前記第１入力ノードと前記電界効果トランジスタの制御端子との間の電圧を減少させるフィードバック制御部をさらに含む、請求項１に記載の突入電流制限装置。
14. 前記フィードバック制御部は、
    前記第１出力ノードに連結される第２キャパシタと、
    前記第２キャパシタと前記電界効果トランジスタの制御端子との間に連結される第１２抵抗とを含む、請求項１３に記載の突入電流制限装置。
15. 前記電界効果トランジスタは、前記第１入力ノードに連結されるソース端子と、前記第１出力ノードに連結されるドレイン端子と、前記電界効果トランジスタの制御端子であるゲート端子とを含む金属酸化膜半導体電界効果トランジスタ（Ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ、ＭＯＳＦＥＴ）である、請求項１に記載の突入電流制限装置。
16. 請求項１～１５のいずれか１項に記載の突入電流制限装置を含むシステム。