JP2024080323A - 半導体装置 - Google Patents

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Abstract

【課題】短絡時におけるブロック間の発振を低減可能な半導体装置を提供する。【解決手段】半導体装置は、第１半導体素子１１及び第２半導体素子１２と電気的に接続された第２金属パターン１７と、第２半導体素子と電気的に接続された第３金属パターン２２と、第３半導体素子３１及び第４半導体素子３２と電気的に接続された第５金属パターン３７と、第４半導体素子と電気的に接続された第６金属パターン４２と、平面視において第３金属パターン及び第６金属パターンを跨ぎ、第２金属パターンと第５金属パターンとを電気的に接続する第１導電部５３と、を備える。【選択図】図１

Description

本開示は、半導体装置に関する。
複数の半導体素子がワイヤで接続されたパワーモジュールなどの半導体装置において、半導体素子の個数が増加すると、内部インダクタンスの影響が大きくなり、短絡時の主電流及びゲート電圧の発振が大きくなるという問題がある。そこで、内部インダクタンスを低減するための技術が提案されている。例えば、特許文献１には、複数の半導体素子を鏡面対称に配置することによって、上下アームのインダクタンスを低減する技術が提案されている。
特開２０１４－２２５７０６号公報
特許文献１の技術では、上下アーム、つまり互いに直列接続された半導体素子間のインダクタンスを低減することができるので、発振を低減することができる。しかしながら、特許文献１の技術では、ブロック間のインダクタンスを低減できないので、ブロック間の発振を十分に低減できないという問題があった。
そこで、本開示は、上記のような問題点に鑑みてなされたものであり、短絡時におけるブロック間の発振を低減可能な技術を提供することを目的とする。
本開示に係る半導体装置は、第１絶縁基板及び第２絶縁基板と、前記第１絶縁基板側に設けられ、互いに直列接続された第１半導体素子及び第２半導体素子と、前記第２半導体素子と電気的に接続されずに前記第１半導体素子と電気的に接続された第１金属パターン、前記第１半導体素子及び前記第２半導体素子と電気的に接続された第２金属パターン、及び、前記第１半導体素子と電気的に接続されずに前記第２半導体素子と電気的に接続された第３金属パターンと、前記第２絶縁基板側に設けられ、互いに直列接続された第３半導体素子及び第４半導体素子と、前記第４半導体素子と電気的に接続されずに前記第３半導体素子と電気的に接続された第４金属パターン、前記第３半導体素子及び前記第４半導体素子と電気的に接続された第５金属パターン、及び、前記第３半導体素子と電気的に接続されずに前記第４半導体素子と電気的に接続された第６金属パターンと、前記第１金属パターン、前記第２金属パターン、前記第３金属パターン、前記第４金属パターン、前記第５金属パターン、及び、前記第６金属パターンとそれぞれ電気的に接続された第１Ｐ端子、第１ＡＣ端子、第１Ｎ端子、第２Ｐ端子、第２ＡＣ端子、及び、第２Ｎ端子と、前記第１Ｐ端子、前記第１Ｎ端子、前記第２Ｎ端子、及び、前記第２Ｐ端子がこの順に第１端部に沿って設けられ、前記第１ＡＣ端子、及び、前記第２ＡＣ端子が前記第１端部と逆側の第２端部に沿って設けられたケースと、平面視において前記第３金属パターン及び前記第６金属パターンを跨ぎ、前記第２金属パターンと前記第５金属パターンとを電気的に接続する第１導電部とを備える。
本開示によれば、第１導電部は、平面視において第３金属パターン及び第６金属パターンを跨ぎ、第２金属パターンと第５金属パターンとを電気的に接続する。このような構成によれば、短絡時におけるブロック間の発振を低減することができる。
実施の形態１に係る半導体装置の構成を示す平面図である。 実施の形態１に係る半導体装置の構成を示す回路図である。 実施の形態２に係る半導体装置の構成を示す平面図である。 実施の形態３に係る半導体装置の構成を示す平面図である。 実施の形態４に係る半導体装置の構成を示す平面図である。 変形例に係る半導体装置の構成とを組み合わせた構成を示す平面図である。
以下、添付される図面を参照しながら実施の形態について説明する。以下の各実施の形態で説明される特徴は例示であり、すべての特徴は必ずしも必須ではない。また、以下に示される説明では、複数の実施の形態において同様の構成要素には同じまたは類似する符号を付し、異なる構成要素について主に説明する。また、以下に記載される説明において、「上」、「下」、「左」、「右」、「表」または「裏」などの特定の位置及び方向は、実際の実施時の位置及び方向とは必ず一致しなくてもよい。
＜実施の形態１＞
図１は、本実施の形態１に係る半導体装置の構成を示す平面図であり、図２は、当該半導体装置の構成を示す回路図である。
図１の半導体装置は、第１絶縁基板１及び第２絶縁基板２と、第１ブロック回路１ａ及び第２ブロック回路２ａと、略長方形状のケース５１と、ワイヤ５２，５３，５４とを備える。第１ブロック回路１ａ及び第２ブロック回路２ａは、互いに離間された第１絶縁基板１及び第２絶縁基板２にそれぞれ設けられている。以下では、まず第１ブロック回路１ａについて説明し、その後に第２ブロック回路２ａについて説明する。
＜第１ブロック回路１ａ＞
第１ブロック回路１ａは、Ｐ側半導体素子１１と、Ｐ側ダイオード１１ａと、Ｎ側半導体素子１２と、Ｎ側ダイオード１２ａと、Ｐ側金属パターン１３と、第１Ｐ端子１Ｐと、第１Ｐ側ゲート端子１ＰＧと、ＡＣ側金属パターン１７と、第１Ｐ側ソース端子１ＰＳと、第１ＡＣ端子１ＡＣと、第１Ｎ側ゲート端子１ＮＧと、Ｎ側金属パターン２２と、第１Ｎ側ソース端子１ＮＳと、第１Ｎ端子１Ｎとを備える。
第１半導体素子であるＰ側半導体素子１１と、第２半導体素子であるＮ側半導体素子１２とは、第１絶縁基板１側に設けられている。図２のように、Ｐ側半導体素子１１のソース電極とＮ側半導体素子１２のドレイン電極とが電気的に接続されることにより、Ｐ側半導体素子１１及びＮ側半導体素子１２は、互いに直列接続され、上下アームを形成している。
本実施の形態１では、Ｐ側半導体素子１１及びＮ側半導体素子１２のそれぞれは、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）である。ただし、Ｐ側半導体素子１１及びＮ側半導体素子１２のそれぞれは、これに限ったものではなく、例えば、ＩＧＢＴ（Insulated Gate Bipolar Transistor）、または、ＲＣ－ＩＧＢＴ（Reverse Conducting - IGBT）などであってもよい。
また、図１の平面視において、Ｐ側半導体素子１１及びＮ側半導体素子１２のそれぞれは、Ｐ側半導体素子１１及びＮ側半導体素子１２の手前側にゲート電極及びソース電極を有し、Ｐ側半導体素子１１及びＮ側半導体素子１２の奥側にドレイン電極を有する。ただし、Ｐ側半導体素子１１及びＮ側半導体素子１２のそれぞれのゲート電極、ソース電極及びドレイン電極は、図１の配置に限ったものではない。
また、Ｐ側半導体素子１１及びＮ側半導体素子１２のそれぞれの材質は、通常の珪素（Ｓｉ）であってもよいし、炭化珪素（ＳｉＣ）、窒化ガリウム（ＧａＮ）、ダイヤモンドなどのワイドバンドギャップ半導体であってもよい。Ｐ側半導体素子１１及びＮ側半導体素子１２のそれぞれの材質がワイドバンドギャップ半導体である場合には、高温下及び高電圧下の安定動作、及び、スイッチ速度の高速化が可能となる。
Ｐ側ダイオード１１ａ及びＮ側ダイオード１２ａは、第１絶縁基板１側に設けられており、図２のようにＰ側半導体素子１１及びＮ側半導体素子１２とそれぞれ並列接続されている。Ｐ側ダイオード１１ａ及びＮ側ダイオード１２ａのそれぞれは、ＳＢＤ（Schottky Barrier Diode）であってもよいし、ＰＮＤ（PN junction diode）であってもよい。
なお、図１及び図２の例では、Ｐ側半導体素子１１、Ｐ側ダイオード１１ａ、Ｎ側半導体素子１２、及び、Ｎ側ダイオード１２ａのそれぞれの数は３つであるが、これに限ったものではない。
第１金属パターンであるＰ側金属パターン１３は、第１絶縁基板１上に設けられている。Ｐ側金属パターン１３は、Ｎ側半導体素子１２と電気的に接続されずに、Ｐ側半導体素子１１のドレイン電極と電気的に接続されている。第１Ｐ端子１Ｐは、ワイヤ１４によってＰ側金属パターン１３と電気的に接続されている。
第１Ｐ側ゲート端子１ＰＧは、ワイヤ１５などによってＰ側半導体素子１１のゲート電極と電気的に接続されている。
第２金属パターンであるＡＣ側金属パターン１７は、第１絶縁基板１上に設けられている。ＡＣ側金属パターン１７は、ワイヤ１６によってＰ側半導体素子１１のソース電極と電気的に接続されている。また、ＡＣ側金属パターン１７は、Ｎ側半導体素子１２のドレイン電極と電気的に接続されている。これにより、上述したようにＰ側半導体素子１１及びＮ側半導体素子１２は、互いに直列接続されている。
第１Ｐ側ソース端子１ＰＳは、ワイヤ１８などによってＡＣ側金属パターン１７と電気的に接続され、第１ＡＣ端子１ＡＣは、ワイヤ１９によってＡＣ側金属パターン１７と電気的に接続されている。
以上の構成により、Ｐ側半導体素子１１は、第１Ｐ側ゲート端子１ＰＧに印加されたゲート電圧に基づいて、第１Ｐ端子１Ｐと、第１Ｐ側ソース端子１ＰＳ及び第１ＡＣ端子１ＡＣとの間を流れる電流を制御する。第１Ｐ端子１Ｐと、第１ＡＣ端子１ＡＣとの間を流れる電流は、概ねケース５１の短手方向に流れることから、当該電流の経路を比較的短くすることができ、当該電流に関するインダクタンスを低減することができる。また、第１Ｐ端子１Ｐと、第１ＡＣ端子１ＡＣとの間を流れる電流は、Ｐ側金属パターン１３及びＡＣ側金属パターン１７の互いに近い部分を流れることから、当該電流に関するインダクタンスを低減することができる。
第１Ｎ側ゲート端子１ＮＧは、ワイヤ２０などによってＮ側半導体素子１２のゲート電極と電気的に接続されている。
第３金属パターンであるＮ側金属パターン２２は、第１絶縁基板１上に設けられている。Ｎ側金属パターン２２は、Ｐ側半導体素子１１と電気的に接続されずに、ワイヤ２１によってＮ側半導体素子１２のソース電極と電気的に接続されている。
第１Ｎ側ソース端子１ＮＳは、ワイヤ２３などによってＮ側金属パターン２２と電気的に接続され、第１Ｎ端子１Ｎは、ワイヤ２４によってＮ側金属パターン２２と電気的に接続されている。
以上の構成により、Ｎ側半導体素子１２は、第１Ｎ側ゲート端子１ＮＧに印加されたゲート電圧に基づいて、第１ＡＣ端子１ＡＣと、第１Ｎ側ソース端子１ＮＳ及び第１Ｎ端子１Ｎとの間を流れる電流を制御する。第１ＡＣ端子１ＡＣと、第１Ｎ端子１Ｎとの間を流れる電流は、概ねケース５１の短手方向に流れることから、当該電流の経路を比較的短くすることができ、当該電流に関するインダクタンスを低減することができる。また、第１ＡＣ端子１ＡＣと、第１Ｎ端子１Ｎとの間を流れる電流は、ＡＣ側金属パターン１７及びＮ側金属パターン２２の互いに近い部分を流れることから、当該電流に関するインダクタンスを低減することができる。
＜第２ブロック回路２ａ＞
第２ブロック回路２ａは、第１ブロック回路１ａと概ね鏡面対象となっているため、以下で説明する第２ブロック回路２ａの構成は、第１ブロック回路１ａの構成と実質的に同じである。
第２ブロック回路２ａは、Ｐ側半導体素子３１と、Ｐ側ダイオード３１ａと、Ｎ側半導体素子３２と、Ｎ側ダイオード３２ａと、Ｐ側金属パターン３３と、第２Ｐ端子２Ｐと、第２Ｐ側ゲート端子２ＰＧと、ＡＣ側金属パターン３７と、第２Ｐ側ソース端子２ＰＳと、第２ＡＣ端子２ＡＣと、第２Ｎ側ゲート端子２ＮＧと、Ｎ側金属パターン４２と、第２Ｎ側ソース端子２ＮＳと、第２Ｎ端子２Ｎとを備える。
第３半導体素子であるＰ側半導体素子３１と、第４半導体素子であるＮ側半導体素子３２とは、第２絶縁基板２側に設けられている。図２のように、Ｐ側半導体素子３１のソース電極とＮ側半導体素子３２のドレイン電極とが電気的に接続されることにより、Ｐ側半導体素子３１及びＮ側半導体素子３２は、互いに直列接続され、上下アームを形成している。Ｐ側半導体素子３１及びＮ側半導体素子３２は、Ｐ側半導体素子１１及びＮ側半導体素子１２と同様である。
Ｐ側ダイオード３１ａ及びＮ側ダイオード３２ａは、第２絶縁基板２側に設けられており、図２のようにＰ側半導体素子３１及びＮ側半導体素子３２とそれぞれ並列接続されている。Ｐ側ダイオード３１ａ及びＮ側ダイオード３２ａは、Ｐ側ダイオード１１ａ及びＮ側ダイオード１２ａと同様である。
第４金属パターンであるＰ側金属パターン３３は、第２絶縁基板２上に設けられている。Ｐ側金属パターン３３は、Ｎ側半導体素子３２と電気的に接続されずに、Ｐ側半導体素子３１のドレイン電極と電気的に接続されている。第２Ｐ端子２Ｐは、ワイヤ３４によってＰ側金属パターン３３と電気的に接続されている。
第２Ｐ側ゲート端子２ＰＧは、ワイヤ３５などによってＰ側半導体素子３１のゲート電極と電気的に接続されている。
第５金属パターンであるＡＣ側金属パターン３７は、第２絶縁基板２上に設けられている。ＡＣ側金属パターン３７は、ワイヤ３６によってＰ側半導体素子３１のソース電極と電気的に接続されている。また、ＡＣ側金属パターン３７は、Ｎ側半導体素子３２のドレイン電極と電気的に接続されている。これにより、上述したようにＰ側半導体素子３１及びＮ側半導体素子３２は、互いに直列接続されている。
第２Ｐ側ソース端子２ＰＳは、ワイヤ３８などによってＡＣ側金属パターン３７と電気的に接続され、第２ＡＣ端子２ＡＣは、ワイヤ３９によってＡＣ側金属パターン３７と電気的に接続されている。
以上の構成により、Ｐ側半導体素子３１は、第２Ｐ側ゲート端子２ＰＧに印加された電圧に基づいて、第２Ｐ端子２Ｐと、第２Ｐ側ソース端子２ＰＳ及び第２ＡＣ端子２ＡＣとの間を流れる電流を制御する。なお、第２ブロック回路２ａは、第１ブロック回路１ａと概ね鏡面対象であるため、第１Ｐ端子１Ｐと、第１ＡＣ端子１ＡＣとの間を流れる電流と同様に、第２Ｐ端子２Ｐと、第２ＡＣ端子２ＡＣとの間を流れる電流に関するインダクタンスを低減することができる。
第２Ｎ側ゲート端子２ＮＧは、ワイヤ４０などによってＮ側半導体素子３２のゲート電極と電気的に接続されている。
第６金属パターンであるＮ側金属パターン４２は、第２絶縁基板２上に設けられている。Ｎ側金属パターン４２は、Ｐ側半導体素子３１と電気的に接続されずに、ワイヤ４１によってＮ側半導体素子３２のソース電極と電気的に接続されている。
第２Ｎ側ソース端子２ＮＳは、ワイヤ４３などによってＮ側金属パターン４２と電気的に接続され、第２Ｎ端子２Ｎは、ワイヤ４４によってＮ側金属パターン４２と電気的に接続されている。
以上の構成により、Ｎ側半導体素子３２は、第２Ｎ側ゲート端子２ＮＧに印加された電圧に基づいて、第２ＡＣ端子２ＡＣと、第２Ｎ側ソース端子２ＮＳ及び第２Ｎ端子２Ｎとの間を流れる電流を制御する。なお、第２ブロック回路２ａは、第１ブロック回路１ａと概ね鏡面対象であるため、第１ＡＣ端子１ＡＣと、第１Ｎ端子１Ｎとの間を流れる電流と同様に、第２ＡＣ端子２ＡＣと、第２Ｎ端子２Ｎとの間を流れる電流に関するインダクタンスを低減することができる。
＜第１ブロック回路１ａ及び第２ブロック回路２ａ以外の構成＞
ケース５１は、第１端部５１ａと、第１端部５１ａと逆側の第２端部５１ｂとを有する。第１Ｐ端子１Ｐ、第１Ｎ端子１Ｎ、第２Ｎ端子２Ｎ、及び、第２Ｐ端子２Ｐは、この順に第１端部５１ａに沿って設けられており、第１ＡＣ端子１ＡＣ、及び、第２ＡＣ端子２ＡＣは第２端部５１ｂに沿って設けられている。
ワイヤ５２は、ＡＣ側金属パターン１７の第１ＡＣ端子１ＡＣ側の部分と、ＡＣ側金属パターン３７の第２ＡＣ端子２ＡＣ側の部分とを電気的に接続する。これにより、Ｐ側半導体素子１１のソース電極と、Ｐ側半導体素子３１のソース電極とが電気的に接続されるので、当該ソース電極側のインダクタンスを低減することができる。この結果、短絡時に当該ソース電極側のインダクタンスによって増幅される主電流及びゲート電圧の発振を低減することができる。
ただし、ワイヤ５２は、ＡＣ側金属パターン１７，３７のうち、Ｎ側金属パターン２２，４２を挟まない部分に接続される。このため、ワイヤ５２の数を増やそうとすると、ＡＣ側金属パターン１７，３７のうち、Ｎ側金属パターン２２，４２を挟まない部分の面積を増やす必要があり、その結果として半導体装置の図１の上下方向のサイズが大きくなるという問題が生じる。
これに対して本実施の形態１では、第１導電部であるワイヤ５３は、平面視においてＮ側金属パターン２２及びＮ側金属パターン４２を跨ぎ、ＡＣ側金属パターン１７とＡＣ側金属パターン３７とを電気的に接続する。このような構成によれば、ＡＣ側金属パターン１７，３７のうち、Ｎ側金属パターン２２，４２を挟まない部分の面積を増やさなくても、ワイヤ５３の数を増やすことができる。このため、半導体装置のサイズを維持しつつ、Ｐ側半導体素子１１のソース電極とＰ側半導体素子３１のソース電極との間のインダクタンスを低減することができ、短絡時における第１ブロック回路１ａと第２ブロック回路２ａとの間の発振を低減することができる。
また、複数のＰ側半導体素子１１のソース電極とワイヤ５２の接続点との間の距離にばらつきがあり、同様に、複数のＰ側半導体素子３１のソース電極とワイヤ５２の接続点との間の距離にばらつきがある。このため、複数のＰ側半導体素子１１のソース電極と、複数のＰ側半導体素子３１のソース電極との間のインダクタンスのバランスが悪くなっているこれに対して本実施の形態１では、ワイヤ５３により、複数のＰ側半導体素子１１のソース電極と、複数のＰ側半導体素子３１のソース電極との間のインダクタンスのバランスを良くすることができる。
ワイヤ５４は、Ｎ側金属パターン２２と、Ｎ側金属パターン４２とを電気的に接続する。
＜実施の形態１のまとめ＞
以上のような本実施の形態１に係る半導体装置によれば、第１導電部であるワイヤ５３は、平面視においてＮ側金属パターン２２及びＮ側金属パターン４２を跨ぎ、ＡＣ側金属パターン１７とＡＣ側金属パターン３７とを電気的に接続する。このような構成によれば、半導体装置のサイズを維持しつつ、短絡時における第１ブロック回路１ａと第２ブロック回路２ａとの間の主電流及びゲート電圧の発振を低減することができる。
また本実施の形態１では、第１Ｐ端子１Ｐ、第１Ｎ端子１Ｎ、第２Ｎ端子２Ｎ、及び、第２Ｐ端子２Ｐがこの順に第１端部５１ａに沿って設けられている。このような構成によれば、ＡＣ側金属パターン１７，３７が、Ｎ側金属パターン２２，４２を挟むように、ＡＣ側金属パターン１７，３７及びＮ側金属パターン２２，４２を設けることができる。このため、Ｎ側金属パターン２２とＮ側金属パターン４２とを電気的に接続するワイヤ５４を短くすることができ、Ｎ側半導体素子１２のソース電極とＮ側半導体素子３２のソース電極との間のインダクタンスを低減することができる。これにより、短絡時における第１ブロック回路１ａと第２ブロック回路２ａとの間の発振を低減することができる。
なお、以上の説明では第１導電部は、ワイヤ５３であったが、これに限ったものではなく、例えば、第１導電部は金属板であってもよい。
＜実施の形態２＞
図３は、本実施の形態２に係る半導体装置の構成を示す平面図である。
本実施の形態２では、ＡＣ側金属パターン１７，３７は、平面視において第１端部５１ａ側に開口する第１凹部及び第２凹部をそれぞれ有している。そして、第１凹部及び第２凹部の側部のうち、Ｐ側半導体素子１１及びＰ側半導体素子３１と電気的に接続された側部は、第１端部５１ａから第２端部５１ｂに向かって幅が広くなる第１凸部１７ａ及び第２凸部３７ａをそれぞれ含んでいる。
このような構成によれば、第１ＡＣ端子１ＡＣ及び第２ＡＣ端子２ＡＣに近づくにつれて、第１凸部１７ａ及び第２凸部３７ａの幅が広くなり、ＡＣ側金属パターン１７，３７のインピーダンスが低減する。このため、ＡＣ側金属パターン１７，３７のうち、第１ＡＣ端子１ＡＣ及び第２ＡＣ端子２ＡＣに近い部分に流れる電流を大きくすることによる影響を抑制することができるので、Ｐ側半導体素子１１，３１の主電流を大きくすることができる。
また本実施の形態２では、Ｎ側金属パターン２２，４２は、平面視において第２端部５１ｂから第１端部５１ａに向かって幅が広くなり、上記第１凹部及び上記第２凹部内にそれぞれ設けられた第３凸部２２ａ及び第４凸部４２ａをそれぞれ有する。
このような構成によれば、第１Ｎ端子１Ｎ及び第２Ｎ端子２Ｎに近づくにつれて、第３凸部２２ａ及び第４凸部４２ａの幅が広くなり、Ｎ側金属パターン２２，４２のインピーダンスが低減する。このため、Ｎ側金属パターン２２，４２のうち、第１Ｎ端子１Ｎ及び第２Ｎ端子２Ｎに近い部分に流れる電流を大きくすることによる影響を抑制することができるので、Ｎ側半導体素子１２，３２の主電流を大きくすることができる。
また本実施の形態２に係る半導体装置は、第２導電部に含まれる複数の第１導電部材である複数のワイヤ２５と、第３導電部に含まれる複数の第２導電部材である複数のワイヤ４５とを備える。複数のワイヤ２５は、平面視において第３凸部２２ａを跨ぎ、ＡＣ側金属パターン１７のうち第３凸部２２ａを挟む部分同士を電気的に接続するので、Ｐ側半導体素子１１とＮ側半導体素子１２との間のインダクタンスのバランスを良くすることができる。同様に、複数のワイヤ４５は、平面視において第４凸部４２ａを跨ぎ、ＡＣ側金属パターン３７のうち第４凸部４２ａを挟む部分同士を電気的に接続するので、Ｐ側半導体素子３１とＮ側半導体素子３２との間のインダクタンスのバランスを良くすることができる。
また本実施の形態２では、複数のワイヤ２５は、第１端部５１ａから第２端部５１ｂに向って配列され、第１端部５１ａから第２端部５１ｂに向かうにつれて長さが短くなってインダクタンスが低減する。このような構成によれば、複数のＰ側半導体素子１１と複数のＮ側半導体素子１２との間のインダクタンスのバランスを良くすることができる。また、複数のワイヤ４５は、第１端部５１ａから第２端部５１ｂに向って配列され、第１端部５１ａから第２端部５１ｂに向かうにつれて長さが短くなってインダクタンスが低減する。このような構成によれば、複数のＰ側半導体素子３１と複数のＮ側半導体素子３２との間のインダクタンスのバランスを良くすることができる。
また本実施の形態２では、複数の第３導電部材である複数のワイヤ１６が、第１端部５１ａから第２端部５１ｂに向って配列され、第１端部５１ａから第２端部５１ｂに向かうにつれて長さが長くなっている。このような構成によれば、複数のＰ側半導体素子１１と複数のＮ側半導体素子１２との間のインダクタンスのバランスを良くすることができる。また、複数の第４導電部材である複数のワイヤ３６が、第１端部５１ａから第２端部５１ｂに向って配列され、第１端部５１ａから第２端部５１ｂに向かうにつれて長さが長くなっている。このような構成によれば、複数のＰ側半導体素子３１と複数のＮ側半導体素子３２との間のインダクタンスのバランスを良くすることができる。
なお、以上の説明では第２導電部及び第３導電部は、ワイヤ２５，４５であったが、これに限ったものではなく、例えば、第２導電部及び第３導電部のそれぞれは、金属板であってもよい。なお、本実施の形態２では、第１導電部であるワイヤ５３を備える構成について説明したが、ワイヤ５３は必須ではない。ワイヤ５３がなくても、本実施の形態２では、ワイヤ２５によって第１ブロック回路１ａ内の短絡時における発振を低減し、ワイヤ４５によって第２ブロック回路２ａ内の短絡時における発振を低減することができる。このため、短絡時における各ブロック内の発振を低減することができる。また、ＡＣ側金属パターン１７のうち第１端部５１ａ側の部分と、ＡＣ側金属パターン３７のうち第１端部５１ａ側の部分とが、ワイヤ４６によって電気的に接続されてもよい。この接続により、Ｐ側半導体素子１１のソース電極とＰ側半導体素子３１のソース電極との間のインダクタンスを低減することができるので、短絡時における第１ブロック回路１ａと第２ブロック回路２ａとの間の発振を低減することができる。
＜実施の形態３＞
図４は、本実施の形態３に係る半導体装置の構成を示す平面図である。
一般的に、半導体素子の上側に回路結線のためワイヤが設けられると、ケース５１に封止剤を注入する際に、ワイヤ間、または、半導体素子とワイヤとの間の封止材に気泡が残存することがある。そこで、本実施の形態３では、平面視においてワイヤ５３は、Ｎ側半導体素子１２及びＮ側半導体素子３２を避けて設けられている。このような構成によれば、封止材における気泡の残存を抑制することができる。
＜実施の形態４＞
図５は、本実施の形態４に係る半導体装置の構成を示す平面図である。
本実施の形態４では、ワイヤ５３は、ＡＣ側金属パターン１７のうち第１端部５１ａ側の部分と、ＡＣ側金属パターン３７のうち第１端部５１ａ側の部分とを電気的に接続する。このような構成によれば、実施の形態１と同様に、半導体装置のサイズを維持しつつ、Ｐ側半導体素子１１のソース電極とＰ側半導体素子３１のソース電極との間のインダクタンスを低減することができるので、短絡時におけるブロック間の発振を低減することができる。また、複数のＰ側半導体素子１１のソース電極と、複数のＰ側半導体素子３１のソース電極との間のインダクタンスのバランスを良くすることができる。
＜変形例＞
図６に示すように、実施の形態１に係るワイヤ５３と、実施の形態４に係るワイヤ５３とを組み合わせてもよい。また、これに限ったものではなく、例えば実施の形態２，３に係るワイヤ５３と、実施の形態４に係るワイヤ５３とを組み合わせてもよい。
なお、各実施の形態及び各変形例を自由に組み合わせたり、各実施の形態及び各変形例を適宜、変形、省略したりすることが可能である。
以下、本開示の諸態様を付記としてまとめて記載する。
（付記１）
第１絶縁基板及び第２絶縁基板と、
前記第１絶縁基板側に設けられ、互いに直列接続された第１半導体素子及び第２半導体素子と、
前記第２半導体素子と電気的に接続されずに前記第１半導体素子と電気的に接続された第１金属パターン、前記第１半導体素子及び前記第２半導体素子と電気的に接続された第２金属パターン、及び、前記第１半導体素子と電気的に接続されずに前記第２半導体素子と電気的に接続された第３金属パターンと、
前記第２絶縁基板側に設けられ、互いに直列接続された第３半導体素子及び第４半導体素子と、
前記第４半導体素子と電気的に接続されずに前記第３半導体素子と電気的に接続された第４金属パターン、前記第３半導体素子及び前記第４半導体素子と電気的に接続された第５金属パターン、及び、前記第３半導体素子と電気的に接続されずに前記第４半導体素子と電気的に接続された第６金属パターンと、
前記第１金属パターン、前記第２金属パターン、前記第３金属パターン、前記第４金属パターン、前記第５金属パターン、及び、前記第６金属パターンとそれぞれ電気的に接続された第１Ｐ端子、第１ＡＣ端子、第１Ｎ端子、第２Ｐ端子、第２ＡＣ端子、及び、第２Ｎ端子と、
前記第１Ｐ端子、前記第１Ｎ端子、前記第２Ｎ端子、及び、前記第２Ｐ端子がこの順に第１端部に沿って設けられ、前記第１ＡＣ端子、及び、前記第２ＡＣ端子が前記第１端部と逆側の第２端部に沿って設けられたケースと、
平面視において前記第３金属パターン及び前記第６金属パターンを跨ぎ、前記第２金属パターンと前記第５金属パターンとを電気的に接続する第１導電部と
を備える、半導体装置。
（付記２）
第１絶縁基板及び第２絶縁基板と、
前記第１絶縁基板側に設けられ、互いに直列接続された第１半導体素子及び第２半導体素子と、
前記第２半導体素子と電気的に接続されずに前記第１半導体素子と電気的に接続された第１金属パターン、前記第１半導体素子及び前記第２半導体素子と電気的に接続された第２金属パターン、及び、前記第１半導体素子と電気的に接続されずに前記第２半導体素子と電気的に接続された第３金属パターンと、
前記第２絶縁基板側に設けられ、互いに直列接続された第３半導体素子及び第４半導体素子と、
前記第４半導体素子と電気的に接続されずに前記第３半導体素子と電気的に接続された第４金属パターン、前記第３半導体素子及び前記第４半導体素子と電気的に接続された第５金属パターン、及び、前記第３半導体素子と電気的に接続されずに前記第４半導体素子と電気的に接続された第６金属パターンと、
前記第１金属パターン、前記第２金属パターン、前記第３金属パターン、前記第４金属パターン、前記第５金属パターン、及び、前記第６金属パターンとそれぞれ電気的に接続された第１Ｐ端子、第１ＡＣ端子、第１Ｎ端子、第２Ｐ端子、第２ＡＣ端子、及び、第２Ｎ端子と、
前記第１Ｐ端子、前記第１Ｎ端子、前記第２Ｎ端子、及び、前記第２Ｐ端子がこの順に第１端部に沿って設けられ、前記第１ＡＣ端子、及び、前記第２ＡＣ端子が前記第１端部と逆側の第２端部に沿って設けられたケースと
を備え、
前記第２金属パターン及び前記第５金属パターンは、
平面視において前記第１端部側に開口する第１凹部及び第２凹部をそれぞれ有し、
前記第１凹部及び前記第２凹部の側部のうち、前記第１半導体素子及び前記第３半導体素子と電気的に接続された側部は、前記第１端部から前記第２端部に向かって幅が広くなる第１凸部及び第２凸部をそれぞれ含み、
前記第３金属パターン及び前記第６金属パターンは、
平面視において前記第２端部から前記第１端部に向かって幅が広くなり、前記第１凹部及び前記第２凹部内にそれぞれ設けられた第３凸部及び第４凸部をそれぞれ有する、半導体装置。
（付記３）
平面視において前記第３凸部を跨ぎ、前記第２金属パターンのうち前記第３凸部を挟む部分同士を電気的に接続する第２導電部と、
平面視において前記第４凸部を跨ぎ、前記第５金属パターンのうち前記第４凸部を挟む部分同士を電気的に接続する第３導電部と
をさらに備える、付記２に記載の半導体装置。
（付記４）
前記第２導電部は、前記第１端部から前記第２端部に向って配列され、前記第１端部から前記第２端部に向かうにつれて長さが短くなる複数の第１導電部材を含み、
前記第３導電部は、前記第１端部から前記第２端部に向って配列され、前記第１端部から前記第２端部に向かうにつれて長さが短くなる複数の第２導電部材を含む、付記３に記載の半導体装置。
（付記５）
前記第１半導体素子と前記第２金属パターンとを電気的に接続する複数の第３導電部材が、前記第１端部から前記第２端部に向って配列され、前記第１端部から前記第２端部に向かうにつれて長さが長くなり、
前記第２半導体素子と前記第５金属パターンとを電気的に接続する複数の第４導電部材が、前記第１端部から前記第２端部に向って配列され、前記第１端部から前記第２端部に向かうにつれて長さが長くなる、付記２から付記４のうちのいずれか１項に記載の半導体装置。
（付記６）
平面視において前記第１導電部は、前記第２半導体素子及び前記第４半導体素子を避けて設けられている、付記１に記載の半導体装置。
（付記７）
前記第１導電部は、前記第２金属パターンのうち前記第１端部側の部分と、前記第５金属パターンのうち前記第１端部側の部分とを電気的に接続する、付記１に記載の半導体装置。
１ 第１絶縁基板、２ 第２絶縁基板、１１，３１ Ｐ側半導体素子、１２，３２ Ｎ側半導体素子、１３，３３ Ｐ側金属パターン、１７，３７ ＡＣ側金属パターン、１７ａ 第１凸部、３７ａ 第２凸部、２２，４２ Ｎ側金属パターン、２２ａ 第３凸部、４２ａ 第４凸部、２５，４５，５３ ワイヤ、５１ ケース、５１ａ 第１端部、５１ｂ 第２端部、１ＡＣ 第１ＡＣ端子、１Ｎ 第１Ｎ端子、１Ｐ 第１Ｐ端子、２ＡＣ 第２ＡＣ端子、２Ｎ 第２Ｎ端子、２Ｐ 第２Ｐ端子。

Claims (7)

  1. 第１絶縁基板及び第２絶縁基板と、
    前記第１絶縁基板側に設けられ、互いに直列接続された第１半導体素子及び第２半導体素子と、
    前記第２半導体素子と電気的に接続されずに前記第１半導体素子と電気的に接続された第１金属パターン、前記第１半導体素子及び前記第２半導体素子と電気的に接続された第２金属パターン、及び、前記第１半導体素子と電気的に接続されずに前記第２半導体素子と電気的に接続された第３金属パターンと、
    前記第２絶縁基板側に設けられ、互いに直列接続された第３半導体素子及び第４半導体素子と、
    前記第４半導体素子と電気的に接続されずに前記第３半導体素子と電気的に接続された第４金属パターン、前記第３半導体素子及び前記第４半導体素子と電気的に接続された第５金属パターン、及び、前記第３半導体素子と電気的に接続されずに前記第４半導体素子と電気的に接続された第６金属パターンと、
    前記第１金属パターン、前記第２金属パターン、前記第３金属パターン、前記第４金属パターン、前記第５金属パターン、及び、前記第６金属パターンとそれぞれ電気的に接続された第１Ｐ端子、第１ＡＣ端子、第１Ｎ端子、第２Ｐ端子、第２ＡＣ端子、及び、第２Ｎ端子と、
    前記第１Ｐ端子、前記第１Ｎ端子、前記第２Ｎ端子、及び、前記第２Ｐ端子がこの順に第１端部に沿って設けられ、前記第１ＡＣ端子、及び、前記第２ＡＣ端子が前記第１端部と逆側の第２端部に沿って設けられたケースと、
    平面視において前記第３金属パターン及び前記第６金属パターンを跨ぎ、前記第２金属パターンと前記第５金属パターンとを電気的に接続する第１導電部と
    を備える、半導体装置。
  2. 第１絶縁基板及び第２絶縁基板と、
    前記第１絶縁基板側に設けられ、互いに直列接続された第１半導体素子及び第２半導体素子と、
    前記第２半導体素子と電気的に接続されずに前記第１半導体素子と電気的に接続された第１金属パターン、前記第１半導体素子及び前記第２半導体素子と電気的に接続された第２金属パターン、及び、前記第１半導体素子と電気的に接続されずに前記第２半導体素子と電気的に接続された第３金属パターンと、
    前記第２絶縁基板側に設けられ、互いに直列接続された第３半導体素子及び第４半導体素子と、
    前記第４半導体素子と電気的に接続されずに前記第３半導体素子と電気的に接続された第４金属パターン、前記第３半導体素子及び前記第４半導体素子と電気的に接続された第５金属パターン、及び、前記第３半導体素子と電気的に接続されずに前記第４半導体素子と電気的に接続された第６金属パターンと、
    前記第１金属パターン、前記第２金属パターン、前記第３金属パターン、前記第４金属パターン、前記第５金属パターン、及び、前記第６金属パターンとそれぞれ電気的に接続された第１Ｐ端子、第１ＡＣ端子、第１Ｎ端子、第２Ｐ端子、第２ＡＣ端子、及び、第２Ｎ端子と、
    前記第１Ｐ端子、前記第１Ｎ端子、前記第２Ｎ端子、及び、前記第２Ｐ端子がこの順に第１端部に沿って設けられ、前記第１ＡＣ端子、及び、前記第２ＡＣ端子が前記第１端部と逆側の第２端部に沿って設けられたケースと
    を備え、
    前記第２金属パターン及び前記第５金属パターンは、
    平面視において前記第１端部側に開口する第１凹部及び第２凹部をそれぞれ有し、
    前記第１凹部及び前記第２凹部の側部のうち、前記第１半導体素子及び前記第３半導体素子と電気的に接続された側部は、前記第１端部から前記第２端部に向かって幅が広くなる第１凸部及び第２凸部をそれぞれ含み、
    前記第３金属パターン及び前記第６金属パターンは、
    平面視において前記第２端部から前記第１端部に向かって幅が広くなり、前記第１凹部及び前記第２凹部内にそれぞれ設けられた第３凸部及び第４凸部をそれぞれ有する、半導体装置。
  3. 請求項２に記載の半導体装置であって、
    平面視において前記第３凸部を跨ぎ、前記第２金属パターンのうち前記第３凸部を挟む部分同士を電気的に接続する第２導電部と、
    平面視において前記第４凸部を跨ぎ、前記第５金属パターンのうち前記第４凸部を挟む部分同士を電気的に接続する第３導電部と
    をさらに備える、半導体装置。
  4. 請求項３に記載の半導体装置であって、
    前記第２導電部は、前記第１端部から前記第２端部に向って配列され、前記第１端部から前記第２端部に向かうにつれて長さが短くなる複数の第１導電部材を含み、
    前記第３導電部は、前記第１端部から前記第２端部に向って配列され、前記第１端部から前記第２端部に向かうにつれて長さが短くなる複数の第２導電部材を含む、半導体装置。
  5. 請求項２から請求項４のうちのいずれか１項に記載の半導体装置であって、
    前記第１半導体素子と前記第２金属パターンとを電気的に接続する複数の第３導電部材が、前記第１端部から前記第２端部に向って配列され、前記第１端部から前記第２端部に向かうにつれて長さが長くなり、
    前記第２半導体素子と前記第５金属パターンとを電気的に接続する複数の第４導電部材が、前記第１端部から前記第２端部に向って配列され、前記第１端部から前記第２端部に向かうにつれて長さが長くなる、半導体装置。
  6. 請求項１に記載の半導体装置であって、
    平面視において前記第１導電部は、前記第２半導体素子及び前記第４半導体素子を避けて設けられている、半導体装置。
  7. 請求項１に記載の半導体装置であって、
    前記第１導電部は、前記第２金属パターンのうち前記第１端部側の部分と、前記第５金属パターンのうち前記第１端部側の部分とを電気的に接続する、半導体装置。
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