JP2024066609A - Solid-state imaging device - Google Patents
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Abstract
【課題】画素間感度のばらつきを抑えつつ、各画素において良好なレイアウト効率を実現するのに有利な技術を提供する。【解決手段】固体撮像素子は、光電変換素子を含む複数の画素を備え、各画素は、複数の半導体領域と、１以上の絶縁領域と、を含み、各画素における複数の半導体領域及び１以上の絶縁領域の配置は、複数の画素の配列方向に関して鏡像対称性を有し、且つ、４回対称の回転対称性を有し、隣り合う画素間において、複数の半導体領域及び１以上の絶縁領域の配置は、並進対称性を有する。【選択図】図４[Problem] To provide a technology that is advantageous for realizing good layout efficiency in each pixel while suppressing the variation in sensitivity between pixels. [Solution] A solid-state imaging device includes a plurality of pixels including a photoelectric conversion element, each pixel including a plurality of semiconductor regions and one or more insulating regions, and the arrangement of the plurality of semiconductor regions and the one or more insulating regions in each pixel has mirror symmetry with respect to the arrangement direction of the plurality of pixels and has four-fold rotational symmetry, and the arrangement of the plurality of semiconductor regions and the one or more insulating regions between adjacent pixels has translational symmetry. [Selected Figure] Figure 4
Description
本開示は固体撮像素子に関する。 This disclosure relates to a solid-state imaging device.
ＣＭＯＳ（Complementary Metal-Oxide-Semiconductor）イメージセンサに代表される固体撮像素子は、近年、画素数の増加に伴って、各画素の微細化が求められている。そのような状況下で、裏面照射型ＣＭＯＳイメージセンサでは、レイアウトの自由度の高さを生かしてトランジスタを画素間で共有したり電源ノードや電極を共通化したりすることで、レイアウトスペースの有効活用が図られている。 In recent years, the number of pixels in solid-state imaging devices, such as CMOS (Complementary Metal-Oxide-Semiconductor) image sensors, has increased, and so there is a demand for miniaturization of each pixel. Under these circumstances, back-illuminated CMOS image sensors take advantage of the high degree of freedom in layout to share transistors between pixels and to standardize power supply nodes and electrodes, thereby making effective use of layout space.
特許文献１は、ＦＤ（フローティングデュフージョン）が8つの画素で共有される固体撮像素子を開示する。特許文献１には、画素共有単位において受光部及びトランジスタの配置レイアウトに対称性を持たせることで、画素共有単位内の同色画素間の感度（出力）の特性のばらつきを抑えられることが記載されている。また特許文献１には、画素共有単位の縦方向の直線状の配線に、横方向に延びる配線が対称性を持って追加でレイアウトされることで、配線容量を増加できることが記載されている。 Patent Document 1 discloses a solid-state imaging element in which a floating diffusion (FD) is shared by eight pixels. Patent Document 1 describes that by providing symmetry in the layout of the light receiving section and transistors in the pixel sharing unit, it is possible to suppress variations in the sensitivity (output) characteristics between pixels of the same color in the pixel sharing unit. Patent Document 1 also describes that by adding horizontally extending wiring symmetrically to the vertical linear wiring of the pixel sharing unit, it is possible to increase the wiring capacitance.
近年、セキュリティ用途及びセンシング用途のために、近赤外線（ＮＩＲ：Near Infrared Rays）を利用した撮像のニーズが高まっている。シリコン（Ｓｉ）への透過深さが比較的大きいＮＩＲ波長帯の光は、固体撮像素子のシリコン部材の深部に到達することがある。そのようなケースにおいてＮＩＲ波長帯の光は、シリコン部材の深部の物質境界（Ｓｉ／Ｓｉ酸化膜界面等）で反射して隣接画素に入射することがあり、その結果、光学的混色が引き起こされる。 In recent years, there has been an increasing need for imaging using near infrared rays (NIR) for security and sensing applications. Light in the NIR wavelength range, which has a relatively large penetration depth into silicon (Si), can reach deep inside the silicon component of a solid-state imaging device. In such cases, light in the NIR wavelength range can be reflected off a material boundary (such as the Si/Si oxide film interface) deep inside the silicon component and enter an adjacent pixel, resulting in optical color mixing.
特に、シリコン領域及びシリコン酸化膜領域の画素レイアウトが並進対称性を持たない場合、入射光の方位角に応じて、シリコン部材の深部での反射に起因する混色に画素間で異方性が生じる。そのため、画素間の感度にばらつき（信号不均衡（signal imbalance））が生じてしまい、その結果、撮影画像（出力画像）の画質が劣化する。そのような混色の異方性は、シリコン及びシリコン酸化膜の画素分離パターンの周期性に大きく依存する傾向がある。 In particular, when the pixel layout of the silicon region and silicon oxide film region does not have translational symmetry, anisotropy occurs between pixels in the color mixing caused by reflection deep inside the silicon member, depending on the azimuth angle of the incident light. This causes variation in sensitivity between pixels (signal imbalance), resulting in degradation of the quality of the captured image (output image). Such anisotropy of color mixing tends to be highly dependent on the periodicity of the pixel separation patterns of the silicon and silicon oxide film.
一方、画素レイアウトが並進対称性を持つ場合、シリコン部材の深部での反射に起因する混色が発生したとしても、そのような混色は基本的に全画素において同様の程度で生じるため、画素間で感度（出力）はばらつきにくい。ただし画素レイアウトが並進対称性を持つ場合であっても、各画素におけるシリコン領域及びシリコン酸化膜領域のレイアウトパターンが複雑であると、電極及び配線の占有領域が増え、その結果、各画素において良好なレイアウト効率を実現するのが難しい。 On the other hand, if the pixel layout has translational symmetry, even if color mixing occurs due to reflection deep inside the silicon component, such color mixing basically occurs to the same extent in all pixels, so the sensitivity (output) is less likely to vary between pixels. However, even if the pixel layout has translational symmetry, if the layout pattern of the silicon region and silicon oxide film region in each pixel is complex, the area occupied by the electrodes and wiring increases, and as a result, it is difficult to achieve good layout efficiency in each pixel.
本開示は、画素間感度のばらつきを抑えつつ、各画素において良好なレイアウト効率を実現するのに有利な技術を提供する。 This disclosure provides technology that is advantageous for achieving good layout efficiency in each pixel while suppressing variation in sensitivity between pixels.
本開示の一態様は、光電変換素子を含む複数の画素を備え、各画素は、複数の半導体領域と、１以上の絶縁領域と、を含み、各画素における複数の半導体領域及び１以上の絶縁領域の配置は、複数の画素の配列方向に関して鏡像対称性を有し、且つ、４回対称の回転対称性を有し、隣り合う画素間において、複数の半導体領域及び１以上の絶縁領域の配置は、並進対称性を有する固体撮像素子に関する。 One aspect of the present disclosure relates to a solid-state imaging device that includes a plurality of pixels including a photoelectric conversion element, each pixel including a plurality of semiconductor regions and one or more insulating regions, and the arrangement of the plurality of semiconductor regions and the one or more insulating regions in each pixel has mirror symmetry with respect to the arrangement direction of the plurality of pixels and has four-fold rotational symmetry, and the arrangement of the plurality of semiconductor regions and the one or more insulating regions between adjacent pixels has translational symmetry.
隣り合う画素は、画素分離部を介して互いに分離されてもよく、複数の半導体領域は、画素分離部に接する半導体領域と、画素分離部に接しない半導体領域と、を含んでもよい。 Adjacent pixels may be separated from each other via a pixel separation section, and the multiple semiconductor regions may include a semiconductor region that is in contact with the pixel separation section and a semiconductor region that is not in contact with the pixel separation section.
画素分離部に接する半導体領域は、１つ又は４つ以上の偶数だけ設けられてもよい。 The semiconductor region in contact with the pixel separation portion may be one or an even number of four or more.
画素分離部は、フルトレンチアイソレーション構造を有してもよい。 The pixel isolation section may have a full trench isolation structure.
各画素は、転送トランジスタ、リセットトランジスタ、増幅トランジスタ及び選択トランジスタを含んでもよく、リセットトランジスタ及び選択トランジスタのうちの少なくともいずれか一方は、隣り合う画素間で共有されてもよい。 Each pixel may include a transfer transistor, a reset transistor, an amplification transistor, and a selection transistor, and at least one of the reset transistor and the selection transistor may be shared between adjacent pixels.
各画素は、転送トランジスタ、リセットトランジスタ、ＦＤ転送トランジスタ、増幅トランジスタ及び選択トランジスタを含んでもよく、リセットトランジスタ、ＦＤ転送トランジスタ及び選択トランジスタのうちの少なくともいずれか１つは、隣り合う画素間で共有されてもよい。 Each pixel may include a transfer transistor, a reset transistor, an FD transfer transistor, an amplification transistor, and a selection transistor, and at least one of the reset transistor, the FD transfer transistor, and the selection transistor may be shared between adjacent pixels.
固体撮像素子は、お互いに重ねられ且つお互いに電気的に接続される第１半導体基板及び第２半導体基板を備えてもよく、第１半導体基板は、光電変換素子を含む複数の半導体領域と、１以上の絶縁領域と、を含んでもよい。 The solid-state imaging element may include a first semiconductor substrate and a second semiconductor substrate that are stacked on top of each other and electrically connected to each other, and the first semiconductor substrate may include a plurality of semiconductor regions including photoelectric conversion elements and one or more insulating regions.
第１半導体基板の各画素は、転送トランジスタ、リセットトランジスタ及び増幅トランジスタを含んでもよく、リセットトランジスタは、隣り合う画素間で共有されてもよい。 Each pixel of the first semiconductor substrate may include a transfer transistor, a reset transistor, and an amplification transistor, and the reset transistor may be shared between adjacent pixels.
第１半導体基板の各画素は、転送トランジスタ、リセットトランジスタ、ＦＤ転送トランジスタ及び増幅トランジスタを含んでもよく、リセットトランジスタ及びＦＤ転送トランジスタのうちの少なくともいずれか一方は、隣り合う画素間で共有されてもよい。 Each pixel of the first semiconductor substrate may include a transfer transistor, a reset transistor, an FD transfer transistor, and an amplification transistor, and at least one of the reset transistor and the FD transfer transistor may be shared between adjacent pixels.
図面を参照して本開示の典型的な実施形態について説明する。 Exemplary embodiments of the present disclosure are described with reference to the drawings.
以下では、特に断りがない限り、対応の図面に表されている装置の方向性に基づいて説明が行われるが、現実の装置の方向性は下記説明の方向性に捕らわれることなく適宜理解される。 Unless otherwise specified, the following explanations will be based on the orientation of the device shown in the corresponding drawings, but the orientation of the actual device may be understood as appropriate without being bound by the orientation of the following explanation.
本開示に係る固体撮像素子は、イメージセンサとも呼ばれ、以下の説明において単に「撮像素子」とも称される。またシリコン等の半導体により構成される半導体基板は、以下の説明において単に「基板」とも称される。 The solid-state imaging element according to the present disclosure is also called an image sensor, and in the following description, is also simply referred to as an "imaging element." Also, in the following description, a semiconductor substrate made of a semiconductor such as silicon is also simply referred to as a "substrate."
［第１実施形態］
図１は、撮像素子１の概略的な断面構成の一例を示し、撮像素子１に入射した入射光Ｌの反射に起因する混色の発生を説明するための図である。
[First embodiment]
FIG. 1 is a diagram showing an example of a schematic cross-sectional configuration of an image sensor 1, and is a diagram for explaining the occurrence of color mixing caused by reflection of incident light L that is incident on the image sensor 1.
入射光Ｌ（撮影光）は、受光レンズ５０を介してフォトダイオード４１に入射し、フォトダイオード４１において受光される。各画素が具備するフォトダイオード４１は、受光量に応じた電流を出力する。フォトダイオード４１からの電流は、層間絶縁膜５１に設けられる配線（ビアなど）を介し、配線層５６に流れ込む。 Incoming light L (photographic light) enters the photodiode 41 through the light-receiving lens 50 and is received by the photodiode 41. The photodiode 41 in each pixel outputs a current according to the amount of light received. The current from the photodiode 41 flows into the wiring layer 56 through wiring (such as vias) provided in the interlayer insulating film 51.
お互いに隣り合う画素１２のフォトダイオード４１間には、画素分離部４３（例えばＳＴＩ：Shallow Trench Isolation：シャロートレンチアイソレーション）が設けられ、隣接画素１２間におけるリーク電流の発生が防がれる。 A pixel isolation section 43 (e.g., STI: Shallow Trench Isolation) is provided between the photodiodes 41 of adjacent pixels 12 to prevent leakage current from occurring between adjacent pixels 12.
入射光Ｌのうちフォトダイオード４１の底部に到達した光は、フォトダイオード４１の界面（典型的にはフォトダイオード４１と層間絶縁膜５１との間の境界面）において反射することがある。このようにして生じた反射光Ｌｒが、本来の入射画素から隣り合う画素に進入することで、光学的な混色が生じる。 The incident light L that reaches the bottom of the photodiode 41 may be reflected at the interface of the photodiode 41 (typically the boundary surface between the photodiode 41 and the interlayer insulating film 51). The reflected light Lr thus generated passes from the original incident pixel into an adjacent pixel, causing optical color mixing.
入射光Ｌの波長は限定されず、長波長帯域の光（例えば近赤外線或いはそれよりも長い波長を持つ光）が入射光Ｌとして用いられてもよい。特に、波長が長い光ほど透過性が大きい傾向があるため、入射光Ｌが長波長帯域の光の場合に、本開示の技術がより有利にその効果を発揮しうる。 The wavelength of the incident light L is not limited, and light in the long wavelength band (for example, near infrared light or light having a longer wavelength) may be used as the incident light L. In particular, since light with a longer wavelength tends to have a higher transmittance, the technology disclosed herein can be more advantageously effective when the incident light L is light in the long wavelength band.
図２は、撮像素子１の部分平面図であり、画素配列方向（ｘ方向及びｙ方向）に隣り合う画素１２間で並進対称性を有する画素レイアウトの一例を透視的に示す。図３は、撮像素子１の部分平面図であり、ｘ方向に隣り合う画素１２間で鏡像対称性を有し且つｙ方向に隣り合う画素１２間で並進対称性を有する画素レイアウトの一例を透視的に示す。図２及び図３において、各画素１２が具備する他のデバイスの図示は省略されている。 Figure 2 is a partial plan view of the image sensor 1, and shows in perspective an example of a pixel layout having translational symmetry between adjacent pixels 12 in the pixel array directions (x direction and y direction). Figure 3 is a partial plan view of the image sensor 1, and shows in perspective an example of a pixel layout having mirror symmetry between adjacent pixels 12 in the x direction and translational symmetry between adjacent pixels 12 in the y direction. In Figures 2 and 3, illustrations of other devices equipped in each pixel 12 are omitted.
撮像素子１は、画素配列方向（ｘ方向及びｙ方向）に並べられた多数の画素１２を有する。図２及び図３には、互いに直角を成すｘ方向及びｙ方向に配列される４つの画素のみが示されている。 The image sensor 1 has a large number of pixels 12 arranged in pixel array directions (x and y directions). In Figs. 2 and 3, only four pixels arranged in the x and y directions that are perpendicular to each other are shown.
図２のシリコン領域７１、シリコン酸化膜領域７２及び各種トランジスタは、隣接画素１２間で並進対称のレイアウト（配置）を有する。並進対称性を有する図２に示す各画素１２は、画素配列方向に平行移動させられて隣り合う画素１２と重ねられた場合に、当該隣り合う画素１２とレイアウトが一致する。図２には、各種トランジスタの例として、リセットトランジスタＲＳＴ、転送トランジスタＴＲＧ、セレクトトランジスタＳＥＬ、アンプトランジスタＡＭＰ及びＦＤ転送トランジスタＦＤＧが示されている。 The silicon region 71, silicon oxide film region 72, and various transistors in FIG. 2 have a translationally symmetric layout (arrangement) between adjacent pixels 12. When each pixel 12 shown in FIG. 2, which has translational symmetry, is translated in the pixel array direction and overlapped with an adjacent pixel 12, the layout of the pixel 12 matches that of the adjacent pixel 12. FIG. 2 shows a reset transistor RST, a transfer transistor TRG, a select transistor SEL, an amplifier transistor AMP, and an FD transfer transistor FDG as examples of various transistors.
一方、図３に示されるシリコン領域７１、シリコン酸化膜領域７２及び各種トランジスタは、ｘ方向に隣り合う画素１２間で鏡像対称性を有する。図３に示す各画素１２のレイアウトは、ｘ方向に隣り合う画素１２のレイアウトと線対称ではあるが、並進対称性を持たない。 On the other hand, the silicon region 71, silicon oxide film region 72, and various transistors shown in FIG. 3 have mirror symmetry between adjacent pixels 12 in the x direction. The layout of each pixel 12 shown in FIG. 3 is linearly symmetric with the layout of adjacent pixels 12 in the x direction, but does not have translational symmetry.
図２に示す撮像素子１では、隣接画素１２間でトランジスタは共有されておらず、個々の画素１２が固有の各種トランジスタを具備する。隣接画素１２間で並進対称性を有する図２に示すようなＦＥＯＬ（Front-End-Of-Line）レイアウトによれば、混色の異方性に起因した感度ばらつきは抑制できるが、各画素１２において良好なレイアウト効率を実現するのが難しい。 In the image sensor 1 shown in FIG. 2, transistors are not shared between adjacent pixels 12, and each pixel 12 has its own transistors. According to a front-end-of-line (FEOL) layout as shown in FIG. 2, which has translational symmetry between adjacent pixels 12, sensitivity variations due to anisotropy of color mixing can be suppressed, but it is difficult to achieve good layout efficiency in each pixel 12.
一方、図３に示す撮像素子１では、ｘ方向に隣り合う画素１２間でＦＤ転送トランジスタＦＤＧ及びリセットトランジスタＲＳＴが共有される。図３に示すように隣接画素１２で鏡像対称性を有するレイアウトによれば、一部の電極を隣接画素１２間で共通化して良好なレイアウト効率を実現できるが、混色に異方性が生じて、画素１２間で感度ばらつきが生じる。 On the other hand, in the image sensor 1 shown in FIG. 3, the FD transfer transistor FDG and the reset transistor RST are shared between adjacent pixels 12 in the x direction. According to a layout having mirror symmetry between adjacent pixels 12 as shown in FIG. 3, some electrodes can be shared between adjacent pixels 12 to achieve good layout efficiency, but anisotropy occurs in the color mixing, resulting in sensitivity variations between the pixels 12.
図４は、撮像素子１の部分平面図であり、感度ばらつきの抑制及び良好なレイアウト効率の実現に有利な画素レイアウトの一例を透視的に示す。図４において、各画素１２が具備する他のデバイスの図示は省略されている。 Figure 4 is a partial plan view of the image sensor 1, and shows in perspective an example of a pixel layout that is advantageous for suppressing sensitivity variations and achieving good layout efficiency. In Figure 4, other devices equipped in each pixel 12 are omitted.
図４に示す撮像素子１の各画素１２は、２つのシリコン領域７１と、各シリコン領域７１を包囲する２つのシリコン酸化膜領域７２とを有する。 Each pixel 12 of the image sensor 1 shown in FIG. 4 has two silicon regions 71 and two silicon oxide film regions 72 surrounding each silicon region 71.
２つのシリコン領域７１は、各画素１２の中央に配置される１つの矩形（正方形）の中央シリコン領域７１と、当該中央シリコン領域７１が内側に配置される１つの周辺シリコン領域７１と、を含む。 The two silicon regions 71 include one rectangular (square) central silicon region 71 located in the center of each pixel 12, and one peripheral silicon region 71 located inside the central silicon region 71.
中央シリコン領域７１は、フォトダイオード４１（図７参照）を含む。図４に示す周辺シリコン領域７１は、ｘ方向に平行に延びる２つの部分及びｙ方向に平行に延びる２つの部分を含み、矩形の枠状の平面形状を有する。 The central silicon region 71 includes a photodiode 41 (see FIG. 7). The peripheral silicon region 71 shown in FIG. 4 includes two portions extending parallel to the x direction and two portions extending parallel to the y direction, and has a rectangular frame-like planar shape.
このように図４に示す例では、各画素１２におけるシリコン領域７１及びシリコン酸化膜領域７２の配置が、画素配列方向（ｘ方向及びｙ方向）に関して鏡像対称性を有し、且つ、４回対称の回転対称性を有する。４回対称の回転対称性を有する各画素１２のシリコン領域７１及びシリコン酸化膜領域７２は、各画素１２の中心を通る軸（ｘ方向及びy方向と垂直を成す方向に延びる軸）の周りに９０度回転させる前と後との間で、レイアウトが一致する。 In this manner, in the example shown in FIG. 4, the arrangement of the silicon region 71 and silicon oxide film region 72 in each pixel 12 has mirror symmetry with respect to the pixel array direction (x direction and y direction) and has four-fold rotational symmetry. The layout of the silicon region 71 and silicon oxide film region 72 of each pixel 12 having four-fold rotational symmetry is consistent before and after being rotated 90 degrees around an axis (an axis extending in a direction perpendicular to the x direction and y direction) that passes through the center of each pixel 12.
さらに図４に示す例では、ｘ方向及びｙ方向の各々に隣り合う画素１２間において、シリコン領域７１及びシリコン酸化膜領域７２の配置が、並進対称性を有する。 Furthermore, in the example shown in FIG. 4, the arrangement of the silicon regions 71 and the silicon oxide film regions 72 has translational symmetry between adjacent pixels 12 in each of the x and y directions.
図４に示す上述の画素レイアウトにおいて、ｘ方向に鏡像対称性を有する画素１２間でＦＤ転送トランジスタＦＤＧ及びセレクトトランジスタＳＥＬ（例えばゲート電極）が共通化される。またｙ方向に鏡像対称性を有する画素１２間でリセットトランジスタＲＳＴが共通化される。その一方で、シリコン領域７１及びシリコン酸化膜領域７２の配置に関する隣接画素１２間の並進対称性が確保されている。 In the pixel layout shown in FIG. 4, the FD transfer transistor FDG and the select transistor SEL (e.g., the gate electrode) are shared between the pixels 12 that have mirror symmetry in the x direction. The reset transistor RST is also shared between the pixels 12 that have mirror symmetry in the y direction. At the same time, translational symmetry between adjacent pixels 12 is ensured with respect to the arrangement of the silicon region 71 and the silicon oxide film region 72.
したがって図４に示す画素レイアウトによれば、混色の異方性に起因する画素１２間の感度ばらつきの抑制と、レイアウト効率の向上とを、効果的に両立できる。 Therefore, the pixel layout shown in FIG. 4 can effectively suppress the sensitivity variation between pixels 12 caused by the anisotropy of color mixing and improve the layout efficiency at the same time.
図５は、撮像素子１の部分平面図であり、感度ばらつきの抑制及び良好なレイアウト効率の実現に有利な画素レイアウト（特にシリコン領域７１及びシリコン酸化膜領域７２のレイアウト）の他の例を透視的に示す。図５において、各画素１２が具備する各種トランジスタ及び他のデバイスの図示は省略されている。 Figure 5 is a partial plan view of the image sensor 1, and shows in perspective another example of a pixel layout (particularly the layout of the silicon region 71 and silicon oxide film region 72) that is advantageous for suppressing sensitivity variations and achieving good layout efficiency. In Figure 5, various transistors and other devices that each pixel 12 has are omitted from the illustration.
図５に示す撮像素子１の各画素１２は、５つのシリコン領域７１と、各シリコン領域７１を包囲する一体的なシリコン酸化膜領域７２（１つのシリコン酸化膜領域７２）とを有する。 Each pixel 12 of the image sensor 1 shown in FIG. 5 has five silicon regions 71 and an integral silicon oxide film region 72 (one silicon oxide film region 72) surrounding each silicon region 71.
５つのシリコン領域７１は、各画素１２の中央に配置される１つの矩形（正方形）の中央シリコン領域７１と、当該中央シリコン領域７１の周囲に配置される４つの周辺シリコン領域７１と、を含む。 The five silicon regions 71 include one rectangular (square) central silicon region 71 located in the center of each pixel 12, and four peripheral silicon regions 71 located around the central silicon region 71.
各周辺シリコン領域７１は、ｘ方向に延びる部分及びｙ方向に延びる部分を含むＬ字の平面形状を有し、画素１２のコーナーの近傍において、中央シリコン領域７１の対応のコーナーを外側から覆うように配置される。各画素１２において、ｘ方向及びｙ方向の各々に関し、２つの周辺シリコン領域７１がシリコン酸化膜領域７２の一部を介して並べられる。 Each peripheral silicon region 71 has an L-shaped planar shape including a portion extending in the x direction and a portion extending in the y direction, and is arranged so as to cover the corresponding corner of the central silicon region 71 from the outside near the corner of the pixel 12. In each pixel 12, two peripheral silicon regions 71 are arranged in each of the x direction and y direction with a part of the silicon oxide film region 72 interposed therebetween.
図５に示す例においても、各画素１２におけるシリコン領域７１及びシリコン酸化膜領域７２の配置は、画素配列方向（ｘ方向及びｙ方向）に関して鏡像対称性を有し、且つ、４回対称の回転対称性を有する。さらにｘ方向及びｙ方向の各々に隣り合う画素１２間において、シリコン領域７１及びシリコン酸化膜領域７２の配置は、並進対称性を有する。 In the example shown in FIG. 5, the arrangement of the silicon region 71 and the silicon oxide film region 72 in each pixel 12 has mirror symmetry with respect to the pixel array direction (x direction and y direction) and has four-fold rotational symmetry. Furthermore, between adjacent pixels 12 in each of the x direction and y direction, the arrangement of the silicon region 71 and the silicon oxide film region 72 has translational symmetry.
したがって図５に示す画素レイアウトによっても、混色の異方性に起因する画素１２間の感度ばらつきの抑制と、レイアウト効率の向上とを効果的に両立できる。 Therefore, the pixel layout shown in FIG. 5 can effectively suppress sensitivity variations between pixels 12 caused by color mixing anisotropy while improving layout efficiency.
図６は、撮像素子１の部分平面図であり、感度ばらつきの抑制及び良好なレイアウト効率の実現に有利な画素レイアウト（特にシリコン領域７１及びシリコン酸化膜領域７２のレイアウト）の他の例を透視的に示す。図６において、各画素１２が具備する各種トランジスタ及び他のデバイスの図示は省略されている。 Figure 6 is a partial plan view of the image sensor 1, and shows in perspective another example of a pixel layout (particularly the layout of the silicon region 71 and silicon oxide film region 72) that is advantageous for suppressing sensitivity variations and achieving good layout efficiency. In Figure 6, various transistors and other devices that each pixel 12 has are omitted from the illustration.
図６に示す撮像素子１の各画素１２も、５つのシリコン領域７１と、各シリコン領域７１を包囲する一体的なシリコン酸化膜領域７２（１つのシリコン酸化膜領域７２）とを有する。 Each pixel 12 of the image sensor 1 shown in FIG. 6 also has five silicon regions 71 and an integral silicon oxide film region 72 (one silicon oxide film region 72) surrounding each silicon region 71.
５つのシリコン領域７１は、各画素１２の中央に配置される１つの矩形（正方形）の中央シリコン領域７１と、当該中央シリコン領域７１の周囲に配置される４つの周辺シリコン領域７１と、を含む。 The five silicon regions 71 include one rectangular (square) central silicon region 71 located in the center of each pixel 12, and four peripheral silicon regions 71 located around the central silicon region 71.
４つの周辺シリコン領域７１の各々は、直線的な平面形状を有する。４つの周辺シリコン領域７１は、ｘ方向に延びる２つの周辺シリコン領域７１と、ｙ方向に延びる２つのシリコン領域７１とを含み、画素１２の４辺のそれぞれに沿って、中央シリコン領域７１の対応の辺を外側から覆うように配置される。各画素１２において、ｘ方向及びｙ方向の各々に関し、２つの周辺シリコン領域７１が中央シリコン領域７１を介して反対側に位置する。 Each of the four peripheral silicon regions 71 has a linear planar shape. The four peripheral silicon regions 71 include two peripheral silicon regions 71 extending in the x direction and two silicon regions 71 extending in the y direction, and are arranged along each of the four sides of the pixel 12 so as to cover the corresponding side of the central silicon region 71 from the outside. In each pixel 12, the two peripheral silicon regions 71 are located on opposite sides of the central silicon region 71 in each of the x and y directions.
図６に示す例においても、各画素１２におけるシリコン領域７１及びシリコン酸化膜領域７２の配置は、画素配列方向（ｘ方向及びｙ方向）に関して鏡像対称性を有し、且つ、４回対称の回転対称性を有する。さらにｘ方向及びｙ方向の各々に隣り合う画素１２間において、シリコン領域７１及びシリコン酸化膜領域７２の配置は、並進対称性を有する。 In the example shown in FIG. 6, the arrangement of the silicon region 71 and the silicon oxide film region 72 in each pixel 12 has mirror symmetry with respect to the pixel array direction (x direction and y direction) and has four-fold rotational symmetry. Furthermore, between adjacent pixels 12 in each of the x direction and y direction, the arrangement of the silicon region 71 and the silicon oxide film region 72 has translational symmetry.
したがって図６に示す画素レイアウトによっても、混色の異方性に起因する画素１２間の感度ばらつきの抑制と、レイアウト効率の向上とを効果的に両立できる。 Therefore, the pixel layout shown in FIG. 6 can effectively suppress sensitivity variations between pixels 12 caused by color mixing anisotropy while improving layout efficiency.
なお上述の図４～図６に示す例では、中央シリコン領域７１が１つ設けられ、周辺シリコン領域７１が１つ又は４つ設けられるが、これらのシリコン領域７１の数、形状及び配置は限定されない。 In the examples shown in Figures 4 to 6 above, one central silicon region 71 is provided, and one or four peripheral silicon regions 71 are provided, but the number, shape, and arrangement of these silicon regions 71 are not limited.
例えば中央シリコン領域７１は、矩形（正方形）以外の平面形状を有していてもよく、例えば偶数の頂点を有する正多角形の平面形状を有してもよい。また周辺シリコン領域７１は、１つ又は４つ以上の偶数だけ設けられてもよい。 For example, the central silicon region 71 may have a planar shape other than a rectangle (square), for example, a regular polygonal planar shape having an even number of vertices. Also, one peripheral silicon region 71 or an even number of four or more peripheral silicon regions 71 may be provided.
そのような場合であっても、各画素１２におけるシリコン領域７１及びシリコン酸化膜領域７２の配置は、画素配列方向（ｘ方向及びｙ方向）に関して鏡像対称性を有し、且つ、４回対称の回転対称性を有することが可能である。さらにｘ方向及びｙ方向の各々に隣り合う画素１２間において、シリコン領域７１及びシリコン酸化膜領域７２の配置は、並進対称性を有することが可能である。その結果、混色の異方性に起因する画素１２間の感度ばらつきの抑制と、レイアウト効率の向上とを効果的に両立できる画素レイアウトが実現される。 Even in such a case, the arrangement of the silicon region 71 and the silicon oxide film region 72 in each pixel 12 can have mirror symmetry with respect to the pixel array direction (x direction and y direction) and can have four-fold rotational symmetry. Furthermore, between adjacent pixels 12 in each of the x direction and y direction, the arrangement of the silicon region 71 and the silicon oxide film region 72 can have translational symmetry. As a result, a pixel layout is realized that can effectively suppress sensitivity variations between pixels 12 caused by anisotropy of color mixing and improve layout efficiency at the same time.
［第２実施形態］
本開示の技術は、いわゆるＦＴＩ（Full Trench Isolation：フルトレンチアイソレーション）構造の画素分離部を備える撮像素子に対しても応用可能である。
[Second embodiment]
The technology of the present disclosure is also applicable to an image sensor having a pixel isolation section with a so-called FTI (Full Trench Isolation) structure.
図７は、ＦＴＩ画素分離部４３ｂを備える撮像素子１の概略的な断面構成の一例を示し、撮像素子１に入射した入射光Ｌの反射に起因する混色の発生を説明するための図である。 Figure 7 shows an example of a schematic cross-sectional configuration of an image sensor 1 having an FTI pixel separator 43b, and is a diagram for explaining the occurrence of color mixing caused by reflection of incident light L that is incident on the image sensor 1.
混色を抑制する観点からは、隣り合う画素１２を分離する画素分離部は、いわゆるＦＴＩ（Full Trench Isolation：フルトレンチアイソレーション）タイプの画素分離部（ＦＴＩ画素分離部４３ｂ）を含むことが好ましい。 From the viewpoint of suppressing color mixing, it is preferable that the pixel separation section that separates adjacent pixels 12 includes a so-called FTI (Full Trench Isolation) type pixel separation section (FTI pixel separation section 43b).
ＳＴＩ画素分離部４３ａは、隣接画素１２間のリーク電流を防ぐのに寄与するが、積層方向（図７の高さ方向）に関してフォトダイオード４１よりも小さな高さを有する。 The STI pixel isolation portion 43a contributes to preventing leakage current between adjacent pixels 12, but has a height smaller than that of the photodiode 41 in the stacking direction (height direction in FIG. 7).
一方、ＦＴＩ画素分離部４３ｂは、隣接画素１２間においてフォトダイオード４１以上の高さにわたって積層方向に延び、フォトダイオード４１の領域全体を側方（ｘ方向及びｙ方向）から覆う。このように隣り合う画素のフォトダイオード４１間にＦＴＩ画素分離部４３ｂが配置される。 On the other hand, the FTI pixel separation portion 43b extends in the stacking direction between adjacent pixels 12 over a height equal to or greater than the height of the photodiode 41, and covers the entire area of the photodiode 41 from the sides (x direction and y direction). In this way, the FTI pixel separation portion 43b is disposed between the photodiodes 41 of adjacent pixels.
なおＦＴＩ画素分離部４３ｂは、通常は二酸化ケイ素（ＳｉＯ２）などの電気的に絶縁性を有する組成物により形成される。二酸化ケイ素で構成されるＦＴＩ画素分離部４３ｂは、シリコン酸化膜領域７２（絶縁領域）の一部としてみなされうる。 The FTI pixel separation portion 43b is usually made of an electrically insulating composition such as silicon dioxide (SiO 2 ). The FTI pixel separation portion 43b made of silicon dioxide can be regarded as a part of the silicon oxide film region 72 (insulating region).
図８～図１０は、各々、ＦＴＩ画素分離部４３ｂを備える撮像素子１の平面図であり、感度ばらつきの抑制及び良好なレイアウト効率の実現に有利な画素レイアウトの例を透視的に示す。図８～図１０において、各画素１２が具備する各種トランジスタ及び他のデバイスの図示は省略されている。 Figures 8 to 10 are plan views of an image sensor 1 having an FTI pixel separator 43b, and show in perspective examples of pixel layouts that are advantageous for suppressing sensitivity variations and achieving good layout efficiency. In Figures 8 to 10, the various transistors and other devices that each pixel 12 has are omitted from the illustration.
図８～図１０に示す画素レイアウトは、図４～図６に示す画素レイアウト（特にシリコン領域７１及びシリコン酸化膜領域７２）のそれぞれにＦＴＩ画素分離部４３ｂを適用することで得られる画素レイアウトである。 The pixel layouts shown in Figures 8 to 10 are pixel layouts obtained by applying the FTI pixel separator 43b to each of the pixel layouts shown in Figures 4 to 6 (particularly the silicon region 71 and the silicon oxide film region 72).
すなわち図８～図１０の各々に示す撮像素子１において、各画素１２はＦＴＩ画素分離部４３ｂによって区画される。ＦＴＩ画素分離部４３ｂに対し、周辺シリコン領域７１は接するが、中央シリコン領域７１は接しない。 That is, in the image sensor 1 shown in each of Figures 8 to 10, each pixel 12 is partitioned by the FTI pixel separation portion 43b. The peripheral silicon region 71 contacts the FTI pixel separation portion 43b, but the central silicon region 71 does not contact the FTI pixel separation portion 43b.
例えば図８に示す例では、各画素１２の単一の周辺シリコン領域７１がＦＴＩ画素分離部４３ｂによって包囲され、単一の中央シリコン領域７１が、ＦＴＩ画素分離部４３ｂとは異なるシリコン酸化膜領域７２によって包囲される。 For example, in the example shown in FIG. 8, a single peripheral silicon region 71 of each pixel 12 is surrounded by an FTI pixel isolation portion 43b, and a single central silicon region 71 is surrounded by a silicon oxide film region 72 that is different from the FTI pixel isolation portion 43b.
また図９及び図１０に示す例では、各画素１２の４つの周辺シリコン領域７１がＦＴＩ画素分離部４３ｂによって包囲され、例えば図８に示す例では、各画素１２の単一の周辺シリコン領域７１がＦＴＩ画素分離部４３ｂによって包囲され、単一の中央シリコン領域７１が、ＦＴＩ画素分離部４３ｂとは異なるシリコン酸化膜領域７２によって包囲される。 In the example shown in Figures 9 and 10, the four peripheral silicon regions 71 of each pixel 12 are surrounded by the FTI pixel isolation portion 43b, and in the example shown in Figure 8, for example, the single peripheral silicon region 71 of each pixel 12 is surrounded by the FTI pixel isolation portion 43b, and the single central silicon region 71 is surrounded by a silicon oxide film region 72 that is different from the FTI pixel isolation portion 43b.
なおＦＴＩ画素分離部４３ｂが設けられる場合も、シリコン領域７１（中央シリコン領域及び周辺シリコン領域）の数、形状及び配置は限定されない。例えば、ＦＴＩ画素分離部４３ｂに接する周辺シリコン領域７１（半導体領域）が１つ又は４つ以上の偶数だけ設けられてもよい。 Even when the FTI pixel isolation unit 43b is provided, the number, shape, and arrangement of the silicon regions 71 (central silicon region and peripheral silicon region) are not limited. For example, one peripheral silicon region 71 (semiconductor region) in contact with the FTI pixel isolation unit 43b may be provided, or an even number of four or more may be provided.
［第３実施形態］
本開示の技術は、いわゆる多層トランジスタ画素積層型イメージセンサに対しても応用可能である。
[Third embodiment]
The technology of the present disclosure is also applicable to so-called multi-layer transistor pixel stacked image sensors.
近年、画素の微細化に有利な撮像素子として、２層トランジスタ画素積層型イメージセンサ（以下「２段画素構造撮像素子」と称する）が提案されている。２段画素構造撮像素子は、従来同一基板に形成されていたフォトダイオード及び画素トランジスタを別々の基板に形成し、これらの基板を積層させることで構成される。 In recent years, two-layer transistor pixel stacking type image sensors (hereinafter referred to as "two-layer pixel structure image sensors") have been proposed as image sensors that are advantageous for miniaturizing pixels. Two-layer pixel structure image sensors are constructed by forming the photodiodes and pixel transistors, which were previously formed on the same substrate, on separate substrates and stacking these substrates.
本開示の技術は、このような２段画素構造撮像素子に適用される場合にも、上述の実施形態の撮像素子１と同様の作用効果をもたらすことができる。 When the technology disclosed herein is applied to such a two-tier pixel structure image sensor, it can provide the same effects as the image sensor 1 of the above-described embodiment.
図１１は、２段画素構造を有する撮像素子１の概略的な断面構成の一例を示す。 Figure 11 shows an example of a schematic cross-sectional configuration of an image sensor 1 having a two-stage pixel structure.
図１１に示す撮像素子１は、第１基板１０及び第２基板２０を備える。 The imaging element 1 shown in FIG. 11 includes a first substrate 10 and a second substrate 20.
第１基板１０及び第２基板２０は、お互いに重ねられ、且つ、お互いに電気的に接続される。第１基板１０と第２基板２０と間の境界には接続層７８が介在し、接続層７８を積層方向（図１１の高さ方向）に貫通する複数の貫通配線５４が設けられる。 The first substrate 10 and the second substrate 20 are stacked on top of each other and electrically connected to each other. A connection layer 78 is interposed at the boundary between the first substrate 10 and the second substrate 20, and a plurality of through-wires 54 are provided that penetrate the connection layer 78 in the stacking direction (height direction in FIG. 11).
第１基板１０は、フォトダイオード４１、画素分離部４３（例えばＳＴＩ画素分離部）、配線層７７、及び接続層７８の一部を有する。第２基板２０は、配線層７９及び接続層７８の一部を有する。接続層７８によって分離して配置される配線層７７及び配線層７９は、貫通配線５４を介してお互いに電気的に接続され、その結果、第１基板１０及び第２基板２０がお互いに電気的に接続される。 The first substrate 10 has a photodiode 41, a pixel isolation portion 43 (e.g., an STI pixel isolation portion), a wiring layer 77, and a part of a connection layer 78. The second substrate 20 has a wiring layer 79 and a part of a connection layer 78. The wiring layer 77 and the wiring layer 79, which are separated by the connection layer 78, are electrically connected to each other via the through-wires 54, and as a result, the first substrate 10 and the second substrate 20 are electrically connected to each other.
配線層７７、接続層７８及び配線層７９に設けられる各配線（電極を含む）は、電気的に絶縁性を有する絶縁膜により囲まれている。例えば接続層７８は、シリコン等の半導体層７８ａを含むが、各貫通配線５４及び半導体層７８ａは絶縁膜（例えばシリコン酸化膜）によってお互いから電気的に隔絶される。 The wiring (including electrodes) provided in the wiring layer 77, the connection layer 78, and the wiring layer 79 are surrounded by an insulating film having electrical insulation properties. For example, the connection layer 78 includes a semiconductor layer 78a such as silicon, but each through-wire 54 and the semiconductor layer 78a are electrically isolated from each other by an insulating film (e.g., a silicon oxide film).
図１２は、図１１に示す第１基板１０及び第２基板２０によって構成される回路構成の一例を示し、特にVoltage-Domain型グローバルシャッターＣＭＯＳイメージセンサ（すなわち「ＶＤＧＳ ＣＩＳ」）のレイアウト例を示す。 Figure 12 shows an example of a circuit configuration formed by the first substrate 10 and the second substrate 20 shown in Figure 11, and in particular shows an example layout of a voltage-domain type global shutter CMOS image sensor (i.e., "VDGS CIS").
図１２に示す回路は、信号を保持するためのSample/Hold（Ｓ／Ｈ）回路を含む。図１２において、点線よりも左上の回路構成は第１基板１０に形成され、点線よりも右下の回路構成は第２基板２０に形成される。 The circuit shown in FIG. 12 includes a sample/hold (S/H) circuit for holding a signal. In FIG. 12, the circuit configuration above and to the left of the dotted line is formed on the first substrate 10, and the circuit configuration below and to the right of the dotted line is formed on the second substrate 20.
第１基板１０には、電源ＶＤＤ１、電源ＶＤＤ２、電源ＶＤＤ３、排出トランジスタＯＦＧ、転送トランジスタＴＲＧ、ＦＤ転送トランジスタＦＤＧ、リセットトランジスタＲＳＴ、増幅トランジスタＡＭＰ１及びスイッチＳＷが設けられる。排出トランジスタＯＦＧには電源ＶＤＤ１及び転送トランジスタＴＲＧが接続される。転送トランジスタＴＲＧにはＦＤ転送トランジスタＦＤＧ及び増幅トランジスタＡＭＰ１が接続される。リセットトランジスタＲＳＴには電源ＶＤＤ２及びＦＤ転送トランジスタＦＤＧが接続される。増幅トランジスタＡＭＰ１には電源ＶＤＤ３及びスイッチＳＷが接続される。 The first substrate 10 is provided with a power supply VDD1, a power supply VDD2, a power supply VDD3, a discharge transistor OFG, a transfer transistor TRG, a FD transfer transistor FDG, a reset transistor RST, an amplification transistor AMP1, and a switch SW. The discharge transistor OFG is connected to the power supply VDD1 and the transfer transistor TRG. The transfer transistor TRG is connected to the FD transfer transistor FDG and the amplification transistor AMP1. The reset transistor RST is connected to the power supply VDD2 and the FD transfer transistor FDG. The amplification transistor AMP1 is connected to the power supply VDD3 and the switch SW.
なお「ＡＭＤ」はプロセッサーを表し、「ＶＤＤ３－Ｖｆｔ－Ｖｇｓ（Ｒｅａｄ）」は、「電源ＶＤＤ３の電圧」－「リセットフィードスルー電圧（Ｖｆｔ）」－「ゲート－ソース間の電圧（Ｖｇｓ）」を表す。 Note that "AMD" stands for the processor, and "VDD3 - Vft - Vgs (Read)" stands for "voltage of power supply VDD3" - "reset feedthrough voltage (Vft)" - "gate-source voltage (Vgs)."
第２基板２０では、垂直走査回路からの制御信号ＰＣが入力されるトランジスタ、及び、所定のバイアス電圧ＶＢが印加されるトランジスタが、お互いに接続される。さらに第２基板２０には、コンデンサＣ１、コンデンサＣ２、トランジスタＳ１、トランジスタＳ２、垂直走査回路からの制御信号ＲＢが入力されるトランジスタ、電圧源ＶＲＥＧ、電源ＶＤＤ４、増幅トランジスタＡＭＰ２及び選択トランジスタＳＥＬが設けられる。 On the second substrate 20, a transistor to which a control signal PC from the vertical scanning circuit is input and a transistor to which a predetermined bias voltage VB is applied are connected to each other. The second substrate 20 is further provided with a capacitor C1, a capacitor C2, a transistor S1, a transistor S2, a transistor to which a control signal RB from the vertical scanning circuit is input, a voltage source VREG, a power source VDD4, an amplifier transistor AMP2, and a selection transistor SEL.
第１基板１０のスイッチＳＷは、ノードＶ１を介し、制御信号ＰＣが入力されるトランジスタ、コンデンサＣ１、及びコンデンサＣ２に接続される。 The switch SW on the first substrate 10 is connected to a transistor to which a control signal PC is input, a capacitor C1, and a capacitor C2 via a node V1.
並列的な接続態様を有するコンデンサＣ１及びコンデンサＣ２には、それぞれトランジスタＳ１及びトランジスタＳ２が接続される。トランジスタＳ１及びトランジスタＳ２は、ノードＶ２を介し、制御信号ＲＢが入力されるトランジスタ及び増幅トランジスタＡＭＰ２に接続される。制御信号ＲＢが入力されるトランジスタには電圧源ＶＲＥＧが接続される。増幅トランジスタＡＭＰ２には、電源ＶＤＤ４及び選択トランジスタＳＥＬが接続される。選択トランジスタＳＥＬには垂直信号線ＶＳＬが接続される。 Transistors S1 and S2 are connected to capacitors C1 and C2, which are connected in parallel, respectively. Transistors S1 and S2 are connected to a transistor to which a control signal RB is input and to an amplification transistor AMP2 via node V2. A voltage source VREG is connected to the transistor to which the control signal RB is input. A power source VDD4 and a selection transistor SEL are connected to the amplification transistor AMP2. A vertical signal line VSL is connected to the selection transistor SEL.
図１２に示すＶＤＧＳ回路において、ノードＶ２によって２画素×２画素共有が実現される。 In the VDGS circuit shown in Figure 12, node V2 realizes 2 pixel x 2 pixel sharing.
なお第１基板１０（１階）には転送トランジスタＴＲＧが存在するが、他の画素トランジスタが第１基板１０に設けられてもよい。 Although the transfer transistor TRG is present on the first substrate 10 (first floor), other pixel transistors may also be provided on the first substrate 10.
図１３は、２段画素構造を有する撮像素子１の概略的な断面構成の一例を示す。 Figure 13 shows an example of a schematic cross-sectional configuration of an image sensor 1 having a two-stage pixel structure.
図１３に示す撮像素子１は、第１基板１０及び第２基板２０を備える。 The imaging element 1 shown in FIG. 13 includes a first substrate 10 and a second substrate 20.
図１３に示す第１基板１０は、シリコン領域７１、シリコン酸化膜領域７２、増幅トランジスタＡＭＰ、ＦＤ転送トランジスタＦＤＧ、及び転送ゲートＴＧを有する。 The first substrate 10 shown in FIG. 13 has a silicon region 71, a silicon oxide film region 72, an amplifier transistor AMP, an FD transfer transistor FDG, and a transfer gate TG.
図１３に示す第２基板２０は、シリコン領域７１、シリコン酸化膜領域７２及び各種デバイス（各種トランジスタを含む）を有する。 The second substrate 20 shown in FIG. 13 has a silicon region 71, a silicon oxide film region 72, and various devices (including various transistors).
トランジスタ同士（例えばＦＤ転送トランジスタＦＤＧと増幅トランジスタＡＭＰ）は、配線７５（例えばポリシリコンで形成される配線）を介して接続される。また第１基板１０の各種デバイス（例えば転送ゲートＴＧ）及び第２基板２０の各種デバイスは、各々が配線７５を介して貫通配線５４に接続され、その結果、貫通配線５４を介してお互いに電気的に接続される。 Transistors (e.g., FD transfer transistor FDG and amplification transistor AMP) are connected to each other via wiring 75 (e.g., wiring formed of polysilicon). In addition, various devices (e.g., transfer gate TG) of the first substrate 10 and various devices of the second substrate 20 are each connected to the through wiring 54 via wiring 75, and as a result, are electrically connected to each other via the through wiring 54.
１階を構成する第１基板１０及び２階を構成する第２基板２０に形成されるトランジスタの制御線及び電源配線は同一のＢＥＯＬ（Back-End-Of-Line）工程で形成される。 The control lines and power supply wiring of the transistors formed on the first substrate 10 constituting the first floor and the second substrate 20 constituting the second floor are formed in the same BEOL (Back-End-Of-Line) process.
第１基板１０に形成されるトランジスタのゲート電極と電源ノードとは、複数の貫通配線５４（貫通ビア）を介して第２基板２０の配線類に接続される。各貫通配線５４と第２基板２０のシリコン領域７１（半導体領域）との間には、加工精度のばらつきが考慮された間隔ＫＯＺ（Keep-Out-Zone）が確保される。 The gate electrodes and power supply nodes of the transistors formed on the first substrate 10 are connected to the wiring of the second substrate 20 through a plurality of through-wires 54 (through vias). A space KOZ (Keep-Out-Zone) is provided between each through-wire 54 and the silicon region 71 (semiconductor region) of the second substrate 20, taking into account variations in processing accuracy.
第１基板１０に形成されるトランジスタ及び電源ノードが増えるほど、貫通配線５４の数が増える。特に、貫通配線５４毎に上記間隔ＫＯＺを確保する必要があるため、貫通配線５４の数の増大によって第２基板２０の領域の逼迫が急激に進み、その結果、各画素１２におけるレイアウト効率が著しく下がる。 The more transistors and power supply nodes are formed on the first substrate 10, the more through-hole wirings 54 there are. In particular, since the above-mentioned spacing KOZ must be ensured for each through-hole wiring 54, the increase in the number of through-hole wirings 54 rapidly reduces the area of the second substrate 20, and as a result, the layout efficiency of each pixel 12 is significantly reduced.
さらに、第２基板２０の領域が逼迫することで、各種トランジスタのサイズを小さくする必要が生じ、その結果、撮像素子１の撮像特性の向上が阻害されることが懸念される。 Furthermore, as the area of the second substrate 20 becomes confined, it becomes necessary to reduce the size of various transistors, which may result in a concern that improvement in the imaging characteristics of the image sensor 1 may be hindered.
図１４～図１６は、２段画素構造を有する撮像素子１の第１基板１０（１階）の画素レイアウト例を示す部分平面図である。図１４～図１６において、他のデバイスの図示は省略されている。 Figures 14 to 16 are partial plan views showing examples of pixel layouts on the first substrate 10 (first floor) of an image sensor 1 having a two-tiered pixel structure. Other devices are omitted from the illustration in Figures 14 to 16.
図１４～図１６に示す第１基板１０の画素レイアウトは、図２～図４に示す撮像素子１の画素レイアウトと同様である。 The pixel layout of the first substrate 10 shown in Figures 14 to 16 is similar to the pixel layout of the image sensor 1 shown in Figures 2 to 4.
すなわち図１４に示す第１基板１０のシリコン領域７１、シリコン酸化膜領域７２及び各種トランジスタは、画素配列方向（ｘ方向及びｙ方向）に隣り合う画素１２間で並進対称性を有する画素レイアウトを有する。 That is, the silicon region 71, silicon oxide film region 72, and various transistors of the first substrate 10 shown in FIG. 14 have a pixel layout that has translational symmetry between adjacent pixels 12 in the pixel array directions (x direction and y direction).
また図１５に示す第１基板１０のシリコン領域７１、シリコン酸化膜領域７２及び各種トランジスタは、ｘ方向に隣り合う画素１２間で鏡像対称性を有し且つｙ方向に隣り合う画素１２間で並進対称性を有する。 The silicon region 71, silicon oxide film region 72, and various transistors of the first substrate 10 shown in FIG. 15 have mirror symmetry between adjacent pixels 12 in the x direction and translation symmetry between adjacent pixels 12 in the y direction.
また図１６に示す第１基板１０のシリコン領域７１及びシリコン酸化膜領域７２は、画素配列方向（ｘ方向及びｙ方向）に関して画素１２間で鏡像対称性を有し、且つ、４回対称の回転対称性を各画素１２において有する。さらにｘ方向及びｙ方向の各々に隣り合う画素１２間において、シリコン領域７１及びシリコン酸化膜領域７２の配置は、並進対称性を有する。 The silicon regions 71 and silicon oxide film regions 72 of the first substrate 10 shown in FIG. 16 have mirror symmetry between the pixels 12 in the pixel array directions (x direction and y direction), and have four-fold rotational symmetry in each pixel 12. Furthermore, the arrangement of the silicon regions 71 and silicon oxide film regions 72 has translational symmetry between adjacent pixels 12 in each of the x direction and y direction.
図１４に示す例では、シリコン領域７１、シリコン酸化膜領域７２及び各種トランジスタが隣接画素１２間で鏡像対称性を持たない。そのため隣接画素１２間で貫通配線５４を共通化することができず、貫通配線５４の数の削減による第２基板２０のレイアウト効率の向上を図ることができない。 In the example shown in FIG. 14, the silicon region 71, silicon oxide film region 72, and various transistors do not have mirror symmetry between adjacent pixels 12. Therefore, the through wiring 54 cannot be shared between adjacent pixels 12, and it is not possible to improve the layout efficiency of the second substrate 20 by reducing the number of through wirings 54.
図１５に示す例は、シリコン領域７１及びシリコン酸化膜領域７２の鏡像対称性に基づいて、隣接画素１２間における貫通配線５４の共通化を促すのに有利である。ただし上述のように、混色の異方性に起因する画素１２間の感度ばらつきが生じやすく、撮影画像の画質の向上が阻害される。 The example shown in FIG. 15 is advantageous in promoting the sharing of the through-hole wiring 54 between adjacent pixels 12 based on the mirror image symmetry of the silicon region 71 and the silicon oxide film region 72. However, as described above, sensitivity variations between the pixels 12 due to the anisotropy of color mixing are likely to occur, which hinders improvement in the image quality of the captured image.
一方、図１６に示す例は、混色の異方性に起因する画素１２間の感度ばらつきの抑制と、レイアウト効率の向上の実現とを効果的に両立するのに有利である。 On the other hand, the example shown in FIG. 16 is advantageous for effectively achieving both suppression of sensitivity variations between pixels 12 caused by color mixing anisotropy and improvement of layout efficiency.
本件発明者は、図１４～図１６に示す第１基板１０を採用する２段画素構造の撮像素子１（特に２×２画素１２（計４画素））において、互いに同等の回路機能を実現するために必要な貫通配線５４の数をシミュレーションした。 The inventors performed a simulation to determine the number of through-wires 54 required to achieve equivalent circuit functions in an image sensor 1 (particularly 2×2 pixels 12 (total of 4 pixels)) with a two-stage pixel structure that employs the first substrate 10 shown in FIGS. 14 to 16.
その結果、図１４の第１基板１０を採用する撮像素子１では４０本の貫通配線５４が必要な回路機能に関し、図１５の第１基板１０を採用する撮像素子１では３０本の貫通配線５４が必要であった。一方、図１６の第１基板１０を採用する撮像素子１では２８本の貫通配線５４が必要であった。当該シミュレーション結果からも、図１６に示す画素レイアウトが、レイアウト効率の向上に有利であることが分かる。 As a result, for a circuit function requiring 40 through-wires 54 in the image sensor 1 employing the first substrate 10 of FIG. 14, 30 through-wires 54 were required in the image sensor 1 employing the first substrate 10 of FIG. 15. On the other hand, 28 through-wires 54 were required in the image sensor 1 employing the first substrate 10 of FIG. 16. The simulation results also show that the pixel layout shown in FIG. 16 is advantageous for improving layout efficiency.
［多段画素構造の他の例］
図１７は、多段画素構造を有する撮像素子１の一例の概略構成を示す。
[Another example of multi-stage pixel structure]
FIG. 17 shows a schematic configuration of an example of an image sensor 1 having a multi-stage pixel structure.
図１７に示す撮像素子１は、３つの基板（第１基板１０、第２基板２０及び第３基板３０）を備え、当該３つの基板が貼り合わされる３次元構造を有する。第１基板１０、第２基板２０及び第３基板３０は、この順に積層されている。 The imaging element 1 shown in FIG. 17 has three substrates (a first substrate 10, a second substrate 20, and a third substrate 30) and has a three-dimensional structure in which the three substrates are bonded together. The first substrate 10, the second substrate 20, and the third substrate 30 are stacked in this order.
第１基板１０は半導体基板１１を有する。半導体基板１１は、光電変換を行う複数のセンサ画素１２を有する。複数のセンサ画素１２は、第１基板１０における画素領域１３において行列状に二次元的に配列されている。 The first substrate 10 has a semiconductor substrate 11. The semiconductor substrate 11 has a plurality of sensor pixels 12 that perform photoelectric conversion. The plurality of sensor pixels 12 are two-dimensionally arranged in a matrix in a pixel region 13 on the first substrate 10.
第２基板２０は半導体基板２１を有する。半導体基板２１は、センサ画素１２から出力された電荷に基づく画素信号を出力する複数の読み出し回路２２を有する。４つのセンサ画素１２に対して１つの読み出し回路２２が割り当てられる。第２基板２０は、行方向に延在する複数の画素駆動線２３と、列方向に延在する複数の垂直信号線２４とを有する。 The second substrate 20 has a semiconductor substrate 21. The semiconductor substrate 21 has a plurality of readout circuits 22 that output pixel signals based on the charges output from the sensor pixels 12. One readout circuit 22 is assigned to four sensor pixels 12. The second substrate 20 has a plurality of pixel drive lines 23 extending in the row direction and a plurality of vertical signal lines 24 extending in the column direction.
第３基板３０は半導体基板３１を有する。半導体基板３１は、画素信号を処理するロジック回路３２を有する。ロジック回路３２は、例えば、垂直駆動回路３３、カラム信号処理回路３４、水平駆動回路３５及びシステム制御回路３６を有する。ロジック回路３２（具体的には水平駆動回路３５）は、センサ画素１２毎の出力電圧Ｖｏｕｔを外部に出力する。ロジック回路３２において、例えばソース電極及びドレイン電極と接する不純物拡散領域の表面に、シリサイドからなる低抵抗領域が形成されていてもよい。このシリサイドは、ＣｏＳｉ２やＮｉＳｉなどのサリサイド （Self Aligned Silicide）プロセスを用いて形成可能である。 The third substrate 30 has a semiconductor substrate 31. The semiconductor substrate 31 has a logic circuit 32 that processes pixel signals. The logic circuit 32 has, for example, a vertical drive circuit 33, a column signal processing circuit 34, a horizontal drive circuit 35, and a system control circuit 36. The logic circuit 32 (specifically, the horizontal drive circuit 35) outputs an output voltage Vout for each sensor pixel 12 to the outside. In the logic circuit 32, for example, a low resistance region made of silicide may be formed on the surface of an impurity diffusion region that contacts the source electrode and the drain electrode. This silicide can be formed using a salicide (Self Aligned Silicide) process using CoSi2 , NiSi, or the like.
垂直駆動回路３３は、例えば、複数のセンサ画素１２を行単位で順に選択する。カラム信号処理回路３４は、例えば、垂直駆動回路３３によって選択された行の各センサ画素１２から出力される画素信号に対して、相関二重サンプリング（Correlated Double Sampling：ＣＤＳ）処理を施す。カラム信号処理回路３４は、例えば、ＣＤＳ処理を施すことにより、画素信号の信号レベルを抽出し、各センサ画素１２の受光量に応じた画素データを保持する。水平駆動回路３５は、例えば、カラム信号処理回路３４に保持されている画素データを順次、外部に出力する。システム制御回路３６は、例えば、ロジック回路３２内の各ブロック（垂直駆動回路３３、カラム信号処理回路３４及び水平駆動回路３５）の駆動を制御する。 The vertical drive circuit 33, for example, sequentially selects a plurality of sensor pixels 12 by row. The column signal processing circuit 34, for example, performs correlated double sampling (CDS) processing on the pixel signals output from each sensor pixel 12 in the row selected by the vertical drive circuit 33. The column signal processing circuit 34, for example, performs CDS processing to extract the signal level of the pixel signal and holds pixel data according to the amount of light received by each sensor pixel 12. The horizontal drive circuit 35, for example, sequentially outputs the pixel data held in the column signal processing circuit 34 to the outside. The system control circuit 36, for example, controls the driving of each block (the vertical drive circuit 33, the column signal processing circuit 34, and the horizontal drive circuit 35) in the logic circuit 32.
図１８は、センサ画素１２及び読み出し回路２２の一例を示す回路図である。 Figure 18 is a circuit diagram showing an example of a sensor pixel 12 and a readout circuit 22.
図１８に示す例では、４つのセンサ画素１２によって１つの読み出し回路２２が共有される。ここで言う「共有」とは、４つのセンサ画素１２の出力が共通の読み出し回路２２に入力されることを指す。 In the example shown in FIG. 18, one readout circuit 22 is shared by four sensor pixels 12. "Shared" here means that the outputs of the four sensor pixels 12 are input to a common readout circuit 22.
各センサ画素１２は、互いに共通の構成を有する。図１８には、各センサ画素１２の構成要素を互いに区別するために、各センサ画素１２の構成要素の符号の末尾に識別番号（１、２、３、４）が付与されている。以下では、各センサ画素１２の構成要素を区別する場合には、各センサ画素１２の構成要素の符号の末尾に識別番号が付与され、各センサ画素１２の構成要素を区別しない場合には、各センサ画素１２の構成要素の符号の末尾に識別番号は付与しない。 Each sensor pixel 12 has a common configuration. In FIG. 18, in order to distinguish the components of each sensor pixel 12 from one another, an identification number (1, 2, 3, 4) is added to the end of the reference number of the component of each sensor pixel 12. In the following, when the components of each sensor pixel 12 are to be distinguished, an identification number is added to the end of the reference number of the component of each sensor pixel 12, and when the components of each sensor pixel 12 are not to be distinguished, an identification number is not added to the end of the reference number of the component of each sensor pixel 12.
各センサ画素１２は、フォトダイオードＰＤと、フォトダイオードＰＤと電気的に接続される転送トランジスタＴＲと、転送トランジスタＴＲと電気的に接続されるフローティングディフュージョンＦＤと、を有する。 Each sensor pixel 12 has a photodiode PD, a transfer transistor TR electrically connected to the photodiode PD, and a floating diffusion FD electrically connected to the transfer transistor TR.
フォトダイオードＰＤは、光電変換を行って受光量に応じた電荷を発生する光電変換素子である。フォトダイオードＰＤのカソードが、転送トランジスタＴＲのソースに電気的に接続される。フォトダイオードＰＤのアノードが、基準電位線（例えばグラウンド）に電気的に接続される。 The photodiode PD is a photoelectric conversion element that performs photoelectric conversion and generates an electric charge according to the amount of light received. The cathode of the photodiode PD is electrically connected to the source of the transfer transistor TR. The anode of the photodiode PD is electrically connected to a reference potential line (e.g., ground).
転送トランジスタＴＲは、例えばＣＭＯＳトランジスタである。転送トランジスタＴＲのドレインが、フローティングディフュージョンＦＤに電気的に接続される。転送トランジスタＴＲのゲートが画素駆動線２３に電気的に接続される。 The transfer transistor TR is, for example, a CMOS transistor. The drain of the transfer transistor TR is electrically connected to the floating diffusion FD. The gate of the transfer transistor TR is electrically connected to the pixel drive line 23.
フローティングディフュージョンＦＤは、フォトダイオードＰＤから出力されて転送トランジスタＴＲを介して受け取った電荷を一時的に保持する。１つの読み出し回路２２を共有する複数のセンサ画素１２のフローティングディフュージョンＦＤは、お互いに電気的に接続されるとともに、共通の読み出し回路２２の入力端に電気的に接続される。 The floating diffusion FD temporarily holds the charge output from the photodiode PD and received via the transfer transistor TR. The floating diffusions FD of multiple sensor pixels 12 that share one readout circuit 22 are electrically connected to each other and to the input terminal of the common readout circuit 22.
読み出し回路２２は、リセットトランジスタＲＳＴ、選択トランジスタＳＥＬ、増幅トランジスタＡＭＰ及びＦＤ転送トランジスタＦＤＧを有する。 The read circuit 22 has a reset transistor RST, a selection transistor SEL, an amplification transistor AMP, and an FD transfer transistor FDG.
ＦＤ転送トランジスタＦＤＧは、リセットトランジスタＲＳＴのソースと増幅トランジスタＡＭＰのゲートとの間に設けられる。ＦＤ転送トランジスタＦＤＧは、後述のように変換効率を切り替える際に用いられる。 The FD transfer transistor FDG is provided between the source of the reset transistor RST and the gate of the amplification transistor AMP. The FD transfer transistor FDG is used to switch the conversion efficiency as described below.
リセットトランジスタＲＳＴのソース（読み出し回路２２の入力端）は、ＦＤ転送トランジスタＦＤＧを介してフローティングディフュージョンＦＤに電気的に接続される。リセットトランジスタＲＳＴのドレインは、電源線ＶＤＤ及び増幅トランジスタＡＭＰのドレインに電気的に接続される。リセットトランジスタＲＳＴのゲートは画素駆動線２３（図１７参照）に電気的に接続される。 The source of the reset transistor RST (the input terminal of the readout circuit 22) is electrically connected to the floating diffusion FD via the FD transfer transistor FDG. The drain of the reset transistor RST is electrically connected to the power supply line VDD and the drain of the amplification transistor AMP. The gate of the reset transistor RST is electrically connected to the pixel drive line 23 (see FIG. 17).
増幅トランジスタＡＭＰのソースは、ＦＤ転送トランジスタＦＤＧを介して選択トランジスタＳＥＬのドレインに電気的に接続される。増幅トランジスタＡＭＰのゲートは、リセットトランジスタＲＳＴのソースに電気的に接続される。 The source of the amplification transistor AMP is electrically connected to the drain of the selection transistor SEL via the FD transfer transistor FDG. The gate of the amplification transistor AMP is electrically connected to the source of the reset transistor RST.
選択トランジスタＳＥＬのソース（読み出し回路２２の出力端）は、垂直信号線２４に電気的に接続される。選択トランジスタＳＥＬのゲートは、画素駆動線２３（図１７参照）に電気的に接続される。 The source of the selection transistor SEL (the output terminal of the readout circuit 22) is electrically connected to the vertical signal line 24. The gate of the selection transistor SEL is electrically connected to the pixel drive line 23 (see FIG. 17).
転送トランジスタＴＲは、オン状態において、フォトダイオードＰＤの電荷をフローティングディフュージョンＦＤに転送する。転送トランジスタＴＲのゲート（転送ゲートＴＧ）は、例えば、後述の図１９に示すように、半導体基板１１の表面からｐウェル層４２を貫通してフォトダイオード４１（フォトダイオードＰＤに対応）に達する深さまで延在する。リセットトランジスタＲＳＴは、フローティングディフュージョンＦＤの電位を所定の電位にリセットする。リセットトランジスタＲＳＴは、オン状態において、フローティングディフュージョンＦＤの電位を電源線ＶＤＤの電位にリセットする。選択トランジスタＳＥＬは、読み出し回路２２からの画素信号の出力タイミングを制御する。増幅トランジスタＡＭＰは、画素信号として、フローティングディフュージョンＦＤに保持された電荷のレベルに応じた電圧の信号を生成する。増幅トランジスタＡＭＰは、ソースフォロア型のアンプを構成し、フォトダイオードＰＤで発生した電荷のレベルに応じた電圧の画素信号を出力する。増幅トランジスタＡＭＰは、選択トランジスタＳＥＬがオンの状態で、フローティングディフュージョンＦＤの電位を増幅し、その増幅後の電位に応じた電圧を、垂直信号線２４を介してカラム信号処理回路３４に出力する。リセットトランジスタＲＳＴ、増幅トランジスタＡＭＰ及び選択トランジスタＳＥＬは、例えばＣＭＯＳトランジスタである。 In the on state, the transfer transistor TR transfers the charge of the photodiode PD to the floating diffusion FD. The gate (transfer gate TG) of the transfer transistor TR extends from the surface of the semiconductor substrate 11 to a depth that reaches the photodiode 41 (corresponding to the photodiode PD) through the p-well layer 42, for example, as shown in FIG. 19 described later. The reset transistor RST resets the potential of the floating diffusion FD to a predetermined potential. In the on state, the reset transistor RST resets the potential of the floating diffusion FD to the potential of the power supply line VDD. The selection transistor SEL controls the output timing of the pixel signal from the readout circuit 22. The amplification transistor AMP generates a signal of a voltage corresponding to the level of the charge held in the floating diffusion FD as the pixel signal. The amplification transistor AMP constitutes a source follower type amplifier and outputs a pixel signal of a voltage corresponding to the level of the charge generated in the photodiode PD. When the selection transistor SEL is on, the amplification transistor AMP amplifies the potential of the floating diffusion FD and outputs a voltage corresponding to the amplified potential to the column signal processing circuit 34 via the vertical signal line 24. The reset transistor RST, the amplification transistor AMP, and the selection transistor SEL are, for example, CMOS transistors.
ＦＤ転送トランジスタＦＤＧのオンオフ切り替えによって、変換効率の切り替えが行われる。一般に、暗い場所における撮影によって得られる画素信号は相対的に小さいので、Ｑ＝ＣＶに基づき、電荷電圧変換を行う際に、フローティングディフュージョンＦＤの容量（ＦＤ容量Ｃ）が大きいほど、増幅トランジスタＡＭＰで電圧に変換することで得られるＶが小さくなる。一方、明るい場所における撮影によって得られる画素信号は相対的に大きいので、ＦＤ容量Ｃが十分な大きさ有していないと、フォトダイオードＰＤの電荷をフローティングディフュージョンＦＤで受けきれない。さらに、増幅トランジスタＡＭＰで変換することで得られるＶが大きくなりすぎないように（言い換えると、十分に小さくなるように）、ＦＤ容量Ｃが十分に大きい必要がある。これらを踏まえ、ＦＤ転送トランジスタＦＤＧをオンにした場合には、ＦＤ転送トランジスタＦＤＧ分のゲート容量が増え、全体のＦＤ容量Ｃが大きくなる。一方、ＦＤ転送トランジスタＦＤＧをオフにした場合には、全体のＦＤ容量Ｃが小さくなる。このように、ＦＤ転送トランジスタＦＤＧのオンオフ切り替えに応じて、ＦＤ容量Ｃが可変であり、変換効率を切り替えることができる。 The conversion efficiency is switched by switching the FD transfer transistor FDG on and off. In general, the pixel signal obtained by shooting in a dark place is relatively small, so when performing charge-to-voltage conversion based on Q=CV, the larger the capacitance (FD capacitance C) of the floating diffusion FD, the smaller the V obtained by converting to a voltage by the amplifier transistor AMP. On the other hand, the pixel signal obtained by shooting in a bright place is relatively large, so if the FD capacitance C is not large enough, the floating diffusion FD cannot receive the charge of the photodiode PD. Furthermore, the FD capacitance C needs to be large enough so that the V obtained by conversion by the amplifier transistor AMP does not become too large (in other words, to be sufficiently small). In light of this, when the FD transfer transistor FDG is turned on, the gate capacitance of the FD transfer transistor FDG increases, and the overall FD capacitance C becomes large. On the other hand, when the FD transfer transistor FDG is turned off, the overall FD capacitance C becomes small. In this way, the FD capacitance C is variable according to the on/off switching of the FD transfer transistor FDG, and the conversion efficiency can be switched.
なお、選択トランジスタＳＥＬは、電源線ＶＤＤと増幅トランジスタＡＭＰとの間に設けられていてもよい。この場合、リセットトランジスタＲＳＴのドレインが電源線ＶＤＤ及び選択トランジスタＳＥＬのドレインに電気的に接続される。また選択トランジスタＳＥＬのソースが増幅トランジスタＡＭＰのドレインに電気的に接続され、選択トランジスタＳＥＬのゲートが画素駆動線２３（図１７参照）に電気的に接続される。また増幅トランジスタＡＭＰのソース（読み出し回路２２の出力端）が垂直信号線２４に電気的に接続され、増幅トランジスタＡＭＰのゲートがリセットトランジスタＲＳＴのソースに電気的に接続される。 The selection transistor SEL may be provided between the power supply line VDD and the amplification transistor AMP. In this case, the drain of the reset transistor RST is electrically connected to the power supply line VDD and the drain of the selection transistor SEL. The source of the selection transistor SEL is electrically connected to the drain of the amplification transistor AMP, and the gate of the selection transistor SEL is electrically connected to the pixel drive line 23 (see FIG. 17). The source of the amplification transistor AMP (the output terminal of the readout circuit 22) is electrically connected to the vertical signal line 24, and the gate of the amplification transistor AMP is electrically connected to the source of the reset transistor RST.
読み出し回路２２は、上述の例には限定されない。例えば選択トランジスタＳＥＬ及び／又はＦＤ転送トランジスタＦＤＧが、読み出し回路２２に設けられなくてもよい。 The read circuit 22 is not limited to the above example. For example, the selection transistor SEL and/or the FD transfer transistor FDG may not be provided in the read circuit 22.
図１９は、撮像素子１の垂直方向の断面構成の一例を示す。図１９には、撮像素子１において、センサ画素１２と対向する箇所の断面構成が例示的に示されている図２０は、撮像素子１における第１基板１０及び第２基板２０の接続箇所（図１９中の符号「ＩＶ」参照）を拡大して示す。図２１は、撮像素子１における第２基板２０及び第３基板３０の接続箇所（図１９中の符号「Ｖ」参照）を拡大して示す。 Figure 19 shows an example of the vertical cross-sectional configuration of the imaging element 1. Figure 19 shows an example of the cross-sectional configuration of a portion of the imaging element 1 facing the sensor pixel 12. Figure 20 shows an enlarged view of the connection portion of the first substrate 10 and the second substrate 20 in the imaging element 1 (see symbol "IV" in Figure 19). Figure 21 shows an enlarged view of the connection portion of the second substrate 20 and the third substrate 30 in the imaging element 1 (see symbol "V" in Figure 19).
図１９に示す撮像素子１は、第１基板１０、第２基板２０及び第３基板３０に加え、第１基板１０の裏面側（光入射面側）に設けられるカラーフィルタ４０及び受光レンズ５０を備える。例えば、１つのセンサ画素１２に対して、カラーフィルタ４０及び受光レンズ５０の各々が１つずつ割り当てられてもよい。このように図１９に示す撮像素子１は、裏面照射型の撮像素子である。 The imaging element 1 shown in FIG. 19 includes a first substrate 10, a second substrate 20, and a third substrate 30, as well as a color filter 40 and a light receiving lens 50 provided on the back side (light incident surface side) of the first substrate 10. For example, one color filter 40 and one light receiving lens 50 may be assigned to one sensor pixel 12. In this way, the imaging element 1 shown in FIG. 19 is a back-illuminated imaging element.
第１基板１０の半導体基板１１上には絶縁層４６が積層されている。絶縁層４６は、第１基板１０と第２基板２０との間の境界を含む範囲に設けられる層間絶縁膜５１の一部であり、第１基板１０の半導体基板１１と第２基板２０の半導体基板２１との間に設けられる。半導体基板１１は、シリコン基板で構成される。半導体基板１１は、例えば、表面の一部及びその近傍に、ｐウェル層４２を有しており、それ以外の領域（ｐウェル層４２よりも深い領域）に、ｐウェル層４２とは異なる導電型のフォトダイオード４１を有する。ｐウェル層４２は、ｐ型の半導体領域で構成される。フォトダイオード４１は、ｐウェル層４２とは異なる導電型（具体的にはｎ型）の半導体領域で構成される。半導体基板１１は、ｐウェル層４２と隣り合うように、ｐウェル層４２とは異なる導電型（具体的にはｎ型）の半導体領域として、フローティングディフュージョンＦＤを有する。 An insulating layer 46 is laminated on the semiconductor substrate 11 of the first substrate 10. The insulating layer 46 is a part of an interlayer insulating film 51 provided in a range including the boundary between the first substrate 10 and the second substrate 20, and is provided between the semiconductor substrate 11 of the first substrate 10 and the semiconductor substrate 21 of the second substrate 20. The semiconductor substrate 11 is made of a silicon substrate. The semiconductor substrate 11 has, for example, a p-well layer 42 in a part of the surface and its vicinity, and has a photodiode 41 of a different conductivity type from the p-well layer 42 in the other region (region deeper than the p-well layer 42). The p-well layer 42 is made of a p-type semiconductor region. The photodiode 41 is made of a semiconductor region of a different conductivity type (specifically, n-type) from the p-well layer 42. The semiconductor substrate 11 has a floating diffusion FD as a semiconductor region of a different conductivity type (specifically, n-type) from the p-well layer 42 so as to be adjacent to the p-well layer 42.
第１基板１０は、フォトダイオードＰＤ、転送トランジスタＴＲ及びフローティングディフュージョンＦＤを、センサ画素１２毎に有する。第１基板１０は、半導体基板１１の表面側（光入射面側とは反対側（すなわち第２基板２０側））の部分に、転送トランジスタＴＲ及びフローティングディフュージョンＦＤが設けられる。第１基板１０は、各センサ画素１２を分離する画素分離部４３を有する。画素分離部４３は、半導体基板１１の法線方向（半導体基板１１の表面に対して垂直な方向）に延在する。画素分離部４３は、互いに隣り合う２つのセンサ画素１２の間に設けられ、隣り合うセンサ画素１２を互いから電気的に分離する。画素分離部４３は、例えば、酸化シリコンによって構成され、半導体基板１１を貫通する。 The first substrate 10 has a photodiode PD, a transfer transistor TR, and a floating diffusion FD for each sensor pixel 12. The first substrate 10 has the transfer transistor TR and the floating diffusion FD provided on the surface side of the semiconductor substrate 11 (the side opposite to the light incident surface side (i.e., the second substrate 20 side)). The first substrate 10 has a pixel separation section 43 that separates each sensor pixel 12. The pixel separation section 43 extends in the normal direction of the semiconductor substrate 11 (the direction perpendicular to the surface of the semiconductor substrate 11). The pixel separation section 43 is provided between two adjacent sensor pixels 12 and electrically separates the adjacent sensor pixels 12 from each other. The pixel separation section 43 is made of, for example, silicon oxide, and penetrates the semiconductor substrate 11.
第１基板１０は、さらに、フォトダイオードＰＤ側と画素分離部４３との間に設けられるｐウェル層４４を有する。図１９に示すｐウェル層４４は、画素分離部４３の側面に接触し、且つ、フォトダイオードＰＤの側面に接触する。ｐウェル層４４は、フォトダイオードＰＤとは異なる導電型（具体的にはｐ型）の半導体領域で構成される。 The first substrate 10 further has a p-well layer 44 provided between the photodiode PD side and the pixel separation section 43. The p-well layer 44 shown in FIG. 19 contacts the side of the pixel separation section 43 and also contacts the side of the photodiode PD. The p-well layer 44 is composed of a semiconductor region of a different conductivity type (specifically, p-type) from the photodiode PD.
第１基板１０は、さらに、フォトダイオードＰＤに対して裏面側に位置する固定電荷膜４５を有する。図１９に示す固定電荷膜４５は、フォトダイオードＰＤに接触する。固定電荷膜４５は、半導体基板１１の受光面側の界面準位に起因する暗電流の発生を抑制するため、負に帯電する。固定電荷膜４５は、例えば、負の固定電荷を有する絶縁膜によって形成され、例えば酸化ハフニウム、酸化ジルコン、酸化アルミニウム、酸化チタン又は酸化タンタルにより構成される。固定電荷膜４５が誘起する電界によって、半導体基板１１の受光面側の界面にホール蓄積層が形成され、その結果、界面からの電子の発生が抑制される。 The first substrate 10 further has a fixed charge film 45 located on the back side of the photodiode PD. The fixed charge film 45 shown in FIG. 19 is in contact with the photodiode PD. The fixed charge film 45 is negatively charged in order to suppress the generation of dark current due to the interface state on the light-receiving surface side of the semiconductor substrate 11. The fixed charge film 45 is formed, for example, by an insulating film having a negative fixed charge, and is composed of, for example, hafnium oxide, zirconium oxide, aluminum oxide, titanium oxide, or tantalum oxide. The electric field induced by the fixed charge film 45 forms a hole accumulation layer at the interface on the light-receiving surface side of the semiconductor substrate 11, and as a result, the generation of electrons from the interface is suppressed.
カラーフィルタ４０は、半導体基板１１の裏面側に設けられる。図１９に示すカラーフィルタ４０は、固定電荷膜４５に接触し、固定電荷膜４５を介してセンサ画素１２（特にフォトダイオード４１）と対向するように位置づけられる。受光レンズ５０は、カラーフィルタ４０及び固定電荷膜４５を介してセンサ画素１２（特にフォトダイオード４１）と対向する位置に設けられる。図１９に示す受光レンズ５０は、カラーフィルタ４０に接触する。 The color filter 40 is provided on the back side of the semiconductor substrate 11. The color filter 40 shown in FIG. 19 is in contact with the fixed charge film 45 and is positioned so as to face the sensor pixel 12 (particularly the photodiode 41) via the fixed charge film 45. The light receiving lens 50 is provided at a position facing the sensor pixel 12 (particularly the photodiode 41) via the color filter 40 and the fixed charge film 45. The light receiving lens 50 shown in FIG. 19 is in contact with the color filter 40.
第２基板２０の半導体基板２１上には絶縁層５２が積層されている。絶縁層５２は、層間絶縁膜５１の一部であり、第２基板２０の半導体基板２１と第３基板３０の半導体基板３１との間に設けられる。半導体基板２１は、シリコン基板で構成される。第２基板２０は、４つのセンサ画素１２毎に、１つの読み出し回路２２を有する。図１９に示す第２基板２０は、半導体基板２１の表面側（第３基板３０側）に読み出し回路２２が設けられる。第２基板２０は、半導体基板１１の表面に半導体基板２１の裏面が向けられた状態で、第１基板１０に貼り合わされている。つまり、第２基板２０は、第１基板１０に対し、いわゆるフェイストゥーバック（Face-to-Back）の形態で貼り合わされている。第２基板２０は、さらに、半導体基板２１と同一の層内に、半導体基板２１を貫通する絶縁層５３を有する。絶縁層５３は、層間絶縁膜５１の一部であり、後述の貫通配線５４の側面を覆うように設けられる。 An insulating layer 52 is laminated on the semiconductor substrate 21 of the second substrate 20. The insulating layer 52 is a part of the interlayer insulating film 51, and is provided between the semiconductor substrate 21 of the second substrate 20 and the semiconductor substrate 31 of the third substrate 30. The semiconductor substrate 21 is made of a silicon substrate. The second substrate 20 has one readout circuit 22 for every four sensor pixels 12. The second substrate 20 shown in FIG. 19 has the readout circuit 22 provided on the front surface side (the third substrate 30 side) of the semiconductor substrate 21. The second substrate 20 is bonded to the first substrate 10 with the back surface of the semiconductor substrate 21 facing the front surface of the semiconductor substrate 11. That is, the second substrate 20 is bonded to the first substrate 10 in a so-called face-to-back form. The second substrate 20 further has an insulating layer 53 penetrating the semiconductor substrate 21 in the same layer as the semiconductor substrate 21. The insulating layer 53 is part of the interlayer insulating film 51 and is provided to cover the side of the through wiring 54 described below.
第１基板１０及び第２基板２０を含む積層体は、層間絶縁膜５１と、層間絶縁膜５１を貫通する貫通配線５４とを有する。当該積層体は、例えばセンサ画素１２毎に、１つの貫通配線５４を有していてもよい。貫通配線５４は、半導体基板２１の法線方向に延びており、層間絶縁膜５１のうち、絶縁層５３を含む箇所を貫通する。第１基板１０及び第２基板２０は、貫通配線５４によって互いに電気的に接続される。具体的には、貫通配線５４は、フローティングディフュージョンＦＤ及び後述の接続配線５５に電気的に接続される。 The laminate including the first substrate 10 and the second substrate 20 has an interlayer insulating film 51 and a through-wire 54 that penetrates the interlayer insulating film 51. The laminate may have one through-wire 54 for each sensor pixel 12, for example. The through-wire 54 extends in the normal direction of the semiconductor substrate 21 and penetrates a portion of the interlayer insulating film 51 that includes the insulating layer 53. The first substrate 10 and the second substrate 20 are electrically connected to each other by the through-wire 54. Specifically, the through-wire 54 is electrically connected to the floating diffusion FD and the connection wire 55 described below.
第１基板１０及び第２基板２０を含む積層体は、層間絶縁膜５１において更なる貫通配線（図示省略）を有する。当該更なる貫通配線も、半導体基板２１の法線方向に延び、絶縁層５３を含む箇所を貫通し、第１基板１０及び第２基板２０を互いに電気的に接続する。具体的には、ある貫通配線は、半導体基板１１のｐウェル層４２と、第２基板２０内の配線とに電気的に接続されてもよい。また別の貫通配線は、転送ゲートＴＧ及び画素駆動線２３に電気的に接続されてもよい。 The laminate including the first substrate 10 and the second substrate 20 has an additional through-hole wiring (not shown) in the interlayer insulating film 51. The additional through-hole wiring also extends in the normal direction of the semiconductor substrate 21, penetrates a portion including the insulating layer 53, and electrically connects the first substrate 10 and the second substrate 20 to each other. Specifically, one through-hole wiring may be electrically connected to the p-well layer 42 of the semiconductor substrate 11 and the wiring in the second substrate 20. Another through-hole wiring may be electrically connected to the transfer gate TG and the pixel driving line 23.
絶縁層５２には、読み出し回路２２や半導体基板２１と電気的に接続される複数の接続部５９が設けられる。第２基板２０は、さらに、絶縁層５２上に設けられる配線層５６を有する。配線層５６は、絶縁層５７と、絶縁層５７において設けられる複数の画素駆動線２３及び複数の垂直信号線２４とを有する。配線層５６は、さらに、絶縁層５７において設けられる複数の接続配線５５を有する。４つの４つのセンサ画素１２毎に、１つの接続配線５５が設けられる。接続配線５５は、読み出し回路２２を共有する４つのセンサ画素１２に含まれるフローティングディフュージョンＦＤに対して電気的に接続される貫通配線５４同士を、電気的に接続する。 The insulating layer 52 is provided with a plurality of connection parts 59 electrically connected to the readout circuit 22 and the semiconductor substrate 21. The second substrate 20 further has a wiring layer 56 provided on the insulating layer 52. The wiring layer 56 has an insulating layer 57, and a plurality of pixel driving lines 23 and a plurality of vertical signal lines 24 provided in the insulating layer 57. The wiring layer 56 further has a plurality of connection wirings 55 provided in the insulating layer 57. One connection wiring 55 is provided for every four sensor pixels 12. The connection wiring 55 electrically connects the through wirings 54 electrically connected to the floating diffusions FD included in the four sensor pixels 12 that share the readout circuit 22.
上述の貫通配線の総数は限定されないが、通常は第１基板１０に含まれるセンサ画素１２の総数よりも多く、例えば第１基板１０に含まれるセンサ画素１２の総数の３倍以上である。 The total number of the through-wirings described above is not limited, but is usually greater than the total number of sensor pixels 12 included in the first substrate 10, for example, three or more times the total number of sensor pixels 12 included in the first substrate 10.
配線層５６は、さらに、絶縁層５７において設けられる複数のパッド電極５８を有する。各パッド電極５８は、例えばＣｕ（銅）やＡｌ（アルミニウム）などの金属で形成される。各パッド電極５８は、配線層５６の表面において露出している。各パッド電極５８は、第２基板２０と第３基板３０との電気的な接続のための部材として、及び、第２基板２０と第３基板３０とを貼り合わせるための部材として用いられる。複数のパッド電極５８は、例えば１つの画素駆動線２３及び１つの垂直信号線２４毎に、１つずつ設けられる。パッド電極５８の総数（又はパッド電極５８と後述のパッド電極６４との間の接合の総数）は、第１基板１０に含まれるセンサ画素１２の総数よりも少なくてもよい。 The wiring layer 56 further has a plurality of pad electrodes 58 provided on the insulating layer 57. Each pad electrode 58 is formed of a metal such as Cu (copper) or Al (aluminum). Each pad electrode 58 is exposed on the surface of the wiring layer 56. Each pad electrode 58 is used as a member for electrically connecting the second substrate 20 and the third substrate 30, and as a member for bonding the second substrate 20 and the third substrate 30. The plurality of pad electrodes 58 are provided, for example, one for each pixel driving line 23 and each vertical signal line 24. The total number of pad electrodes 58 (or the total number of connections between the pad electrodes 58 and the pad electrodes 64 described later) may be less than the total number of sensor pixels 12 included in the first substrate 10.
第３基板３０の半導体基板３１上には層間絶縁膜６１が積層されている。第３基板３０の面が第２基板２０の面に貼り合わされる。半導体基板３１は、シリコン基板で構成される。第３基板３０は、半導体基板３１において裏面側に設けられるロジック回路３２を有する。第３基板３０は、さらに、層間絶縁膜６１上に設けられる配線層６２を有する。配線層６２は、絶縁層６３と、絶縁層６３において設けられる複数のパッド電極６４とを有する。複数のパッド電極６４は、ロジック回路３２と電気的に接続される。各パッド電極６４は、例えばＣｕ（銅）で形成され、配線層６２の表面において露出する。各パッド電極６４は、第２基板２０と第３基板３０との間の電気的な接続のための部材として、及び、第２基板２０と第３基板３０とを貼り合わせるための部材として用いられる。図１９に示す例では複数のパッド電極６４が設けられるが、パッド電極６４の数は限定されず、単一のパッド電極６４がロジック回路３２と電気的に接続可能であってもよい。第２基板２０及び第３基板３０は、パッド電極５８及びパッド電極６４が接合されることで、互いに電気的に接続される。つまり転送トランジスタＴＲのゲート（転送ゲートＴＧ）は、貫通配線５４、パッド電極５８、及びパッド電極６４を介し、ロジック回路３２に電気的に接続される。第３基板３０は、半導体基板２１の表面側に半導体基板３１の表面を向けて第２基板２０に貼り合わされている。つまり、第３基板３０は、第２基板２０に対し、いわゆるフェイストゥーフェイス（Face-to-Face）の形態で貼り合わされている。 An interlayer insulating film 61 is laminated on the semiconductor substrate 31 of the third substrate 30. The surface of the third substrate 30 is bonded to the surface of the second substrate 20. The semiconductor substrate 31 is made of a silicon substrate. The third substrate 30 has a logic circuit 32 provided on the back side of the semiconductor substrate 31. The third substrate 30 further has a wiring layer 62 provided on the interlayer insulating film 61. The wiring layer 62 has an insulating layer 63 and a plurality of pad electrodes 64 provided in the insulating layer 63. The plurality of pad electrodes 64 are electrically connected to the logic circuit 32. Each pad electrode 64 is formed of, for example, Cu (copper) and is exposed on the surface of the wiring layer 62. Each pad electrode 64 is used as a member for electrical connection between the second substrate 20 and the third substrate 30 and as a member for bonding the second substrate 20 and the third substrate 30. In the example shown in FIG. 19, multiple pad electrodes 64 are provided, but the number of pad electrodes 64 is not limited, and a single pad electrode 64 may be electrically connected to the logic circuit 32. The second substrate 20 and the third substrate 30 are electrically connected to each other by bonding the pad electrode 58 and the pad electrode 64. That is, the gate (transfer gate TG) of the transfer transistor TR is electrically connected to the logic circuit 32 via the through wiring 54, the pad electrode 58, and the pad electrode 64. The third substrate 30 is bonded to the second substrate 20 with the surface of the semiconductor substrate 31 facing the surface side of the semiconductor substrate 21. That is, the third substrate 30 is bonded to the second substrate 20 in a so-called face-to-face form.
図２０に示すように、第１基板１０及び第２基板２０は、貫通配線５４によって互いに電気的に接続される。また図２１に示すように、第２基板２０及び第３基板３０は、パッド電極５８とパッド電極６４との間の接合によって互いに電気的に接続される。貫通配線５４の幅Ｄ１は、パッド電極５８とパッド電極６４との間の接合箇所の幅Ｄ３よりも狭く、貫通配線５４の断面積は、パッド電極５８とパッド電極６４との間の接合箇所の断面積よりも小さい。したがって貫通配線５４は、第１基板１０における１画素あたりの面積の微細化に対して、有利に寄与する。また読み出し回路２２が第２基板２０に形成され、ロジック回路３２が第３基板３０に形成される。そのため第２基板２０と第３基板３０との間の電気的な接続構造（例えば配線や接続コンタクトなど）を、第１基板１０と第２基板２０との間の電気的な接続構造に比べ、より自由なレイアウトで形成することが可能である。したがって、第２基板２０と第３基板３０とを互いに電気的に接続するための構造として、パッド電極５８とパッド電極６４との間の接合を用いることができる。 20, the first substrate 10 and the second substrate 20 are electrically connected to each other by the through wiring 54. Also, as shown in FIG. 21, the second substrate 20 and the third substrate 30 are electrically connected to each other by the junction between the pad electrode 58 and the pad electrode 64. The width D1 of the through wiring 54 is narrower than the width D3 of the junction between the pad electrode 58 and the pad electrode 64, and the cross-sectional area of the through wiring 54 is smaller than the cross-sectional area of the junction between the pad electrode 58 and the pad electrode 64. Therefore, the through wiring 54 advantageously contributes to the miniaturization of the area per pixel in the first substrate 10. Also, the readout circuit 22 is formed on the second substrate 20, and the logic circuit 32 is formed on the third substrate 30. Therefore, the electrical connection structure (e.g., wiring, connection contacts, etc.) between the second substrate 20 and the third substrate 30 can be formed with a more flexible layout than the electrical connection structure between the first substrate 10 and the second substrate 20. Therefore, the bond between the pad electrode 58 and the pad electrode 64 can be used as a structure for electrically connecting the second substrate 20 and the third substrate 30 to each other.
以上説明したように上述の各実施形態によれば、シリコン領域７１（半導体領域）及びシリコン酸化膜領域７２（絶縁領域）の鏡像対称性レイアウトを利用して、隣り合う画素１２間で各種トランジスタ及び配線（貫通配線５４等）を共有できる。その結果、各画素１２におけるレイアウト効率の向上を促すことができ、ひいては画素の微細化に有利である。 As described above, according to each of the above-mentioned embodiments, various transistors and wiring (through wiring 54, etc.) can be shared between adjacent pixels 12 by utilizing the mirror-symmetric layout of the silicon region 71 (semiconductor region) and the silicon oxide film region 72 (insulating region). As a result, it is possible to promote improvement in the layout efficiency of each pixel 12, which is advantageous for miniaturization of pixels.
一例として上述の第１実施形態及び第２実施形態のように、単一基板にフォトダイオード４１及び各種トランジスタが形成される場合、各画素１２は、転送トランジスタＴＲＧ、リセットトランジスタＲＳＴ、増幅トランジスタＡＭＰ及び選択トランジスタＳＥＬを含んでもよい。この場合、リセットトランジスタＲＳＴ及び選択トランジスタＳＥＬのうちの少なくともいずれか一方を、隣り合う画素１２間で共有させることが可能である。 As an example, when the photodiode 41 and various transistors are formed on a single substrate as in the first and second embodiments described above, each pixel 12 may include a transfer transistor TRG, a reset transistor RST, an amplification transistor AMP, and a selection transistor SEL. In this case, at least one of the reset transistor RST and the selection transistor SEL can be shared between adjacent pixels 12.
他の例として、単一基板にフォトダイオード４１及び各種トランジスタが形成される場合、各画素１２は、転送トランジスタＴＲＧ、リセットトランジスタＲＳＴ、ＦＤ転送トランジスタＦＤＧ、増幅トランジスタＡＭＰ及び選択トランジスタＳＥＬを含んでもよい。この場合、リセットトランジスタＲＳＴ、ＦＤ転送トランジスタＦＤＧ及び選択トランジスタＳＥＬのうちの少なくともいずれか１つを、隣り合う画素１２間で共有させることが可能である。 As another example, when the photodiode 41 and various transistors are formed on a single substrate, each pixel 12 may include a transfer transistor TRG, a reset transistor RST, an FD transfer transistor FDG, an amplification transistor AMP, and a selection transistor SEL. In this case, at least one of the reset transistor RST, the FD transfer transistor FDG, and the selection transistor SEL can be shared between adjacent pixels 12.
他の例として上述の第３実施形態のように、お互いに重ねられ且つ電気的に接続される第１基板１０及び第２基板２０が設けられる場合、第１基板１０の各画素１２は、転送トランジスタＴＲＧ、リセットトランジスタＲＳＴ及び増幅トランジスタＡＭＰを含んでもよい。この場合、リセットトランジスタＲＳＴを隣り合う画素１２間で共有させることが可能である。 As another example, in the case where a first substrate 10 and a second substrate 20 are provided that are stacked and electrically connected to each other as in the third embodiment described above, each pixel 12 of the first substrate 10 may include a transfer transistor TRG, a reset transistor RST, and an amplification transistor AMP. In this case, the reset transistor RST can be shared between adjacent pixels 12.
他の例として第１基板１０及び第２基板２０が設けられる場合、第１基板１０の各画素１２は、転送トランジスタＴＲＧ、リセットトランジスタＲＳＴ、ＦＤ転送トランジスタＦＤＧ及び増幅トランジスタＡＭＰを含んでもよい。この場合、リセットトランジスタＲＳＴ及びＦＤ転送トランジスタＦＤＧのうちの少なくともいずれか一方を、隣り合う画素１２間で共有させることが可能である。また隣り合う画素１２間におけるシリコン領域７１及びシリコン酸化膜領域７２の並進対称性レイアウトによって、混色の異方性を回避して、画素１２間の感度ばらつきを有効に抑えられる。 As another example, when the first substrate 10 and the second substrate 20 are provided, each pixel 12 of the first substrate 10 may include a transfer transistor TRG, a reset transistor RST, an FD transfer transistor FDG, and an amplification transistor AMP. In this case, at least one of the reset transistor RST and the FD transfer transistor FDG can be shared between adjacent pixels 12. Furthermore, the translationally symmetric layout of the silicon region 71 and the silicon oxide film region 72 between adjacent pixels 12 can avoid anisotropy of color mixing and effectively suppress sensitivity variations between the pixels 12.
なお図１２及び図１８に示す回路は、多段画素構造を有する撮像素子１の第１基板１０及び第２基板２０によって構成されるが、単一の基板によっても同様に構成可能である。 The circuits shown in Figures 12 and 18 are configured using the first substrate 10 and the second substrate 20 of an image sensor 1 having a multi-stage pixel structure, but can also be configured using a single substrate.
このように上述の各実施形態による撮像素子１は、混色の異方性に起因する画素１２間の感度ばらつきの抑制と、レイアウト効率の向上の実現とを効果的に両立するのに有利である。 In this way, the image sensor 1 according to each of the above-described embodiments is advantageous in effectively achieving both suppression of sensitivity variations between pixels 12 caused by anisotropy of color mixing and realization of improved layout efficiency.
＜電子機器への適用例＞
上述した固体撮像素子は、例えば、デジタルスチルカメラやデジタルビデオカメラなどの撮像装置、撮像機能を備えた携帯電話機、または、撮像機能を備えた他の機器といった各種の電子機器に適用することができる。
<Applications to electronic devices>
The above-described solid-state imaging element can be applied to various electronic devices, such as imaging devices such as digital still cameras and digital video cameras, mobile phones with imaging functions, and other devices with imaging functions.
図２２は、本技術を適用した電子機器としての撮像装置の構成例を示すブロック図である。 Figure 22 is a block diagram showing an example of the configuration of an imaging device as an electronic device to which this technology is applied.
図２２に示される撮像装置２０１は、光学系２０２、シャッタ装置２０３、固体撮像素子２０４、駆動回路２０５、信号処理回路２０６、モニタ２０１８７、およびメモリ２０８を備えて構成され、静止画像および動画像を撮像可能である。 The imaging device 201 shown in FIG. 22 is configured with an optical system 202, a shutter device 203, a solid-state imaging element 204, a drive circuit 205, a signal processing circuit 206, a monitor 20187, and a memory 208, and is capable of capturing still images and moving images.
光学系２０２は、１枚または複数枚のレンズを有して構成され、被写体からの光（入射光）を固体撮像素子２０４に導き、固体撮像素子２０４の受光面に結像させる。 The optical system 202 is composed of one or more lenses, and guides light from the subject (incident light) to the solid-state image sensor 204, forming an image on the light receiving surface of the solid-state image sensor 204.
シャッタ装置２０３は、光学系２０２および固体撮像素子２０４の間に配置され、駆動回路１００５の制御に従って、固体撮像素子２０４への光照射期間および遮光期間を制御する。 The shutter device 203 is disposed between the optical system 202 and the solid-state imaging element 204, and controls the light irradiation period and light blocking period for the solid-state imaging element 204 according to the control of the drive circuit 1005.
固体撮像素子２０４は、上述した固体撮像素子を含むパッケージにより構成される。固体撮像素子２０４は、光学系２０２およびシャッタ装置２０３を介して受光面に結像される光に応じて、一定期間、信号電荷を蓄積する。固体撮像素子２０４に蓄積された信号電荷は、駆動回路２０５から供給される駆動信号（タイミング信号）に従って転送される。 The solid-state imaging element 204 is configured by a package including the above-mentioned solid-state imaging element. The solid-state imaging element 204 accumulates signal charge for a certain period of time according to the light that is imaged on the light receiving surface via the optical system 202 and the shutter device 203. The signal charge accumulated in the solid-state imaging element 204 is transferred according to a drive signal (timing signal) supplied from the drive circuit 205.
駆動回路２０５は、固体撮像素子２０４の転送動作、および、シャッタ装置２０３のシャッタ動作を制御する駆動信号を出力して、固体撮像素子２０４およびシャッタ装置２０３を駆動する。 The drive circuit 205 outputs a drive signal that controls the transfer operation of the solid-state imaging element 204 and the shutter operation of the shutter device 203, thereby driving the solid-state imaging element 204 and the shutter device 203.
信号処理回路２０６は、固体撮像素子２０４から出力された信号電荷に対して各種の信号処理を施す。信号処理回路２０６が信号処理を施すことにより得られた画像（画像データ）は、モニタ２０７に供給されて表示されたり、メモリ２０８に供給されて記憶（記録）されたりする。 The signal processing circuit 206 performs various signal processing on the signal charges output from the solid-state imaging element 204. The image (image data) obtained by performing the signal processing by the signal processing circuit 206 is supplied to a monitor 207 for display, or is supplied to a memory 208 for storage (recording).
＜内視鏡手術システムへの応用例＞
本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、内視鏡手術システムに適用されてもよい。
<Application example to endoscopic surgery system>
The technology according to the present disclosure (the present technology) can be applied to various products. For example, the technology according to the present disclosure may be applied to an endoscopic surgery system.
図２３は、本開示に係る技術（本技術）が適用され得る内視鏡手術システムの概略的な構成の一例を示す図である。 Figure 23 is a diagram showing an example of the schematic configuration of an endoscopic surgery system to which the technology disclosed herein (the present technology) can be applied.
図２３では、術者（医師）１１１３１が、内視鏡手術システム１１０００を用いて、患者ベッド１１１３３上の患者１１１３２に手術を行っている様子が図示されている。図示するように、内視鏡手術システム１１０００は、内視鏡１１１００と、気腹チューブ１１１１１やエネルギー処置具１１１１２等の、その他の術具１１１１０と、内視鏡１１１００を支持する支持アーム装置１１１２０と、内視鏡下手術のための各種の装置が搭載されたカート１１２００と、から構成される。 Figure 23 shows an operator (doctor) 11131 performing surgery on a patient 11132 on a patient bed 11133 using an endoscopic surgery system 11000. As shown in the figure, the endoscopic surgery system 11000 is composed of an endoscope 11100, other surgical tools 11110 such as an insufflation tube 11111 and an energy treatment tool 11112, a support arm device 11120 that supports the endoscope 11100, and a cart 11200 on which various devices for endoscopic surgery are mounted.
内視鏡１１１００は、先端から所定の長さの領域が患者１１１３２の体腔内に挿入される鏡筒１１１０１と、鏡筒１１１０１の基端に接続されるカメラヘッド１１１０２と、から構成される。図示する例では、硬性の鏡筒１１１０１を有するいわゆる硬性鏡として構成される内視鏡１１１００を図示しているが、内視鏡１１１００は、軟性の鏡筒を有するいわゆる軟性鏡として構成されてもよい。 The endoscope 11100 is composed of a lens barrel 11101, the tip of which is inserted into the body cavity of the patient 11132 at a predetermined length, and a camera head 11102 connected to the base end of the lens barrel 11101. In the illustrated example, the endoscope 11100 is configured as a so-called rigid scope having a rigid lens barrel 11101, but the endoscope 11100 may also be configured as a so-called flexible scope having a flexible lens barrel.
鏡筒１１１０１の先端には、対物レンズが嵌め込まれた開口部が設けられている。内視鏡１１１００には光源装置１１２０３が接続されており、当該光源装置１１２０３によって生成された光が、鏡筒１１１０１の内部に延設されるライトガイドによって当該鏡筒の先端まで導光され、対物レンズを介して患者１１１３２の体腔内の観察対象に向かって照射される。なお、内視鏡１１１００は、直視鏡であってもよいし、斜視鏡又は側視鏡であってもよい。 The endoscope 11100 has an opening at the tip of the tube 11101 into which an objective lens is fitted. A light source device 11203 is connected to the endoscope 11100, and light generated by the light source device 11203 is guided to the tip of the tube by a light guide extending inside the tube 11101, and is irradiated via the objective lens toward an object to be observed inside the body cavity of the patient 11132. The endoscope 11100 may be a direct-viewing endoscope, an oblique-viewing endoscope, or a side-viewing endoscope.
カメラヘッド１１１０２の内部には光学系及び撮像素子が設けられており、観察対象からの反射光（観察光）は当該光学系によって当該撮像素子に集光される。当該撮像素子によって観察光が光電変換され、観察光に対応する電気信号、すなわち観察像に対応する画像信号が生成される。当該画像信号は、ＲＡＷデータとしてカメラコントロールユニット（ＣＣＵ: Camera Control Unit）１１２０１に送信される。 An optical system and an image sensor are provided inside the camera head 11102, and reflected light (observation light) from the object being observed is focused onto the image sensor by the optical system. The observation light is photoelectrically converted by the image sensor to generate an electrical signal corresponding to the observation light, i.e., an image signal corresponding to the observed image. The image signal is sent to the camera control unit (CCU) 11201 as RAW data.
ＣＣＵ１１２０１は、ＣＰＵ（Central Processing Unit）やＧＰＵ（Graphics Processing Unit）等によって構成され、内視鏡１１１００及び表示装置１１２０２の動作を統括的に制御する。さらに、ＣＣＵ１１２０１は、カメラヘッド１１１０２から画像信号を受け取り、その画像信号に対して、例えば現像処理（デモザイク処理）等の、当該画像信号に基づく画像を表示するための各種の画像処理を施す。 The CCU 11201 is configured with a CPU (Central Processing Unit), a GPU (Graphics Processing Unit), etc., and controls the overall operation of the endoscope 11100 and the display device 11202. Furthermore, the CCU 11201 receives an image signal from the camera head 11102, and performs various types of image processing on the image signal, such as development processing (demosaic processing), in order to display an image based on the image signal.
表示装置１１２０２は、ＣＣＵ１１２０１からの制御により、当該ＣＣＵ１１２０１によって画像処理が施された画像信号に基づく画像を表示する。 Under the control of the CCU 11201, the display device 11202 displays an image based on an image signal that has been subjected to image processing by the CCU 11201.
光源装置１１２０３は、例えばＬＥＤ（light emitting diode）等の光源から構成され、術部等を撮影する際の照射光を内視鏡１１１００に供給する。 The light source device 11203 is composed of a light source such as an LED (light emitting diode) and supplies illumination light to the endoscope 11100 when photographing the surgical site, etc.
入力装置１１２０４は、内視鏡手術システム１１０００に対する入力インタフェースである。ユーザは、入力装置１１２０４を介して、内視鏡手術システム１１０００に対して各種の情報の入力や指示入力を行うことができる。例えば、ユーザは、内視鏡１１１００による撮像条件（照射光の種類、倍率及び焦点距離等）を変更する旨の指示等を入力する。 The input device 11204 is an input interface for the endoscopic surgery system 11000. A user can input various information and instructions to the endoscopic surgery system 11000 via the input device 11204. For example, the user inputs an instruction to change the imaging conditions (type of irradiation light, magnification, focal length, etc.) of the endoscope 11100.
処置具制御装置１１２０５は、組織の焼灼、切開又は血管の封止等のためのエネルギー処置具１１１１２の駆動を制御する。気腹装置１１２０６は、内視鏡１１１００による視野の確保及び術者の作業空間の確保の目的で、患者１１１３２の体腔を膨らめるために、気腹チューブ１１１１１を介して当該体腔内にガスを送り込む。レコーダ１１２０７は、手術に関する各種の情報を記録可能な装置である。プリンタ１１２０８は、手術に関する各種の情報を、テキスト、画像又はグラフ等各種の形式で印刷可能な装置である。 The treatment tool control device 11205 controls the operation of the energy treatment tool 11112 for cauterizing tissue, incising, sealing blood vessels, etc. The insufflation device 11206 sends gas into the body cavity of the patient 11132 via the insufflation tube 11111 to inflate the body cavity in order to ensure a clear field of view for the endoscope 11100 and to ensure a working space for the surgeon. The recorder 11207 is a device capable of recording various types of information related to the surgery. The printer 11208 is a device capable of printing various types of information related to the surgery in various formats such as text, images, or graphs.
なお、内視鏡１１１００に術部を撮影する際の照射光を供給する光源装置１１２０３は、例えばＬＥＤ、レーザ光源又はこれらの組み合わせによって構成される白色光源から構成することができる。ＲＧＢレーザ光源の組み合わせにより白色光源が構成される場合には、各色（各波長）の出力強度及び出力タイミングを高精度に制御することができるため、光源装置１１２０３において撮像画像のホワイトバランスの調整を行うことができる。また、この場合には、ＲＧＢレーザ光源それぞれからのレーザ光を時分割で観察対象に照射し、その照射タイミングに同期してカメラヘッド１１１０２の撮像素子の駆動を制御することにより、ＲＧＢそれぞれに対応した画像を時分割で撮像することも可能である。当該方法によれば、当該撮像素子にカラーフィルタを設けなくても、カラー画像を得ることができる。 The light source device 11203 that supplies irradiation light to the endoscope 11100 when photographing the surgical site can be composed of a white light source composed of, for example, an LED, a laser light source, or a combination of these. When the white light source is composed of a combination of RGB laser light sources, the output intensity and output timing of each color (each wavelength) can be controlled with high precision, so that the white balance of the captured image can be adjusted in the light source device 11203. In this case, it is also possible to capture images corresponding to each of the RGB colors in a time-division manner by irradiating the observation object with laser light from each of the RGB laser light sources in a time-division manner and controlling the drive of the image sensor of the camera head 11102 in synchronization with the irradiation timing. According to this method, a color image can be obtained without providing a color filter to the image sensor.
また、光源装置１１２０３は、出力する光の強度を所定の時間ごとに変更するようにその駆動が制御されてもよい。その光の強度の変更のタイミングに同期してカメラヘッド１１１０２の撮像素子の駆動を制御して時分割で画像を取得し、その画像を合成することにより、いわゆる黒つぶれ及び白とびのない高ダイナミックレンジの画像を生成することができる。 The light source device 11203 may be controlled to change the intensity of the light it outputs at predetermined time intervals. The image sensor of the camera head 11102 may be controlled to acquire images in a time-division manner in synchronization with the timing of the change in the light intensity, and the images may be synthesized to generate an image with a high dynamic range that is free of so-called blackout and whiteout.
また、光源装置１１２０３は、特殊光観察に対応した所定の波長帯域の光を供給可能に構成されてもよい。特殊光観察では、例えば、体組織における光の吸収の波長依存性を利用して、通常の観察時における照射光（すなわち、白色光）に比べて狭帯域の光を照射することにより、粘膜表層の血管等の所定の組織を高コントラストで撮影する、いわゆる狭帯域光観察（Narrow Band Imaging）が行われる。あるいは、特殊光観察では、励起光を照射することにより発生する蛍光により画像を得る蛍光観察が行われてもよい。蛍光観察では、体組織に励起光を照射し当該体組織からの蛍光を観察すること（自家蛍光観察）、又はインドシアニングリーン（ICG）等の試薬を体組織に局注するとともに当該体組織にその試薬の蛍光波長に対応した励起光を照射し蛍光像を得ること等を行うことができる。光源装置１１２０３は、このような特殊光観察に対応した狭帯域光及び／又は励起光を供給可能に構成され得る。 The light source device 11203 may be configured to supply light of a predetermined wavelength band corresponding to special light observation. In special light observation, for example, by utilizing the wavelength dependency of light absorption in body tissue, a narrow band of light is irradiated compared to the irradiated light (i.e., white light) during normal observation, a predetermined tissue such as blood vessels on the mucosal surface is photographed with high contrast, so-called narrow band imaging. Alternatively, in special light observation, fluorescence observation may be performed in which an image is obtained by fluorescence generated by irradiating excitation light. In fluorescence observation, excitation light is irradiated to body tissue and fluorescence from the body tissue is observed (autofluorescence observation), or a reagent such as indocyanine green (ICG) is locally injected into the body tissue and excitation light corresponding to the fluorescent wavelength of the reagent is irradiated to the body tissue to obtain a fluorescent image. The light source device 11203 may be configured to supply narrow band light and/or excitation light corresponding to such special light observation.
図２４は、図２３に示すカメラヘッド１１１０２及びＣＣＵ１１２０１の機能構成の一例を示すブロック図である。 Figure 24 is a block diagram showing an example of the functional configuration of the camera head 11102 and CCU 11201 shown in Figure 23.
カメラヘッド１１１０２は、レンズユニット１１４０１と、撮像部１１４０２と、駆動部１１４０３と、通信部１１４０４と、カメラヘッド制御部１１４０５と、を有する。ＣＣＵ１１２０１は、通信部１１４１１と、画像処理部１１４１２と、制御部１１４１３と、を有する。カメラヘッド１１１０２とＣＣＵ１１２０１とは、伝送ケーブル１１４００によって互いに通信可能に接続されている。 The camera head 11102 has a lens unit 11401, an imaging unit 11402, a drive unit 11403, a communication unit 11404, and a camera head control unit 11405. The CCU 11201 has a communication unit 11411, an image processing unit 11412, and a control unit 11413. The camera head 11102 and the CCU 11201 are connected to each other via a transmission cable 11400 so that they can communicate with each other.
レンズユニット１１４０１は、鏡筒１１１０１との接続部に設けられる光学系である。鏡筒１１１０１の先端から取り込まれた観察光は、カメラヘッド１１１０２まで導光され、当該レンズユニット１１４０１に入射する。レンズユニット１１４０１は、ズームレンズ及びフォーカスレンズを含む複数のレンズが組み合わされて構成される。 The lens unit 11401 is an optical system provided at the connection with the lens barrel 11101. Observation light taken in from the tip of the lens barrel 11101 is guided to the camera head 11102 and enters the lens unit 11401. The lens unit 11401 is composed of a combination of multiple lenses including a zoom lens and a focus lens.
撮像部１１４０２を構成する撮像素子は、１つ（いわゆる単板式）であってもよいし、複数（いわゆる多板式）であってもよい。撮像部１１４０２が多板式で構成される場合には、例えば各撮像素子によってＲＧＢそれぞれに対応する画像信号が生成され、それらが合成されることによりカラー画像が得られてもよい。あるいは、撮像部１１４０２は、３Ｄ（dimensional）表示に対応する右目用及び左目用の画像信号をそれぞれ取得するための１対の撮像素子を有するように構成されてもよい。３Ｄ表示が行われることにより、術者１１１３１は術部における生体組織の奥行きをより正確に把握することが可能になる。なお、撮像部１１４０２が多板式で構成される場合には、各撮像素子に対応して、レンズユニット１１４０１も複数系統設けられ得る。 The imaging unit 11402 may have one imaging element (so-called single-plate type) or multiple imaging elements (so-called multi-plate type). When the imaging unit 11402 is configured as a multi-plate type, for example, each imaging element may generate an image signal corresponding to each of RGB, and a color image may be obtained by combining the image signals. Alternatively, the imaging unit 11402 may be configured to have a pair of imaging elements for acquiring image signals for the right eye and the left eye corresponding to a 3D (dimensional) display. By performing a 3D display, the surgeon 11131 can more accurately grasp the depth of the biological tissue in the surgical site. In addition, when the imaging unit 11402 is configured as a multi-plate type, multiple lens units 11401 may be provided corresponding to each imaging element.
また、撮像部１１４０２は、必ずしもカメラヘッド１１１０２に設けられなくてもよい。例えば、撮像部１１４０２は、鏡筒１１１０１の内部に、対物レンズの直後に設けられてもよい。 Furthermore, the imaging unit 11402 does not necessarily have to be provided in the camera head 11102. For example, the imaging unit 11402 may be provided inside the lens barrel 11101, immediately after the objective lens.
駆動部１１４０３は、アクチュエータによって構成され、カメラヘッド制御部１１４０５からの制御により、レンズユニット１１４０１のズームレンズ及びフォーカスレンズを光軸に沿って所定の距離だけ移動させる。これにより、撮像部１１４０２による撮像画像の倍率及び焦点が適宜調整され得る。 The drive unit 11403 is composed of an actuator, and moves the zoom lens and focus lens of the lens unit 11401 a predetermined distance along the optical axis under the control of the camera head control unit 11405. This allows the magnification and focus of the image captured by the imaging unit 11402 to be appropriately adjusted.
通信部１１４０４は、ＣＣＵ１１２０１との間で各種の情報を送受信するための通信装置によって構成される。通信部１１４０４は、撮像部１１４０２から得た画像信号をＲＡＷデータとして伝送ケーブル１１４００を介してＣＣＵ１１２０１に送信する。 The communication unit 11404 is configured with a communication device for transmitting and receiving various information to and from the CCU 11201. The communication unit 11404 transmits the image signal obtained from the imaging unit 11402 as RAW data to the CCU 11201 via the transmission cable 11400.
また、通信部１１４０４は、ＣＣＵ１１２０１から、カメラヘッド１１１０２の駆動を制御するための制御信号を受信し、カメラヘッド制御部１１４０５に供給する。当該制御信号には、例えば、撮像画像のフレームレートを指定する旨の情報、撮像時の露出値を指定する旨の情報、並びに／又は撮像画像の倍率及び焦点を指定する旨の情報等、撮像条件に関する情報が含まれる。 The communication unit 11404 also receives control signals for controlling the operation of the camera head 11102 from the CCU 11201 and supplies them to the camera head control unit 11405. The control signals include information on the imaging conditions, such as information specifying the frame rate of the captured image, information specifying the exposure value during imaging, and/or information specifying the magnification and focus of the captured image.
なお、上記のフレームレートや露出値、倍率、焦点等の撮像条件は、ユーザによって適宜指定されてもよいし、取得された画像信号に基づいてＣＣＵ１１２０１の制御部１１４１３によって自動的に設定されてもよい。後者の場合には、いわゆるＡＥ（Auto Exposure）機能、ＡＦ（Auto Focus）機能及びＡＷＢ（Auto White Balance）機能が内視鏡１１１００に搭載されていることになる。 The above-mentioned frame rate, exposure value, magnification, focus, and other imaging conditions may be appropriately specified by the user, or may be automatically set by the control unit 11413 of the CCU 11201 based on the acquired image signal. In the latter case, the endoscope 11100 is equipped with so-called AE (Auto Exposure) function, AF (Auto Focus) function, and AWB (Auto White Balance) function.
カメラヘッド制御部１１４０５は、通信部１１４０４を介して受信したＣＣＵ１１２０１からの制御信号に基づいて、カメラヘッド１１１０２の駆動を制御する。 The camera head control unit 11405 controls the operation of the camera head 11102 based on a control signal from the CCU 11201 received via the communication unit 11404.
通信部１１４１１は、カメラヘッド１１１０２との間で各種の情報を送受信するための通信装置によって構成される。通信部１１４１１は、カメラヘッド１１１０２から、伝送ケーブル１１４００を介して送信される画像信号を受信する。 The communication unit 11411 is configured with a communication device for transmitting and receiving various information to and from the camera head 11102. The communication unit 11411 receives an image signal transmitted from the camera head 11102 via the transmission cable 11400.
また、通信部１１４１１は、カメラヘッド１１１０２に対して、カメラヘッド１１１０２の駆動を制御するための制御信号を送信する。画像信号や制御信号は、電気通信や光通信等によって送信することができる。 The communication unit 11411 also transmits a control signal to the camera head 11102 for controlling the driving of the camera head 11102. The image signal and the control signal can be transmitted by electrical communication, optical communication, etc.
画像処理部１１４１２は、カメラヘッド１１１０２から送信されたＲＡＷデータである画像信号に対して各種の画像処理を施す。 The image processing unit 11412 performs various image processing operations on the image signal, which is the RAW data transmitted from the camera head 11102.
制御部１１４１３は、内視鏡１１１００による術部等の撮像、及び、術部等の撮像により得られる撮像画像の表示に関する各種の制御を行う。例えば、制御部１１４１３は、カメラヘッド１１１０２の駆動を制御するための制御信号を生成する。 The control unit 11413 performs various controls related to the imaging of the surgical site, etc. by the endoscope 11100, and the display of the captured images obtained by imaging the surgical site, etc. For example, the control unit 11413 generates a control signal for controlling the driving of the camera head 11102.
また、制御部１１４１３は、画像処理部１１４１２によって画像処理が施された画像信号に基づいて、術部等が映った撮像画像を表示装置１１２０２に表示させる。この際、制御部１１４１３は、各種の画像認識技術を用いて撮像画像内における各種の物体を認識してもよい。例えば、制御部１１４１３は、撮像画像に含まれる物体のエッジの形状や色等を検出することにより、鉗子等の術具、特定の生体部位、出血、エネルギー処置具１１１１２の使用時のミスト等を認識することができる。制御部１１４１３は、表示装置１１２０２に撮像画像を表示させる際に、その認識結果を用いて、各種の手術支援情報を当該術部の画像に重畳表示させてもよい。手術支援情報が重畳表示され、術者１１１３１に提示されることにより、術者１１１３１の負担を軽減することや、術者１１１３１が確実に手術を進めることが可能になる。 The control unit 11413 also displays the captured image showing the surgical site on the display device 11202 based on the image signal that has been image-processed by the image processing unit 11412. At this time, the control unit 11413 may recognize various objects in the captured image using various image recognition techniques. For example, the control unit 11413 can recognize surgical tools such as forceps, specific body parts, bleeding, mist generated when using the energy treatment tool 11112, and the like, by detecting the shape and color of the edges of objects included in the captured image. When the control unit 11413 displays the captured image on the display device 11202, it may use the recognition result to superimpose various types of surgical support information on the image of the surgical site. By superimposing the surgical support information and presenting it to the surgeon 11131, the burden on the surgeon 11131 can be reduced and the surgeon 11131 can proceed with the surgery reliably.
カメラヘッド１１１０２及びＣＣＵ１１２０１を接続する伝送ケーブル１１４００は、電気信号の通信に対応した電気信号ケーブル、光通信に対応した光ファイバ、又はこれらの複合ケーブルである。 The transmission cable 11400 connecting the camera head 11102 and the CCU 11201 is an electrical signal cable for electrical signal communication, an optical fiber for optical communication, or a composite cable of these.
ここで、図示する例では、伝送ケーブル１１４００を用いて有線で通信が行われていたが、カメラヘッド１１１０２とＣＣＵ１１２０１との間の通信は無線で行われてもよい。 In the illustrated example, communication is performed wired using a transmission cable 11400, but communication between the camera head 11102 and the CCU 11201 may also be performed wirelessly.
＜移動体への応用例＞
本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
<Application to moving objects>
The technology according to the present disclosure (the present technology) can be applied to various products. For example, the technology according to the present disclosure may be realized as a device mounted on any type of moving body such as an automobile, an electric vehicle, a hybrid electric vehicle, a motorcycle, a bicycle, a personal mobility device, an airplane, a drone, a ship, or a robot.
図２５は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。 Figure 25 is a block diagram showing a schematic configuration example of a vehicle control system, which is an example of a mobile object control system to which the technology disclosed herein can be applied.
車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図２５に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（Interface）１２０５３が図示されている。 The vehicle control system 12000 includes a plurality of electronic control units connected via a communication network 12001. In the example shown in FIG. 25, the vehicle control system 12000 includes a drive system control unit 12010, a body system control unit 12020, an outside vehicle information detection unit 12030, an inside vehicle information detection unit 12040, and an integrated control unit 12050. In addition, the functional configuration of the integrated control unit 12050 includes a microcomputer 12051, an audio/video output unit 12052, and an in-vehicle network I/F (Interface) 12053.
駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。 The drive system control unit 12010 controls the operation of devices related to the drive system of the vehicle according to various programs. For example, the drive system control unit 12010 functions as a control device for a drive force generating device for generating a drive force for the vehicle, such as an internal combustion engine or a drive motor, a drive force transmission mechanism for transmitting the drive force to the wheels, a steering mechanism for adjusting the steering angle of the vehicle, and a braking device for generating a braking force for the vehicle.
ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。 The body system control unit 12020 controls the operation of various devices installed in the vehicle body according to various programs. For example, the body system control unit 12020 functions as a control device for a keyless entry system, a smart key system, a power window device, or various lamps such as headlamps, tail lamps, brake lamps, turn signals, and fog lamps. In this case, radio waves or signals from various switches transmitted from a portable device that replaces a key can be input to the body system control unit 12020. The body system control unit 12020 receives these radio waves or signal inputs and controls the vehicle's door lock device, power window device, lamps, etc.
車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。 The outside-vehicle information detection unit 12030 detects information outside the vehicle equipped with the vehicle control system 12000. For example, the image capturing unit 12031 is connected to the outside-vehicle information detection unit 12030. The outside-vehicle information detection unit 12030 causes the image capturing unit 12031 to capture images outside the vehicle and receives the captured images. The outside-vehicle information detection unit 12030 may perform object detection processing or distance detection processing for people, cars, obstacles, signs, or characters on the road surface based on the received images.
撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。 The imaging unit 12031 is an optical sensor that receives light and outputs an electrical signal according to the amount of light received. The imaging unit 12031 can output the electrical signal as an image, or as distance measurement information. The light received by the imaging unit 12031 may be visible light, or may be invisible light such as infrared light.
車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。 The in-vehicle information detection unit 12040 detects information inside the vehicle. For example, a driver state detection unit 12041 that detects the state of the driver is connected to the in-vehicle information detection unit 12040. The driver state detection unit 12041 includes, for example, a camera that captures an image of the driver, and the in-vehicle information detection unit 12040 may calculate the driver's degree of fatigue or concentration based on the detection information input from the driver state detection unit 12041, or may determine whether the driver is dozing off.
マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Advanced Driver Assistance System）の機能実現を目的とした協調制御を行うことができる。 The microcomputer 12051 can calculate the control target values of the driving force generating device, steering mechanism, or braking device based on the information inside and outside the vehicle acquired by the outside vehicle information detection unit 12030 or the inside vehicle information detection unit 12040, and output a control command to the drive system control unit 12010. For example, the microcomputer 12051 can perform cooperative control aimed at realizing the functions of an ADAS (Advanced Driver Assistance System), including avoiding or mitigating vehicle collisions, following based on the distance between vehicles, maintaining vehicle speed, vehicle collision warning, or vehicle lane departure warning.
また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。 The microcomputer 12051 can also perform cooperative control for the purpose of autonomous driving, which allows the vehicle to travel autonomously without relying on the driver's operation, by controlling the driving force generating device, steering mechanism, braking device, etc. based on information about the surroundings of the vehicle acquired by the outside vehicle information detection unit 12030 or the inside vehicle information detection unit 12040.
また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０３０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。 The microcomputer 12051 can also output control commands to the body system control unit 12030 based on information outside the vehicle acquired by the outside information detection unit 12030. For example, the microcomputer 12051 can control the headlamps according to the position of a preceding vehicle or an oncoming vehicle detected by the outside information detection unit 12030, and perform cooperative control aimed at preventing glare, such as switching high beams to low beams.
音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図２５の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。 The audio/image output unit 12052 transmits at least one output signal of audio and image to an output device capable of visually or audibly notifying information to vehicle occupants or the outside of the vehicle. In the example of FIG. 25, an audio speaker 12061, a display unit 12062, and an instrument panel 12063 are exemplified as output devices. The display unit 12062 may include, for example, at least one of an on-board display and a head-up display.
図２６は、撮像部１２０３１の設置位置の例を示す図である。 Figure 26 shows an example of the installation position of the imaging unit 12031.
図２６では、撮像部１２０３１として、撮像部１２１０１、１２１０２、１２１０３、１２１０４、１２１０５を有する。 In FIG. 26, the imaging unit 12031 includes imaging units 12101, 12102, 12103, 12104, and 12105.
撮像部１２１０１、１２１０２、１２１０３、１２１０４、１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２、１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。 The imaging units 12101, 12102, 12103, 12104, and 12105 are provided, for example, at the front nose, side mirrors, rear bumper, back door, and upper part of the windshield inside the vehicle cabin of the vehicle 12100. The imaging unit 12101 provided at the front nose and the imaging unit 12105 provided at the upper part of the windshield inside the vehicle cabin mainly acquire images of the front of the vehicle 12100. The imaging units 12102 and 12103 provided at the side mirrors mainly acquire images of the sides of the vehicle 12100. The imaging unit 12104 provided at the rear bumper or back door mainly acquires images of the rear of the vehicle 12100. The imaging unit 12105 provided at the upper part of the windshield inside the vehicle cabin is mainly used to detect a preceding vehicle, pedestrians, obstacles, traffic lights, traffic signs, lanes, etc.
なお、図２６には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。 In addition, FIG. 26 shows an example of the imaging ranges of the imaging units 12101 to 12104. Imaging range 12111 indicates the imaging range of the imaging unit 12101 provided on the front nose, imaging ranges 12112 and 12113 indicate the imaging ranges of the imaging units 12102 and 12103 provided on the side mirrors, respectively, and imaging range 12114 indicates the imaging range of the imaging unit 12104 provided on the rear bumper or back door. For example, an overhead image of the vehicle 12100 viewed from above is obtained by superimposing the image data captured by the imaging units 12101 to 12104.
撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。 At least one of the imaging units 12101 to 12104 may have a function of acquiring distance information. For example, at least one of the imaging units 12101 to 12104 may be a stereo camera consisting of multiple imaging elements, or may be an imaging element having pixels for phase difference detection.
例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０km/h以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。 For example, the microcomputer 12051 can obtain the distance to each solid object within the imaging range 12111 to 12114 and the change in this distance over time (relative speed with respect to the vehicle 12100) based on the distance information obtained from the imaging units 12101 to 12104, and can extract as a preceding vehicle, in particular, the closest solid object on the path of the vehicle 12100 that is traveling in approximately the same direction as the vehicle 12100 at a predetermined speed (e.g., 0 km/h or higher). Furthermore, the microcomputer 12051 can set the inter-vehicle distance to be maintained in advance in front of the preceding vehicle, and perform automatic brake control (including follow-up stop control) and automatic acceleration control (including follow-up start control). In this way, cooperative control can be performed for the purpose of autonomous driving, which runs autonomously without relying on the driver's operation.
例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。 For example, the microcomputer 12051 classifies and extracts three-dimensional object data on three-dimensional objects, such as two-wheeled vehicles, ordinary vehicles, large vehicles, pedestrians, utility poles, and other three-dimensional objects, based on the distance information obtained from the imaging units 12101 to 12104, and can use the data to automatically avoid obstacles. For example, the microcomputer 12051 distinguishes obstacles around the vehicle 12100 into obstacles that are visible to the driver of the vehicle 12100 and obstacles that are difficult to see. Then, the microcomputer 12051 determines the collision risk, which indicates the risk of collision with each obstacle, and when the collision risk is equal to or exceeds a set value and there is a possibility of a collision, the microcomputer 12051 can provide driving assistance for collision avoidance by outputting an alarm to the driver via the audio speaker 12061 or the display unit 12062, or by performing forced deceleration or avoidance steering via the drive system control unit 12010.
撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。 At least one of the imaging units 12101 to 12104 may be an infrared camera that detects infrared rays. For example, the microcomputer 12051 can recognize a pedestrian by determining whether or not a pedestrian is present in the captured images of the imaging units 12101 to 12104. The recognition of such a pedestrian is performed, for example, by a procedure of extracting feature points in the captured images of the imaging units 12101 to 12104 as infrared cameras, and a procedure of performing pattern matching processing on a series of feature points that indicate the contour of an object to determine whether or not the object is a pedestrian. When the microcomputer 12051 determines that a pedestrian is present in the captured images of the imaging units 12101 to 12104 and recognizes the pedestrian, the audio/image output unit 12052 controls the display unit 12062 to superimpose a rectangular contour line for emphasis on the recognized pedestrian. The audio/image output unit 12052 may also control the display unit 12062 to display an icon or the like indicating a pedestrian at a desired position.
本明細書で開示されている実施形態及び変形例はすべての点で例示に過ぎず限定的には解釈されないことに留意されるべきである。上述の実施形態及び変形例は、様々な形態での省略、置換及び変更が可能である。例えば上述の実施形態及び変形例が全体的に又は部分的に組み合わされてもよく、また上述以外の実施形態が上述の実施形態又は変形例と組み合わされてもよい。また、本明細書に記載された本開示の効果は例示に過ぎず、その他の効果がもたらされてもよい。 It should be noted that the embodiments and modifications disclosed in this specification are merely illustrative in all respects and should not be construed as limiting. The above-described embodiments and modifications may be omitted, substituted, or modified in various ways. For example, the above-described embodiments and modifications may be combined in whole or in part, and embodiments other than those described above may be combined with the above-described embodiments or modifications. In addition, the effects of the present disclosure described in this specification are merely illustrative, and other effects may be obtained.
上述の技術的思想を具現化する技術的カテゴリーは限定されない。例えば上述の装置（システム）を製造（構築）する方法或いは使用する方法に含まれる１又は複数の手順（ステップ）をコンピュータに実行させるためのコンピュータプログラムによって、上述の技術的思想が具現化されてもよい。またそのようなコンピュータプログラムが記録されたコンピュータが読み取り可能な非一時的（non-transitory）な記録媒体によって、上述の技術的思想が具現化されてもよい。 The technical categories that embody the above-mentioned technical ideas are not limited. For example, the above-mentioned technical ideas may be embodied by a computer program that causes a computer to execute one or more procedures (steps) included in a method of manufacturing (constructing) or using the above-mentioned device (system). The above-mentioned technical ideas may also be embodied by a computer-readable non-transitory recording medium on which such a computer program is recorded.
［付記］
本開示は、以下の構成をとることもできる。
[Additional Notes]
The present disclosure may also have the following configuration.
［項目１］
光電変換素子を含む複数の画素を備え、
各画素は、複数の半導体領域と、１以上の絶縁領域と、を含み、
各画素における前記複数の半導体領域及び前記１以上の絶縁領域の配置は、前記複数の画素の配列方向に関して鏡像対称性を有し、且つ、４回対称の回転対称性を有し、
隣り合う画素間において、前記複数の半導体領域及び前記１以上の絶縁領域の配置は、並進対称性を有する
固体撮像素子。
[Item 1]
A plurality of pixels including a photoelectric conversion element are provided,
Each pixel includes a plurality of semiconductor regions and one or more insulating regions;
an arrangement of the plurality of semiconductor regions and the one or more insulating regions in each pixel has mirror symmetry with respect to an arrangement direction of the plurality of pixels and has four-fold rotational symmetry;
A solid-state imaging element, wherein the semiconductor regions and the one or more insulating regions are arranged with translational symmetry between adjacent pixels.
［項目２］
隣り合う画素は、画素分離部を介して互いに分離され、
前記複数の半導体領域は、前記画素分離部に接する半導体領域と、前記画素分離部に接しない半導体領域と、を含む
項目１に記載の固体撮像素子。
[Item 2]
Adjacent pixels are separated from each other via a pixel separating portion,
2. The solid-state imaging device according to item 1, wherein the plurality of semiconductor regions include a semiconductor region in contact with the pixel separating portion and a semiconductor region not in contact with the pixel separating portion.
［項目３］
前記画素分離部に接する半導体領域は、１つ又は４つ以上の偶数だけ設けられる項目２に記載の固体撮像素子。
[Item 3]
3. The solid-state imaging device according to item 2, wherein one or an even number of four or more semiconductor regions are provided in contact with the pixel separating portion.
［項目４］
前記画素分離部は、フルトレンチアイソレーション構造を有する
項目２又は３に記載の固体撮像素子。
[Item 4]
4. The solid-state imaging device according to item 2 or 3, wherein the pixel separating portion has a full trench isolation structure.
［項目５］
各画素は、転送トランジスタ、リセットトランジスタ、増幅トランジスタ及び選択トランジスタを含み、
前記リセットトランジスタ及び前記選択トランジスタのうちの少なくともいずれか一方は、隣り合う画素間で共有される
項目１～４のいずれかに記載の固体撮像素子。
[Item 5]
Each pixel includes a transfer transistor, a reset transistor, an amplification transistor, and a selection transistor;
5. The solid-state imaging device according to any one of items 1 to 4, wherein at least one of the reset transistor and the selection transistor is shared between adjacent pixels.
［項目６］
各画素は、転送トランジスタ、リセットトランジスタ、ＦＤ転送トランジスタ、増幅トランジスタ及び選択トランジスタを含み、
前記リセットトランジスタ、前記ＦＤ転送トランジスタ及び前記選択トランジスタのうちの少なくともいずれか１つは、隣り合う画素間で共有される
項目１～４のいずれかに記載の固体撮像素子。
[Item 6]
Each pixel includes a transfer transistor, a reset transistor, an FD transfer transistor, an amplification transistor, and a selection transistor;
5. The solid-state imaging device according to any one of items 1 to 4, wherein at least one of the reset transistor, the FD transfer transistor, and the selection transistor is shared between adjacent pixels.
［項目７］
お互いに重ねられ且つお互いに電気的に接続される第１半導体基板及び第２半導体基板を備え、
前記第１半導体基板は、前記光電変換素子を含む前記複数の半導体領域と、前記１以上の絶縁領域と、を含む
項目１～６のいずれかに記載の固体撮像素子。
[Item 7]
A first semiconductor substrate and a second semiconductor substrate are stacked on top of each other and electrically connected to each other,
7. The solid-state imaging device according to any one of items 1 to 6, wherein the first semiconductor substrate includes the plurality of semiconductor regions including the photoelectric conversion elements and the one or more insulating regions.
［項目８］
前記第１半導体基板の各画素は、転送トランジスタ、リセットトランジスタ及び増幅トランジスタを含み、
前記リセットトランジスタは、隣り合う画素間で共有される
項目７に記載の固体撮像素子。
[Item 8]
Each pixel of the first semiconductor substrate includes a transfer transistor, a reset transistor, and an amplification transistor;
8. The solid-state imaging device according to item 7, wherein the reset transistor is shared between adjacent pixels.
［項目９］
前記第１半導体基板の各画素は、転送トランジスタ、リセットトランジスタ、ＦＤ転送トランジスタ及び増幅トランジスタを含み、
前記リセットトランジスタ及び前記ＦＤ転送トランジスタのうちの少なくともいずれか一方は、隣り合う画素間で共有される
項目７に記載の固体撮像素子。
[Item 9]
Each pixel of the first semiconductor substrate includes a transfer transistor, a reset transistor, an FD transfer transistor, and an amplification transistor;
8. The solid-state imaging device according to item 7, wherein at least one of the reset transistor and the FD transfer transistor is shared between adjacent pixels.
１ 撮像素子、１０ 第１基板、１１ 半導体基板、１２ 画素、１３ 画素領域、２０ 第２基板、２１ 半導体基板、２２ 回路、２３ 画素駆動線、２４ 垂直信号線、３０ 第３基板、３１ 半導体基板、３２ ロジック回路、３３ 垂直駆動回路、３４ カラム信号処理回路、３５ 水平駆動回路、３６ システム制御回路、４０ カラーフィルタ、４１ フォトダイオード、４２ ｐウェル層、４３ 画素分離部、４３ａ ＳＴＩ画素分離部、４３ｂ ＦＴＩ画素分離部、４４ ｐウェル層、４５ 固定電荷膜、４６ 絶縁層、５０ 受光レンズ、５１ 層間絶縁膜、５２ 絶縁層、５３ 絶縁層、５４ 貫通配線、５５ 接続配線、５６ 配線層、５７ 絶縁層、５８ パッド電極、５９ 接続部、６１ 層間絶縁膜、６２ 配線層、６３ 絶縁層、６４ パッド電極、７１ シリコン領域、７２ シリコン酸化膜領域、７５ 配線、７７ 配線層、７８ 接続層、７８ａ 半導体層、７９ 配線層、ＡＭＰ アンプトランジスタ、ＦＤＧ ＦＤ転送トランジスタ、ＦＴＩ フルトレンチアイソレーション、ＫＯＺ 配線－半導体間隔、Ｌ 入射光、Ｌｒ 反射光、ＲＳＴ リセットトランジスタ、ＳＥＬ セレクトトランジスタ、ＳＴＩ シャロートレンチアイソレーション、ＳＷ スイッチ、ＴＲＧ 転送トランジスタ 1 imaging element, 10 first substrate, 11 semiconductor substrate, 12 pixel, 13 pixel region, 20 second substrate, 21 semiconductor substrate, 22 circuit, 23 pixel drive line, 24 vertical signal line, 30 third substrate, 31 semiconductor substrate, 32 logic circuit, 33 vertical drive circuit, 34 column signal processing circuit, 35 horizontal drive circuit, 36 system control circuit, 40 color filter, 41 photodiode, 42 p-well layer, 43 pixel separation section, 43a STI pixel separation section, 43b FTI pixel separation section, 44 p-well layer, 45 fixed charge film, 46 insulating layer, 50 light receiving lens, 51 interlayer insulating film, 52 insulating layer, 53 insulating layer, 54 through wiring, 55 connection wiring, 56 wiring layer, 57 insulating layer, 58 pad electrode, 59 connection section, 61 interlayer insulating film, 62 wiring layer, 63 Insulating layer, 64 pad electrode, 71 silicon region, 72 silicon oxide film region, 75 wiring, 77 wiring layer, 78 connection layer, 78a semiconductor layer, 79 wiring layer, AMP amplifier transistor, FDG FD transfer transistor, FTI full trench isolation, KOZ wiring-semiconductor spacing, L incident light, Lr reflected light, RST reset transistor, SEL select transistor, STI shallow trench isolation, SW switch, TRG transfer transistor
Claims (9)
各画素は、複数の半導体領域と、１以上の絶縁領域と、を含み、
各画素における前記複数の半導体領域及び前記１以上の絶縁領域の配置は、前記複数の画素の配列方向に関して鏡像対称性を有し、且つ、４回対称の回転対称性を有し、
隣り合う画素間において、前記複数の半導体領域及び前記１以上の絶縁領域の配置は、並進対称性を有する
固体撮像素子。 A plurality of pixels including a photoelectric conversion element are provided,
Each pixel includes a plurality of semiconductor regions and one or more insulating regions;
an arrangement of the plurality of semiconductor regions and the one or more insulating regions in each pixel has mirror symmetry with respect to an arrangement direction of the plurality of pixels and has four-fold rotational symmetry;
A solid-state imaging element, wherein the semiconductor regions and the one or more insulating regions are arranged with translational symmetry between adjacent pixels.
前記複数の半導体領域は、前記画素分離部に接する半導体領域と、前記画素分離部に接しない半導体領域と、を含む
請求項１に記載の固体撮像素子。 Adjacent pixels are separated from each other via a pixel separating portion,
The solid-state imaging device according to claim 1 , wherein the plurality of semiconductor regions include a semiconductor region in contact with the pixel separating portion and a semiconductor region not in contact with the pixel separating portion.
請求項２に記載の固体撮像素子。 The solid-state imaging device according to claim 2 , wherein the pixel separating portion has a full trench isolation structure.
前記リセットトランジスタ及び前記選択トランジスタのうちの少なくともいずれか一方は、隣り合う画素間で共有される
請求項１に記載の固体撮像素子。 Each pixel includes a transfer transistor, a reset transistor, an amplification transistor, and a selection transistor;
The solid-state imaging device according to claim 1 , wherein at least one of the reset transistor and the selection transistor is shared between adjacent pixels.
前記リセットトランジスタ、前記ＦＤ転送トランジスタ及び前記選択トランジスタのうちの少なくともいずれか１つは、隣り合う画素間で共有される
請求項１に記載の固体撮像素子。 Each pixel includes a transfer transistor, a reset transistor, an FD transfer transistor, an amplification transistor, and a selection transistor;
The solid-state imaging device according to claim 1 , wherein at least one of the reset transistor, the FD transfer transistor, and the selection transistor is shared between adjacent pixels.
前記第１半導体基板は、前記光電変換素子を含む前記複数の半導体領域と、前記１以上の絶縁領域と、を含む
請求項１に記載の固体撮像素子。 A first semiconductor substrate and a second semiconductor substrate are stacked on top of each other and electrically connected to each other,
The solid-state imaging device according to claim 1 , wherein the first semiconductor substrate includes the plurality of semiconductor regions each including the photoelectric conversion element, and the one or more insulating regions.
前記リセットトランジスタは、隣り合う画素間で共有される
請求項７に記載の固体撮像素子。 Each pixel of the first semiconductor substrate includes a transfer transistor, a reset transistor, and an amplification transistor;
The solid-state imaging device according to claim 7 , wherein the reset transistor is shared between adjacent pixels.
前記リセットトランジスタ及び前記ＦＤ転送トランジスタのうちの少なくともいずれか一方は、隣り合う画素間で共有される
請求項７に記載の固体撮像素子。 Each pixel of the first semiconductor substrate includes a transfer transistor, a reset transistor, an FD transfer transistor, and an amplification transistor;
The solid-state imaging device according to claim 7 , wherein at least one of the reset transistor and the FD transfer transistor is shared between adjacent pixels.
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